CN102194777B - 晶片封装体及其形成方法 - Google Patents

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Abstract

本发明提供一种晶片封装体及其形成方法，该晶片封装体包括：一基底，具有一上表面及一下表面；多个导电垫，位于该基底中或该下表面之下；一介电层，位于所述导电垫之间；一孔洞，自该基底的该上表面朝该下表面延伸并露出部分的所述导电垫；以及一导电层，位于该孔洞之中且电性接触所述导电垫。本发明不仅可增进结构可靠度，还能增加穿基底导通结构所连结的导电通路。

Description

晶片封装体及其形成方法
技术领域
本发明有关于晶片封装体，且特别是有关于具有穿基底导通结构(through-substrate via，TSV)的晶片封装体。
背景技术
近来，业界常于晶片封装体中形成穿基底导通结构以实现晶片的尺寸缩小化与多功能化。为进一步增进晶片封装体的功能性，需设法提升与穿基底导通结构连结的导电通路，使晶片封装体在持续缩小化之余，仍能具有高密度的导电通路。此外，业界亦亟需增进穿基底导通结构的结构稳定性。
发明内容
本发明提供一种晶片封装体，包括：一基底，具有一上表面及一下表面；多个导电垫，位于该基底中或该下表面之下；一介电层，位于所述导电垫之间；一孔洞，自该基底的该上表面朝该下表面延伸并露出部分的所述导电垫；以及一导电层，位于该孔洞之中且电性接触所述导电垫。
本发明所述的晶片封装体，所述导电垫中的一上层导电垫具有至少一开口或沟槽，该开口或该沟槽露出所述导电垫中的一下层导电垫。
本发明所述的晶片封装体，所述导电垫的至少其中之一接近该孔洞的部分的厚度朝远离该孔洞的方向递增。
本发明所述的晶片封装体，该孔洞的底部露出所述导电垫的至少其中之一的上表面。
本发明所述的晶片封装体，该孔洞的侧壁露出所述导电垫的至少其中之一的侧边。
本发明所述的晶片封装体，还包括一沟槽，自该基底的该上表面朝该下表面延伸，该沟槽位于该孔洞之上，其中该沟槽的底部包括多个接触孔，且所述接触孔其中之一为该孔洞。
本发明所述的晶片封装体，还包括一基板，设置于所述导电垫之下，其中该孔洞进一步延伸至该基板之中。
本发明还提供一种晶片封装体的形成方法，包括：提供一基底，该基底具有一上表面及一下表面，其中该基底包括多个导电垫，位于该基底中或该下表面之下；以及一介电层，位于所述导电垫之间；于该基底中形成一孔洞，该孔洞自该上表面朝该下表面延伸，该孔洞露出部分的所述导电垫；以及于该孔洞中形成一导电层，该导电层电性接触所述导电垫。
本发明所述的晶片封装体的形成方法，该孔洞的形成步骤包括：自该基底的该上表面形成一第一孔洞，该第一孔洞朝所述导电垫延伸；以及自该第一孔洞的底部形成一第二孔洞，该第二孔洞的侧壁或底部露出部分的所述导电垫。
本发明所述的晶片封装体的形成方法，所述导电垫中的一上层导电垫具有至少一开口或沟槽，该开口或该沟槽露出所述导电垫中的一下层导电垫，且该第二孔洞的形成包括移除该上层导电垫的开口或沟槽中的部分的该介电层。
本发明所述的晶片封装体的形成方法，露出所述导电垫的该第二孔洞于一单一蚀刻制程中形成。
本发明所述的晶片封装体的形成方法，该单一蚀刻制程所用的蚀刻剂对介电材料的蚀刻速度大于对金属材料的蚀刻速度。
本发明所述的晶片封装体的形成方法，还包括：在形成该孔洞之前，于该基底中形成一沟槽，该沟槽自该上表面朝该下表面延伸；以及于该沟槽的底部形成多个接触孔，且所述接触孔其中之一为该孔洞。
本发明还提供一种晶片封装体，包括：一承载基底；一晶片基底，具有一正面及一背面，其中该晶片基底以其正面接合于该承载基底上，形成一接合面；多个导电垫，位于该晶片基底的正面，其中至少一导电垫具有一开窗；一介电层，位于所述导电垫之间；一导通孔，位于该承载基底中，穿过该接合面及该开窗，露出所述导电垫的一层或多层；以及一导电层，位于该导通孔之中且电性接触所述导电垫的一层或多层。
本发明所述的晶片封装体，该开窗位于所述导电垫的一上层导电垫，该上层导电垫露出所述导电垫中的一下层导电垫。
本发明所述的晶片封装体，所述导电垫的至少其中之一接近该孔洞的部分的厚度朝远离该孔洞的方向递增。
本发明所述的晶片封装体，该导通孔的底部露出所述导电垫的至少其中之一的上表面。
本发明所述的晶片封装体，该导通孔的侧壁露出所述导电垫的至少其中之一的侧边。
本发明所述的晶片封装体，还包括一沟槽，自该承载基底的该上表面朝该下表面延伸，该沟槽位于该导通孔之上，且其中该沟槽的底部包括多个导通孔。
本发明所述的晶片封装体，所述导电垫为一堆叠结构，至少包括一上层导电垫及一下层导电垫，其中该上层导电垫具有的开窗的尺寸大于该下层导电垫的开窗的尺寸。
本发明不仅可增进结构可靠度，还能增加穿基底导通结构所连结的导电通路。
附图说明
图1A至图1C显示根据本发明一实施例的晶片封装体的制程剖面图。
图2A至图2C显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
图3A至图3C显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
图4A至图4B显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
图5显示根据本发明一实施例的晶片封装体的局部放大剖面图。
图6A至图6E显示根据本发明实施例的晶片封装体的局部俯视图。
图7显示根据本发明一实施例的晶片封装体的剖面图。
图8至图13显示根据本发明一实施例的晶片封装体的制程剖面图。
图14A至图14B显示根据本发明另一实施例的晶片封装体的制程剖面图。
图15A至图15C显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
图16A至图16C显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
图17A至图17C显示根据本发明一实施例的晶片封装体的局部放大制程剖面图。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如有关于光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical System；MEMS)、微流体系统(micro fluidic systems)或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package；WSP)制程对影像感测元件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)、喷墨头(ink printer heads)或功率模组(power modules)等半导体晶片进行封装。
其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。
本发明实施例的晶片封装体主要通过分别对多层导电垫的图案进行设计，使封装体中所形成的穿基底导通结构(TSV)可同时与多层导电垫电性接触，可增进结构可靠度外，并增加穿基底导通结构所连结的导电通路。
图1A至图1C显示根据本发明一实施例的晶片封装体的制程剖面图。如图1A所示，提供基底100，其具有上表面100a及下表面100b。基底100例如包括半导体材料或陶瓷材料。在一实施例中，基底100为一半导体晶圆(例如是硅晶圆)以便于进行晶圆级封装。采用晶圆级封装来形成晶片封装体可降低成本并节省制程时间。
在一实施例中，基底100包括导电垫结构110，其位于基底100的下表面100b之下。然在其他实施例中，导电垫结构110可位于基底100之中。导电垫结构110为多个导电垫的堆叠结构，例如包括彼此间夹置有介电层的多个导电垫。导电垫结构110的详细结构后续将配合图2A至图2C所显示的根据本发明一实施例的晶片封装体的局部放大制程剖面图作说明。在图1A的实施例中，导电垫结构110位于基底100的下表面100b之下，且与基底100的下表面100b之间隔有绝缘层102。此外，基底100及导电垫结构110之下可设置有基板106。基板106例如可包括绝缘材料。在一实施例中，基板106为设置于玻璃基板上的间隔层。
请参照图2A，其显示图1A的实施例于区域A处的局部放大剖面图。在基板106上形成有导电垫110b、介电层113、导电垫110a及绝缘层102。在一实施例中，导电垫110a的图案经特别设计以露出其下的部分的导电垫110b。在一实施例中，导电垫110a具有至少一开口(或沟槽)602，开口602露出介电层113及正下方的导电垫110b。即，在此实施例中，上层导电垫(110a)具有至少一开口(或沟槽)，其露出下层导电垫(110b)。应注意的是，此处的“露出”非指视觉上实质可看见导电垫110b，而是指开口602的正下方与部分的导电垫110b重叠。
接着，于基底100中形成孔洞，孔洞自基底100的上表面100a朝下表面100b延伸，且孔洞露出部分的导电垫110a及部分的导电垫110b。在一实施例中，孔洞于单一蚀刻制程中形成。在另一实施例中，孔洞是分段形成。以下，将举例说明分段形成露出部分的导电垫110a及部分的导电垫110b的孔洞的形成过程。
例如，请参照图1A，在此实施例中，自基底100的上表面100a形成第一孔洞108，第一孔洞108朝导电垫结构110延伸(即，朝导电垫110a延伸)。以图1A的实施例为例，第一孔洞108贯穿基底100，并停止于基底100与导电垫结构110之间的绝缘层102上。接着，可选择性于第一孔洞108的侧壁与底部上形成绝缘层104以电性隔离基底100与后续将形成于孔洞中的导电层。
接着，如图1B所示，自第一孔洞108的底部形成第二孔洞112。即，移除部分的绝缘层104与102以使下方的导电垫结构110露出。此外，第二孔洞112还进一步使导电垫110a与110b露出。请参照图2B，显示图1B的实施例于区域A处的局部放大剖面图。
如图2A及图2B所示，第二孔洞112的形成包括移除导电垫110a的开口602中的绝缘层102与其下的介电层113的一部分。在一实施例中，所形成的第二孔洞112的侧壁露出部分的导电垫110a，例如露出导电垫110a的侧边，如图2B所示。在一实施例中，所形成的第二孔洞112的底部露出部分的导电垫110b，例如露出导电垫110b的上表面，如图2B所示。由于第二孔洞112的形成仅涉及绝缘材质的移除，因此其可于单一蚀刻制程中形成。此外，所选用的蚀刻剂较佳对介电材料或绝缘材料的蚀刻速度大于对金属材料或导电材料的蚀刻速度。
如先前所叙述，导电垫110a的图案经特别设计以露出其下的部分的导电垫110b。因此，在形成第二孔洞112的过程中，所移除的材料大抵为导电垫110a的开口602中的绝缘材料与下方的介电材料，因而可于单一蚀刻制程中形成出第二孔洞112。
图6A显示根据本发明一实施例的晶片封装体的局部俯视图，其仅显示导电垫110a与110b的相对关系。应注意的是，图6A所示的俯视图仅为举例说明用，非用以限定本发明实施例的实施方式。如图6A所示，导电垫110a中具有至少一开口602，其露出下方的导电垫110b。即，在第二孔洞112中露出深度不同的导电垫110a与110b。
接着，请参照图1C，于第一孔洞108与第二孔洞112所共同组成的孔洞中形成导电层114。请同时参照图2C，其显示图1C的实施例于区域A处的局部放大剖面图。如图2C所示，导电层114延伸进入第二孔洞112中而与导电垫110a及导电垫110b电性接触。在一实施例中，导电层114可固定于第二孔洞112中而具有较佳的结构稳定度，且导电层114还同时与导电垫110a及导电垫110b接触，可连结至较多的导电通路。在一实施例中，导电垫110a及导电垫110b连结至同一电子元件。由于导电层114同时与导电垫110a及导电垫110b电性接触，可确保连接至该电子元件的导电通路不发生断路。在另一实施例中，导电垫110a及导电垫110b分别连结至不同的电子元件。不同的电子元件可分别经由导电垫110a及导电垫110b而通过导电层114传送或接收电子信号。
本发明实施例的导电垫结构110除了可包括两个导电垫(110a、110b)之外，还可包括其他导电垫。图3A至图3C显示根据本发明另一实施例的晶片封装体的局部放大制程剖面图，其中相同或相似的元件将采用相同或相似的标号标示。此外，由于图3所示实施例与图2的实施例相比，主要是导电垫结构110的设计不同，其形成方式可参照相应于图1A至图1C的叙述，以下将不再赘述。
如图3A所示，在一实施例中，晶片封装体除了包括导电垫110a及导电垫110b之外，还包括至少一导电垫110c，其位于导电垫110a与110b之间的介电层之中。如图3A所示，在基板106上形成有导电垫110b、介电层113a、导电垫110c、介电层113b、导电垫110a及绝缘层102。在一实施例中，导电垫110a的图案经特别设计以露出其下的部分的导电垫110c与部分的导电垫110b。在一实施例中，导电垫110a具有至少一开口(或沟槽)602，开口602露出介电层113b、下方的导电垫110c、介电层113a及下方的导电垫110b。此外，导电垫110c的图案亦经设计而具有至少一开口(或沟槽)604，开口604露出介电层113a及下方的导电垫110b。
换言之，本发明一实施例的晶片封装体中包括多个导电垫(例如是导电垫110a、110c、110b)，且这些导电垫中的一上层导电垫具有至少一开口或沟槽，露出这些导电垫中的一下层导电垫。例如，对于导电垫110a(上层导电垫)而言，其具有开口602，其露出导电垫110c及110b(下层导电垫)。相似地，对于导电垫110c(上层导电垫)而言，其具有开口604，其露出导电垫110b(下层导电垫)。
接着，于基底100中形成孔洞，孔洞自基底100的上表面100a朝下表面100b延伸，且孔洞露出部分的导电垫110a、部分的导电垫110c及部分的导电垫110b。在一实施例中，孔洞于单一蚀刻制程中形成。在另一实施例中，孔洞是分段形成。
相似地，在此实施例中，亦可先形成第一孔洞108(如图1A所示)，接着于第一孔洞108的底部形成第二孔洞112，如图1B所示。图3B显示第二孔洞112附近的局部放大剖面图。
相似地，在形成第二孔洞112的过程中，所移除的材料大抵为导电垫110a的开口602中的绝缘材料与下方的介电材料，因而可于单一蚀刻制程中形成出第二孔洞112。
图6B显示根据本发明一实施例的晶片封装体的局部俯视图，其仅显示导电垫110a、110b及110c的相对关系。应注意的是，图6B所示的俯视图仅为举例说明用，非用以限定本发明实施例的实施方式。如图6B所示，导电垫110a中具有至少一开口602，其露出下方的导电垫110c及110b。此外，导电垫110c中具有至少一开口604，其露出下方的导电垫110b。即，在第二孔洞112中露出深度不同的导电垫110a、110c及110b。
相似地，如图3C所示，接着形成导电层114，其延伸进入第二孔洞112中而与导电垫110a、110c及110b电性接触。在一实施例中，导电层114可固定于第二孔洞112中而具有较佳的结构稳定度，且导电层114还同时与导电垫110a、110c及110b接触，可连结至较多的导电通路。
如上所述，通过对导电垫的图案设计，可于单一蚀刻制程中形成出同时露出多个导电垫的孔洞，可使后续形成于孔洞中的导电层(穿基底导电结构)所连结的导电通路的数目增加。再者，由于所形成的孔洞的表面轮廓较为粗糙(因具有深度不同的多个导电垫)，可提升导电层与孔洞侧壁间的粘着性，因而提升穿基底导电结构的结构稳定度。
应注意的是，导电垫的图案设计可有各种形式，不限于图6A至图6B所述的形式。图6C至图6E显示根据本发明多个实施例的晶片封装体的局部俯视图。同样地，图6C至图6E亦仅为举例说明用，非用以限定本发明实施例的实施方式。
如图6C所示，在一实施例中，导电垫110a具有一矩形开口602，其露出下方的导电垫110c及110b。导电垫110c具有多个矩形开口604，其露出下方的导电垫110b。
如图6D所示，在另一实施例中，导电垫110a具有一矩形开口602，其露出下方的导电垫110c及110b。导电垫110c具有多个长方形开口604(或称沟槽)，其露出下方的导电垫110b。
如图6E所示，在又一实施例中，导电垫110a具有一矩形开口602，其露出下方的导电垫110c及110b。导电垫110c具有多个开口604，包括有矩形开口及长方形开口(或称沟槽)，其露出下方的导电垫110b。如上述，导电垫的开口的形状、数目及分布皆可视需求而调整。
图4A至图4B显示根据本发明一实施例的晶片封装体的局部放大制程剖面图，且相同或相似的元件将以相同或相似的标号标示。其中，图4A所示的结构与图3A的实施例相似，主要差异请参照图4B。
如上述，第二孔洞112的形成包括使用单一蚀刻制程。在一情形下，蚀刻形成第二孔洞112的过程中可能会部分移除两侧的导电垫。如图4B所示，部分的导电垫110a与110c在形成第二孔洞112的过程中亦被蚀刻移除。在此情形下，导电垫110a接近孔洞112的部分的厚度朝远离孔洞112的方向递增。相似地，在一实施例中，导电垫110c接近孔洞112的部分的厚度朝远离孔洞112的方向递增。虽然如此，后续于第二孔洞112中形成导电层114时，导电层114仍可电性接触导电垫110a、110c及110b。而且，基于部分的导电垫110a与110c被移除，导电层114与导电垫110a及110c之间的接触面积还可因而增加，如图4B所示。
图5显示根据本发明一实施例的晶片封装体的局部放大剖面图。相似地，在此实施例中，在形成第二孔洞112的过程中，部分的导电垫110a及110b被移除。在此情形下，导电垫110a接近孔洞112的部分的厚度朝远离孔洞112的方向递增。相似地，导电垫110b接近孔洞112的部分的厚度朝远离孔洞112的方向递增。此外，在此实施例中，导电垫110b经特别设计而具有开口605，其露出下方的基板106。在一实施例中，第二孔洞112可进一步延伸至基板106中。例如，在一实施例中，第二孔洞112可延伸进入基板106的间隔层中。
图7显示根据本发明一实施例的晶片封装体的剖面图，相同或相似的元件以相同或相似的标号标示。在此实施例中，晶片封装体还包括沟槽702，其自基底100的上表面100a朝下表面100b延伸。沟槽702的底部形成有多个接触孔704。接触孔704露出基底100下的导电垫结构110。导电层114可延着基底100的上表面100a、沟槽702的侧壁、接触孔704的侧壁而延伸至导电垫结构110。其中，导电垫结构110可类似于先前所述的实施例而包括多个具有特殊图案设计的导电垫。导电层114可沿着所形成的孔洞的侧壁而与所露出的多个导电垫电性接触。此外，在此实施例中，基板106可包括透明基板106b及设置于其上的间隔层106a。间隔层106a、基底100及透明基板106b可围绕出一空腔。空腔中可设置晶片700，其例如可为(但不限于)感光晶片或发光晶片。
本发明实施例的晶片封装体主要通过分别对多层导电垫的图案进行设计，使封装体中所形成的穿基底导电结构(TSV)可同时与多层导电垫电性接触，可增进结构可靠度外，并增加穿基底导电结构所连结的导电通路。
图8至图13显示根据本发明一实施例的晶片封装体的制程剖面图。如图8所示，提供一晶圆1，包括多个晶片3，例如是CMOS影像感测器晶片，晶片包括一基底5，依区域可分成有源区10A和外围电路区10B，晶片3具有正面100A及背面100B，有源区10A和外围电路区10B在正面100A的位置分别设置有影像感测元件7和导电垫结构9。基底5例如包括半导体材料或陶瓷材料。在一实施例中，基底5为一半导体晶圆(例如是硅晶圆)而便于进行晶圆级封装。采用晶圆级封装来形成晶片封装体可降低成本并节省制程时间。
在一实施例中，导电垫结构9可由一层金属构成，或是由多个导电垫组成的堆叠结构，例如包括彼此间夹置有介电层11的多个导电垫。导电垫结构9的详细结构后续将配合实施例说明。一般而言，位于晶片正面是覆盖着一层晶片保护层13，例如是氧化层、氮化层或其复合层，晶片保护层13在导电垫结构的位置上则可选择是否形成开口，其依后续封装形式而定。
请参阅图9，接着将上述晶片晶圆1的正面100A接合于承载晶圆17上而形成一接合面，其中在一实施例中，可通过接合层15来接合晶片晶圆1和承载晶圆17，其视各种晶圆接合技术而定。因此，在一实施例中，导电垫结构9在晶片晶圆1的正面100A与承载晶圆17之间的接合面包括一中间层19，例如晶片保护层13及/或接合层15。此时可对晶片晶圆1的背面100B施予薄化制程，以使光线足以自其背面进入影像感测区。
请参阅图10，依序制程为贴合另一承载晶圆23于晶片晶圆的基底5的背面100B，例如由透光材料如玻璃等物质构成的晶圆，基底5和承载晶圆23之间可形成一间隔层21，在一实施例中，于基底5的有源区上、承载晶圆23和间隔层21之间可形成空腔。此时可选择实施另一薄化制程，以减少承载晶圆17的厚度。
请参阅图11，接续于承载晶圆17对应导电垫结构的位置处形成一导通孔25，在本例中，其选择蚀刻形成一倒角，角度θ约为大于90度至92度之间，然后顺应性形成一绝缘层27，例如是氧化层或是感光性绝缘层、光阻等，以自承载晶圆17延伸进入导通孔25内侧壁及底部。
请参阅图12，其显示实施一暴露导电垫结构9的制程步骤，以于导通孔25的底部形成开口30，在本实施例中，此开口可贯穿两晶圆间的接合面如中间层19，而停在导电垫结构的上表面及/或通过部分的导电垫结构而连通至晶片介电层11，或是进一步地部分或完全穿过基底5而停留在间隔层21上，有关上述制程及其结构将详如后述。
请参阅图13，于承载晶圆17表面顺应性形成一导电层32如由金属材料构成，并延伸进入导通孔侧壁、底部及开口30中，以接触导电垫结构而构成一导电路径。之后，填入封装保护层34，如由阻焊材料所构成，接着制作电性连接导电层32的焊垫等外部连接元件，进行晶圆切割步骤以完成晶片封装体的制作(未显示)。
在另一实施例中，如图14A、图14B所示，其显示另一种导通孔结构的剖面图及俯视图。在本例中，承载晶圆17表面会先行利用如蚀刻步骤等方式去除一部分的基底材料而形成一具有既定深度D的沟槽T，在承载晶圆17为一空白晶圆的场合中，由于无电路元件在其中，因此沟槽T的开口、位置或深度弹性较大，沟槽T可形成于涵盖切割道SC的位置，同时沟槽T的范围可一次对应多个导电垫结构9，例如是整个边线区域，接着对沟槽底部利用如蚀刻步骤等方式再去除一部分的基底材料而形成多个具有既定深度D1的导通孔H，其中由于沟槽T可以大幅降低导通孔H的深宽比，因此于导通孔H的底部形成上述开口30的制程难度可以降低。
以下说明开口30的制程与多层导电垫结构9的堆叠结构(多层导电垫)。
请参照图15A，其显示图12或14A的实施例于开口30及导电垫9的区域处的局部放大剖面图。在晶片基底5上形成有多层导电垫9A、9B、层间介电层11及接合面如中间层19。在一实施例中，上层导电垫9A的图案经特别设计以露出下层的部分导电垫9B。在一实施例中，上层导电垫9A具有至少一绝缘窗36，绝缘窗36对应正下方的导电垫9B。即，上层导电垫9A在制程中同步被定义出一开口、缺口或沟槽，并由层间介电层11所填充，在此实施例中，绝缘窗36与部分的下层导电垫9B重叠，且绝缘窗36于形成导通孔之前或接合承载晶圆17之前形成。
接着，参照图14A所述，于承载晶圆的基底17中形成导通孔H及绝缘层27后，于导通孔H底部去除部分绝缘层27而形成开口30，其中此步骤可同时或先后地执行以下制程，如图15B所示，包括去除中间层19以形成绝缘窗36及部分层间介电层11以暴露出上层导电垫9A的侧壁及下层导电垫9B的表面，例如可利用光刻制程及绝缘层对金属的蚀刻选择比，选择适当的蚀刻方式完成上述制程。
之后如图15C所示，形成导电层32以电性连接导电垫结构的一层或多层，例如导电层32可同时接触上层导电垫的侧边及/或下层导电垫的上表面。
请参阅图16A至图16C，其显示三层的导电垫堆叠结构的制程剖面图，其包括具有绝缘窗36A的上层导电垫9A，具有绝缘窗36B的中层导电垫9B及下层导电垫9C。其中绝缘窗36A大于绝缘窗36B，两者并对应着下层导电垫9C的上表面。在本实施例中，如图16C所示，形成的导电层32可以电性连接导电垫结构的一层或多层，例如导电层32可同时接触上层导电垫9A的侧边、中层导电垫结构9B的上表面及侧边、及/或下层导电垫9C的上表面。
接着，参照图17A至17C所述，其显示三层的导电垫堆叠结构的制程剖面图，其与前述实施例的差异在于下层导电垫9C亦包括一绝缘窗36C，其与上层导电垫9A的绝缘窗36A及中层导电垫9B的绝缘窗36B具有对应关系，另下层导电垫9C的绝缘窗36C小于绝缘窗36A及36B。
形成开口30的步骤包括去除中间层19、绝缘窗36A、36B、36C及部分层间介电层11以暴露出多层导电垫的侧壁及部分上表面，例如可利用光刻制程及绝缘层对金属的蚀刻选择比，选择适当的蚀刻方式完成上述制程，如此可增加后续导电层32与导电垫堆叠结构的接触面积，并有利于导电层32的顺应性形成。
其中依据制程的特性，亦可选择以间隔层21为阻挡层，进一步去除部分硅基底5而形成开口30A，此开口30A可以是位于硅基底5中或暴露出间隔层21。之后如图17C所示，形成导电层32以电性连接导电垫结构的一层或多层，或是可同时接触导电垫的侧边及/或上表面。同时导电层32可自开口30A延伸进入硅基底5，而在一实施例中，于形成导电层32之前，可另形成一绝缘层38于开口30A内，或是例如实施一氧化步骤而于开口30A内的硅基底5上形成氧化层。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
1：晶圆；3：晶片；5：基底；7：影像感测元件；9：导电垫结构；9A、9B、9C：导电垫；10A：有源区；10B：外围电路区；11：介电层；13：保护层；15：接合层；17：承载晶圆；19：中间层；21：间隔层；23：承载晶圆；25：穿孔；27：绝缘层；30、30A：开口；32：导电层；34：保护层；36、36A、36B、36C：绝缘窗；100A：正面；100B：背面；100：基底；100a、100b：表面；102、104：绝缘层；106：基板；106a：间隔层；106b：透明基板；108、112：孔洞；110：导电垫结构；110a、110b、110c：导电垫；113、113a、113b：介电层；114：导电层；602、604、606：开口；700：晶片；702：沟槽；704：接触孔；A：区域；D、D1：深度；H：穿孔；SC：切割道；T：沟槽；θ：角度。

Claims (20)

1.一种晶片封装体，其特征在于，包括：
一基底，具有一上表面及一下表面；
多个导电垫，位于该基底中或该下表面之下，且所述多个导电垫组成一堆叠结构；
一介电层，位于所述多个导电垫之间；
一孔洞，自该基底的该上表面朝该下表面延伸，其中该孔洞的侧壁或底部露出所述多个导电垫中的至少两个导电垫；以及
一导电层，位于该孔洞之中且电性接触该孔洞所露出的导电垫。
2.根据权利要求1所述的晶片封装体，其特征在于，所述多个导电垫中的一上层导电垫具有至少一开口或沟槽，该开口或该沟槽露出所述多个导电垫中的一下层导电垫。
3.根据权利要求1所述的晶片封装体，其特征在于，所述多个导电垫的至少其中之一接近该孔洞的部分的厚度朝远离该孔洞的方向递增。
4.根据权利要求1所述的晶片封装体，其特征在于，该孔洞的底部露出所述多个导电垫的至少其中之一的上表面。
5.根据权利要求1所述的晶片封装体，其特征在于，该孔洞的侧壁露出所述多个导电垫的至少其中之一的侧边。
6.根据权利要求1所述的晶片封装体，其特征在于，还包括一沟槽，自该基底的该上表面朝该下表面延伸，该沟槽位于该孔洞之上，其中该沟槽的底部包括多个接触孔，且所述接触孔其中之一为该孔洞。
7.根据权利要求1所述的晶片封装体，其特征在于，还包括一基板，设置于所述多个导电垫之下，其中该孔洞进一步延伸至该基板之中。
8.一种晶片封装体的形成方法，其特征在于，包括：
提供一基底，该基底具有一上表面及一下表面，其中该基底包括：
多个导电垫，位于该基底中或该下表面之下，且所述多个导电垫组成一堆叠结构；以及
一介电层，位于所述多个导电垫之间；
于该基底中形成一孔洞，该孔洞自该上表面朝该下表面延伸，该孔洞露出所述多个导电垫中的至少两个导电垫；以及
于该孔洞中形成一导电层，该导电层电性接触该孔洞所露出的导电垫。
9.根据权利要求8所述的晶片封装体的形成方法，其特征在于，该孔洞的形成步骤包括：
自该基底的该上表面形成一第一孔洞，该第一孔洞朝所述多个导电垫延伸；以及
自该第一孔洞的底部形成一第二孔洞，该第二孔洞的侧壁或底部露出所述多个导电垫中的至少两个导电垫。
10.根据权利要求9所述的晶片封装体的形成方法，其特征在于，所述多个导电垫中的一上层导电垫具有至少一开口或沟槽，该开口或该沟槽露出所述多个导电垫中的一下层导电垫，且该第二孔洞的形成包括移除该上层导电垫的开口或沟槽中的部分的该介电层。
11.根据权利要求9所述的晶片封装体的形成方法，其特征在于，露出所述多个导电垫的该第二孔洞于一单一蚀刻制程中形成。
12.根据权利要求11所述的晶片封装体的形成方法，其特征在于，该单一蚀刻制程所用的蚀刻剂对介电材料的蚀刻速度大于对金属材料的蚀刻速度。
13.根据权利要求8所述的晶片封装体的形成方法，其特征在于，还包括：
在形成该孔洞之前，于该基底中形成一沟槽，该沟槽自该上表面朝该下表面延伸；以及
于该沟槽的底部形成多个接触孔，且所述接触孔其中之一为该孔洞。
14.一种晶片封装体，其特征在于，包括：
一承载基底；
一晶片基底，具有一正面及一背面，其中该晶片基底以其正面接合于该承载基底上，形成一接合面；
多个导电垫，位于该晶片基底的正面，且所述多个导电垫组成一堆叠结构，其中至少一导电垫具有一开窗；
一介电层，位于所述多个导电垫之间；
一导通孔，位于该承载基底中，穿过该接合面及该开窗，露出所述多个导电垫的一层或多层；以及
一导电层，位于该导通孔之中且电性接触所述多个导电垫的一层或多层。
15.根据权利要求14所述的晶片封装体，其特征在于，该开窗位于所述多个导电垫的一上层导电垫，该上层导电垫露出所述多个导电垫中的一下层导电垫。
16.根据权利要求14所述的晶片封装体，其特征在于，所述多个导电垫的至少其中之一接近该导通孔的部分的厚度朝远离该导通孔的方向递增。
17.根据权利要求14所述的晶片封装体，其特征在于，该导通孔的底部露出所述多个导电垫的至少其中之一的上表面。
18.根据权利要求14所述的晶片封装体，其特征在于，该导通孔的侧壁露出所述多个导电垫的至少其中之一的侧边。
19.根据权利要求14所述的晶片封装体，其特征在于，还包括一沟槽，自该承载基底的该正面朝该背面延伸，该沟槽位于该导通孔之上，且其中该沟槽的底部包括多个导通孔。
20.根据权利要求14所述的晶片封装体，其特征在于，所述多个导电垫至少包括一上层导电垫及一下层导电垫，其中该上层导电垫具有的开窗的尺寸大于该下层导电垫的开窗的尺寸。
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