JP6110889B2 - チップパッケージおよびその製造方法 - Google Patents
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Description
と、を含むチップパッケージを提供する。
に配置される実体パターン、またはそれらの組み合わせを含むステップ、ならびに、前記けがき線に沿って前記半導体ウエハを切断し、複数のチップパッケージを形成するステップ、を含むチップパッケージを製造する方法を更に提供する。
弾性表面波デバイス、圧力センサ、または、インクジェットプリンターヘッドなどの半導体チップをパッケージするのに用いられることができる。
体材料層であることができる。
する可能性があり、パッケージの信頼性が低くなる。中空パターン111Aは、間隔層110の表面積を減少させるため、一定の圧縮力での間隔層110への圧力を増し、間隔層110の材料が基板/パッケージ層と緊密に接合されることで、チップパッケージプロセスの収率およびパッケージの信頼性を向上させることができる。注意する点は、図2に示された中空パターン111Aは円形開口部であるが、本発明がこれに限定されないことである。本発明では、中空パターンは、他の形状、例えば、半円形、楕円形、三角形、正方形、長方形、多角形、またはそれらの組み合わせでもよい。また、中空パターンは、間隔
層内に非対称に配置されることもできる。接着層を用いた1つの実施形態では、接着層112の少なくとも一部が中空パターン111Aに充填される。
100A デバイス領域
100B 周囲ボンディングパッド領域
100C 領域
101 前面
102 背面
103 金属間誘電体(IMD)層
104 導電パッド
106 シールリング
108 間隔材料コーティング
110 間隔層
111A、111E 中空パターン
111B、111C、111D、111F、111G、111H、111I 実体パターン
1111 中空構造
112 接着層
114 パッケージ層
116 空洞
117 マイクロレンズアレイ
118 スルーホール
120 絶縁層
122 導電トレース層
124 保護層
126 開口
128 導電性バンプ
B、B1、B2、B3 バーパターン
P 柱状構造
SL けがき線
Claims (17)
- デバイス領域を有する半導体基板と、
前記半導体基板上に配置されたパッケージ層と、
前記半導体基板と前記パッケージ層との間に配置され、前記デバイス領域を囲む間隔層と、
前記間隔層内に形成されると共に前記間隔層を貫通する中空パターンと、前記半導体基板と前記パッケージ層との間に配置されると共に前記間隔層と前記デバイス領域との間に配置された実体パターンと、を含み、
前記間隔層と前記デバイス領域との間には、領域が挟設され、前記領域は、広い領域と狭い領域を含み、
前記広い領域における前記間隔層と前記デバイス領域との間の距離は、前記狭い領域における前記間隔層と前記デバイス領域との間の距離よりも大きく、
且つ、
前記実体パターンは、前記広い領域と前記狭い領域とに配置されると共に互いに離されている複数の柱状構造を含み、且つ、前記広い領域に配置された柱状構造の列数は、前記狭い領域に配置された柱状構造の列数よりも大きいチップパッケージ。 - 前記広い領域と前記狭い領域は、前記デバイス領域の相対する両側に配置されている請求項1に記載のチップパッケージ。
- 前記中空パターンは、円形、半円形、楕円形、三角形、正方形、長方形、多角形、又は、それらの組み合わせを有する請求項1に記載のチップパッケージ。
- 前記実体パターンは、円形、半円形、楕円形、三角形、正方形、長方形、多角形、又は、それらの組み合わせを有する請求項1に記載のチップパッケージ。
- 前記間隔層と前記半導体基板との間、又は、前記間隔層と前記パッケージ層との間に配置された接着層を更に含み、前記接着層の少なくとも一部は、前記中空パターン内に充填されている請求項1に記載のチップパッケージ。
- 前記間隔層は、感光性絶縁材料を含む請求項1に記載のチップパッケージ。
- 前記間隔層及び前記実体パターンは、同じ材料で形成されている請求項1に記載のチップパッケージ。
- 前記半導体基板は、前記デバイス領域を囲む周囲ボンディングパッド領域、及び、
前記周囲ボンディングパッド領域内に配置された導電パッドを更に含む請求項1に記載のチップパッケージ。 - 前記半導体基板の表面上に配置され、前記導電パッドを露出するスルーホールであって、前記半導体基板は、前記パーケージ層と向き合う前側と、この前側に対して反対の後側とを有し、前記半導体基板の表面は前記半導体基板の後側にあるスルーホールと、
前記半導体基板の前記表面上に配置され、前記スルーホールの側壁にまで延伸する絶縁層と、
前記絶縁層上に配置されて前記スルーホールの底部にまで延伸し、前記導電パッドに電気的接続する導電トレース層と、
前記導電トレース層及び前記絶縁層を覆い、前記導電トレース層を露出する開口を有する保護層と、
前記保護層の開口内に配置され、前記導電トレース層と電気的接続する導電性バンプと、
を更に含む請求項8に記載のチップパッケージ。 - パッケージ層を提供するステップと、
前記パッケージ層上に間隔材料コーティングを形成するステップと、
前記間隔材料コーティングをパターニングし、間隔層及び補助パターンを形成するステップと、
複数のデバイス領域、及び、任意の2つの隣接する前記デバイス領域間のけがき線を含む半導体ウエハを提供するステップと、
前記パッケージ層を前記半導体ウエハに接合するステップであり、そのとき、前記間隔層は前記半導体ウエハの前記デバイス領域を囲み、且つ、前記補助パターンは、前記間隔層内に形成されると共に前記間隔層を貫通する中空パターンと、前記けがき線上に配置された中空パターンと、前記間隔層と前記デバイス領域との間に配置された実体パターンとを含むステップと、
前記けがき線に沿って前記半導体ウエハを切断し、複数のチップパッケージを形成するステップと、を含み、
前記間隔層と前記デバイス領域との間には、領域が挟設され、前記領域は、広い領域と狭い領域を含み、
前記広い領域における前記間隔層と前記デバイス領域との間の距離は、前記狭い領域における前記間隔層と前記デバイス領域との間の距離よりも大きく、
且つ、
前記実体パターンは、前記広い領域と前記狭い領域とに配置されると共に互いに離されている複数の柱状構造を含み、且つ、前記広い領域に配置された柱状構造の列数は、前記狭い領域に配置された柱状構造の列数よりも大きいチップパッケージの製造方法。 - 前記広い領域と前記狭い領域は、前記デバイス領域の相対する両側に配置されている請求項10に記載のチップパッケージの製造方法。
- 前記中空パターンは、円形、三角形、正方形、楕円形、長方形、多角形、又は、それらの組み合わせの形状であり、
前記実体パターンは、円形、三角形、正方形、楕円形、長方形、多角形、又は、それらの組み合わせの形状を含む請求項10に記載のチップパッケージの製造方法。 - 前記間隔層と前記半導体基板との間、又は、前記間隔層と前記パッケージ層との間に接着層を形成するステップを更に含み、
前記接着層の少なくとも一部は、前記中空パターン内に充填されている請求項10に記載のチップパッケージの製造方法。 - 前記間隔層は、感光性絶縁材料を含む請求項10に記載のチップパッケージの製造方法。
- 前記間隔層及び前記実体パターンは、同じ材料で形成されている請求項10に記載のチップパッケージの製造方法。
- 前記半導体基板は、前記デバイス領域を囲む周囲ボンディングパッド領域、及び前記周囲ボンディングパッド領域内に配置された導電パッドを更に含む請求項10に記載のチップパッケージの製造方法。
- 前記半導体ウエハは、
前記半導体基板の表面上に配置され、前記導電パッドを露出するスルーホールであって、前記半導体基板は、前記パーケージ層と向き合う前側と、この前側に対して反対の後側とを有し、前記半導体基板の表面はこの後側にあるスルーホールと、
前記半導体基板の前記表面上に配置され、前記スルーホールの側壁にまで延伸する絶縁層と、
前記絶縁層上に配置されて前記スルーホールの底部にまで延伸し、前記導電パッドに電気的接続する導電トレース層と、
前記導電トレース層及び前記絶縁層を覆い、前記導電トレース層を露出する開口を有する保護層と、
前記保護層の開口内に配置され、前記導電トレース層と電気的接続する導電性バンプと、を更に含む請求項16に記載のチップパッケージの製造方法。
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