KR20220001292A - 반도체 패키지 - Google Patents

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semiconductor
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85413—Bismuth (Bi) as principal constituent
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85416—Lead (Pb) as principal constituent
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424—Aluminium (Al) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 기판 상의 스페이서의 측벽들이 스페이서 상의 반도체 칩들의 측벽들보다 더 안쪽에 위치함에 따라, 각각의 스페이서의 측벽들과 기판이 교차하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 더 상세하게는 적층된 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 일 기술적 과제는 안정성이 개선된 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 측벽 및 제2 측벽을 가지는 기판, 상기 기판 상의 스페이서, 상기 기판 상에 배치되고 상기 스페이서와 수평적으로 이격되는 제1 반도체 칩, 상기 스페이서 및 상기 제1 반도체 칩 상에 적층된 복수 개의 제2 반도체 칩들을 포함하되, 상기 스페이서는 상기 기판의 제1 측벽에 인접한 외측벽 및 상기 외측벽 대향하는 내측벽을 가지고, 상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩은 상기 기판의 제1 측벽에 인접한 제3 측벽 및 상기 제3 측벽과 대향하는 제4 측벽을 가지고, 상기 스페이서의 외측벽은 상기 최하층의 제2 반도체 칩의 제3 측벽보다 상기 기판의 상면에 평행한 제1 방향으로 상기 기판의 제1 측벽으로부터 더 멀리 이격되어 배치되고, 상기 스페이서의 내측벽은 상기 최하층의 제2 반도체 칩의 제4 측벽보다 상기 제1 방향에 반평행한 방향으로 상기 기판의 제2 측벽으로부터 더 멀리 이격되어 배치될 수 있다.
본 발명에 따른 반도체 패키지는 서로 대향하는 제1 측벽 및 제2 측벽을 가지는 기판, 상기 기판 상의 제1 스페이서, 상기 기판 상에 배치되고 상기 제1 스페이서와 수평적으로 이격되는 제1 하부 칩, 상기 기판 상에 배치되고 상기 제1 하부 칩을 사이에 두고 상기 제1 스페이서와 이격되는 제2 하부 칩, 상기 제1 스페이서 상의 복수 개의 제1 반도체 칩들, 상기 제1 하부 칩 및 상기 제2 하부 칩 상에 적층된 복수 개의 제2 반도체 칩들을 포함하되, 상기 제1 스페이서, 및 상기 제1 반도체 칩들 중 최하층의 제1 반도체 칩의 각각은 상기 기판의 제1 측벽에 인접한 외측벽을 가지고, 상기 제2 하부 칩, 및 상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩의 각각은 상기 기판의 제2 측벽에 인접한 외측벽을 가지고, 상기 제1 스페이서의 외측벽은 상기 최하층의 제1 반도체 칩의 외측벽보다 상기 기판의 상면에 평행한 제1 방향으로 상기 기판의 제1 측벽으로부터 더 멀리 이격되어 배치되고, 상기 제2 하부 칩의 외측벽은 상기 최하층의 제2 반도체 칩의 외측벽보다 상기 제1 방향에 반평행한 방향으로 상기 기판의 제2 측벽으로부터 더 멀리 이격되어 배치될 수 있다.
본 발명에 따른 반도체 패키지는 기판, 상기 기판 상의 스페이서, 상기 기판 상에 배치되고 상기 스페이서와 상기 기판에 평행한 제1 방향으로 이격되는 하부 칩, 상기 스페이서 상의 복수 개의 제1 반도체 칩들, 상기 하부 칩 상의 복수 개의 제2 반도체 칩들, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들 상에 적층된 복수 개의 제3 반도체 칩들을 포함하되, 평면적 관점에서, 상기 스페이서의 상기 제1 방향으로의 폭은 상기 제1 반도체 칩들 중 최하층의 제1 반도체 칩의 상기 제1 방향으로의 폭보다 작고, 상기 하부 칩의 상기 제1 방향으로의 폭은 상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩의 상기 제1 방향으로의 폭보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 기판 상의 스페이서의 측벽들이 스페이서 상의 반도체 칩들의 측벽들보다 더 안쪽에 위치함에 따라, 각각의 스페이서의 측벽들과 기판이 교차하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2c는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면으로, 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3c는 도 3a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6b는 도 6a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 7b는 도 7a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8b는 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 패키지는 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100), 스페이서(201), 복수 개의 제1 반도체칩들(301), 및 몰딩막(500)을 포함할 수 있다.
상기 기판(100)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 기판(100)은 제1 측벽(100a) 및 상기 제1 측벽(100a)과 대향하는 제2 측벽(100b)을 포함할 수 있다. 외부 단자들(120)이 상기 기판(100)의 하면 상에 제공될 수 있다. 상세하게는, 외부 단자들(120)은 상기 기판(100)의 하면 상에 배치되는 단자 패드들(110)의 하면 상에 배치될 수 있다. 상기 외부 단자(120)는 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 상기 외부 단자(120)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 기판 패드들(160)이 상기 기판(100)의 상면 상에 제공될 수 있다. 상기 단자 패드(110) 및 상기 기판 패드(160)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 외부 단자들(120)은 상기 기판(100) 내의 내부 배선들(미도시)을 통해 상기 기판 패드들(160)과 전기적으로 연결될 수 있다. 상기 외부 단자들(120)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 신호들이 상기 외부 단자들(120)을 통해 상기 기판 패드들(160)에 송수신될 수 있다.
스페이서(201)가 상기 기판(100) 상에 배치될 수 있다. 상기 스페이서(201)는 상기 스페이서(201) 상의 반도체 칩들을 지지하는 역할을 할 수 있다. 상기 스페이서(201)는 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(201a) 및 상기 제1 측벽(201a)과 대향하는 제2 측벽(201b)을 포함할 수 있다. 상기 스페이서(201)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 스페이서(201)는 실리콘(Si)을 포함하는 절연 물질을 포함할 수 있다. 일 예로, 상기 스페이서(201)는 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)을 포함할 수 있다. 상기 스페이서(201)와 상기 기판(100) 사이에 스페이서 접착층(250)이 개재될 수 있다. 상기 스페이서 접착층(250)은 절연성 폴리머를 포함할 수 있다.
복수 개의 제1 반도체 칩들(301)이 상기 스페이서(201) 상에 배치될 수 있다. 상기 제1 반도체 칩들(301)은 수직적으로, 즉, 상기 기판(100)의 평행한 제1 방향(D1)에 수직한 제3 방향(D3)으로 적층될 수 있다. 상기 제1 반도체 칩(301)은 메모리 칩일 수 있다. 상기 제1 반도체 칩들(301)은 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(301a) 및 상기 제1 측벽(301a)과 대향하는 제2 측벽(301b)을 포함할 수 있다.
상기 각각의 제1 반도체 칩들(301) 사이 및 상기 제1 반도체 칩들(301) 중 최하층의 제1 반도체 칩(301)과 상기 스페이서(201) 사이에 제1 반도체 칩 접착층(351)이 개재될 수 있다. 상기 제1 반도체 칩 접착층(351)은 절연성 폴리머를 포함할 수 있다.
상기 제1 반도체 칩들(301)의 각각의 상부면 상에는 칩 패드들(360)이 제공될 수 있다. 상기 칩 패드(360)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 칩 패드들(360)과 상기 기판 패드들(160)은 연결부(150)를 통해 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 반도체 칩들(301)은 상기 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 상기 연결부(150)은 본딩 와이어일 수 있다.
몰딩막(500)이 상기 기판(100) 상에 제공되어, 상기 스페이서(201), 및 상기 제1 반도체 칩들(301)을 덮을 수 있다. 상기 몰딩막(500)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
이하, 제1 반도체 칩(301)은 상기 제1 반도체 칩들(301) 중 최하층으로 정의될 수 있다.
상기 스페이서(201)의 상기 제1 측벽(201a)은 상기 제1 반도체 칩(301)의 상기 제1 측벽(301a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 상기 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 스페이서(201)의 상기 제2 측벽(201b)은 상기 제1 반도체 칩(301)의 상기 제2 측벽(301b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 상기 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 스페이서(201)의 상기 제1 측벽(201a)과 상기 제1 반도체 칩(301)의 상기 제1 측벽(301a) 사이의 상기 제1 방향(D1)에 따른 거리(L1)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 스페이서(201)의 상기 제2 측벽(201b)과 상기 제1 반도체 칩(301)의 상기 제2 측벽(301b) 사이의 상기 제1 방향(D1)에 따른 거리(L2)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
평면적 관점에서, 상기 스페이서(201)의 면적은 상기 제1 반도체 칩(301)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 스페이서(201)의 상기 기판(100)에 평행하고 제1 방향(D1)에 수직한 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)보다 더 작을 수 있다. 예를 들어, 상기 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)의 80 내지 99%일 수 있다. 상기 스페이서(201)의 상기 제1 방향(D1)으로의 폭(W3)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W4)보다 더 작을 수 있다. 예를 들어, 상기 스페이서(201)의 상기 제1 방향(D1)으로의 폭(W3)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W4)의 80 내지 99%일 수 있다.
일반적으로, 기판 상에 인접하는 스페이서 또는 반도체 칩의 측벽과 기판이 접하는 위치에서, 상대적으로 큰 응력이 기판에 인가될 수 있다. 본 발명의 경우, 상기 스페이서(201)의 측벽들이 상기 스페이서(201) 상의 제1 반도체 칩의 측벽들보다 더 안쪽에 위치함에 따라 상기 스페이서(201)의 측벽과 기판이 접하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 구체적으로, 본 발명에 따르면, 상기 스페이서(201)의 측벽과 상기 기판(100)이 교차하는 위치에서의 응력은 100 Mpa 이하의 값을 가질 수 있다. 본 발명과는 다르게, 상기 스페이서의 측벽들과 반도체 칩의 측벽들이 상기 제2 방향(D2)으로 서로 정렬되는 경우, 스페이서의 측벽과 기판이 교차하는 위치에서 기판에 인가되는 응력은 105 Mpa 이상의 값을 가질 수 있다. 즉, 본 발명에 따르면, 종래의 상기 스페이서의 측벽들과 반도체 칩의 측벽들이 서로 정렬되는 경우보다 10 내지 20% 감소된 응력 값을 가질 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.
도 2a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(1)는 기판(100), 스페이서(201), 하부 반도체 칩(401), 복수 개의 제1 반도체 칩들(301), 및 몰딩막(500)을 포함할 수 있다.
기판(100) 상에 스페이서(201) 및 하부 반도체 칩(401)이 제공될 수 있다. 상기 스페이서(201)와 상기 하부 반도체 칩(401)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 스페이서(201) 및 상기 하부 반도체 칩(401) 상에 복수 개의 제1 반도체 칩들(301)이 수직적으로, 즉, 상기 제3 방향(D3)으로 적층될 수 있다. 상기 하부 반도체 칩(401)은 상기 제1 반도체 칩들(301)을 제어하는 컨트롤러(Controller)와 같은 로직 칩일 수 있다. 상기 하부 반도체 칩(401)은 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(401a) 및 상기 제1 측벽(401a)과 대향하는 제2 측벽(401b)을 포함할 수 있다. 상기 하부 반도체 칩(401)과 상기 기판(100) 사이에 하부 반도체 칩 접착층(450)이 개재될 수 있다. 상기 하부 반도체 칩 접착층(450)은 절연성 폴리머를 포함할 수 있다.
상기 하부 반도체 칩(401)의 상부면 상에는 하부 반도체 칩 패드들(460)이 제공될 수 있다. 상기 하부 반도체 칩 패드(460)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 하부 반도체 칩 패드들(460)과 상기 기판 패드들(160)은 연결부(150)를 통해 전기적으로 연결될 수 있다. 이에 따라, 상기 하부 반도체 칩(401)은 상기 기판(100)과 전기적으로 연결될 수 있다.
몰딩막(500)이 상기 기판(100) 상에 제공되어, 상기 스페이서(201), 상기 제1 반도체 칩들(301), 및 하부 반도체 칩(401)을 덮을 수 있다.
이하, 제1 반도체 칩(301)은 상기 제1 반도체 칩들(301) 중 최하층으로 정의될 수 있다.
상기 스페이서(201)의 상기 제1 측벽(201a)은 상기 제1 반도체 칩(301)의 제1 측벽(301a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 스페이서(201)의 제2 측벽(201b)은 상기 제1 반도체 칩 (301)의 제2 측벽(301b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 스페이서(201)의 제1 측벽(201a)과 상기 제1 반도체 칩(301)의 제1 측벽(301a) 사이의 상기 제1 방향(D1)에 따른 거리(L1)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
평면적 관점에서, 상기 스페이서(201)의 면적은 상기 제1 반도체 칩(301)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)보다 더 작을 수 있다. 예를 들어, 상기 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)의 80 내지 99%일 수 있다. 상기 스페이서(201)의 상기 제1 방향(D1)으로의 폭(W4)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W5)보다 더 작을 수 있다.
상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)은 상기 제1 반도체 칩(301)의 제1 측벽(301a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다., 상기 하부 반도체 칩(401)의 제2 측벽(401b)은 상기 제1 반도체 칩(301)의 제2 측벽(301b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 상기 제2 측벽(401b)과 상기 제1 반도체 칩(301)의 상기 제2 측벽(301b) 사이의 상기 제1 방향(D1)에 따른 거리(L2)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 스페이서(201)의 제2 측벽(201b)과 상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)은 서로 마주볼 수 있다.
평면적 관점에서, 상기 하부 반도체 칩(401)의 면적은 상기 제1 반도체 칩(301)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 하부 반도체 칩(401)의 상기 제2 방향(D2)으로의 폭(W3)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)보다 더 작을 수 있다. 예를 들어, 상기 하부 반도체 칩(401)의 상기 제2 방향(D2)으로의 폭(W3)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)의 80 내지 99%일 수 있다. 상기 하부 반도체 칩(401)의 상기 제1 방향(D1)으로의 폭(W6)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W5)보다 더 작을 수 있다.
본 발명에 따르면, 상기 스페이서(201)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들이 각각 상기 제1 반도체 칩들(301)의 측벽들보다 더 안쪽에 위치함에 따라, 각각의 상기 스페이서(201)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들과 기판이 교차하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.
상기 하부 반도체 칩(401)에 대한 설명을 제외하고는, 앞서 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다.
도 2c는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면으로, 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
상기 하부 반도체 칩(401)은 상기 기판(100)과 플립 칩 본딩 방법을 통해 실장될 수 있다. 상세하게는, 상기 하부 반도체 칩(401)의 하면 상에 배치되는 내부 단자 상부 패드(410)과 상기 기판(100)의 상면 상에 배치되는 내부 단자 하부 패드(420)는 내부 단자(165)를 통해 전기적으로 연결될 수 있다. 즉, 상기 내부 단자(165)를 통해 상기 하부 반도체 칩(401)은 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 내부 단자(165), 상기 내부 단자 상부 패드(410), 배치되는 내부 단자 하부 패드(420)에 대한 설명을 제외하고는, 도 2b를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 3a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 3c는 도 3a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a, 도 3b, 및 도 3c를 참조하면, 반도체 패키지(1)는 기판(100), 1 스페이서(201), 제2 스페이서(202), 하부 반도체 칩(401), 제1 반도체 칩들(301), 제2 반도체 칩들(302) 제3 반도체 칩들(303) 및 몰딩막(500)을 포함할 수 있다.
기판(100) 상에 제1 스페이서(201), 제2 스페이서(202), 및 하부 반도체 칩(401)이 제공될 수 있다. 평면적 관점에서, 제1 스페이서(201), 제2 스페이서(202), 및 하부 반도체 칩(401)이 시계방향으로 배치될 수 있다.
제1 스페이서(201), 제2 스페이서(202), 및 하부 반도체 칩(401)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)는 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(401a) 및 상기 제1 측벽(401a)과 대향하는 제2 측벽(401b)을 포함할 수 있다.
상기 제1 스페이서(201) 상에 복수 개의 제2 반도체 칩들(302)이 제공될 수 있다. 상기 제2 스페이서(202) 및 상기 하부 반도체 칩(401) 상에 복수 개의 제3 반도체 칩들(303)이 제공될 수 있다. 상기 제 2 반도체 칩들(302) 중 최상부의 상기 제 2 반도체 칩(302) 및 상기 제3 반도체 칩들(303) 중 최상부의 제3 반도체 칩(303) 상에 복수 개의 제1 반도체 칩들(301)이 제공될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 기판(100) 상에 제1 스페이서(201), 제2 스페이서(202)가 제공될 수 있다. 상기 제1 스페이서(201) 및 상기 제2 스페이서(202)는 각각 상기 제1 스페이서(201) 및 상기 제2 스페이서(202) 상의 반도체 칩들을 지지하는 역할을 할 수 있다. 상기 제1 스페이서(201) 및 상기 제2 스페이서(202)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제1 스페이서(201) 및 상기 제2 스페이서(202)는 실리콘(Si)을 포함하는 절연 물질을 포함할 수 있다. 상기 제1 스페이서(201)는 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(201a) 및 상기 제1 측벽(201a)과 대향하는 제2 측벽(201b)을 포함할 수 있다. 상기 제2 스페이서(202)는 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(202a) 및 상기 제1 측벽(202a)과 대향하는 제2 측벽(202b)을 포함할 수 있다.
상기 제1 스페이서(201)와 상기 기판(100) 사이 및 상기 제2 스페이서(202)와 상기 기판(100) 사이에 각각 스페이서 접착층(250)이 개재될 수 있다. 상기 스페이서 접착층(250)은 절연성 폴리머를 포함할 수 있다.
상기 제1 스페이서(201)와 상기 제1 반도체 칩들(301) 중 최하층의 제1 반도체 칩(301) 사이에 상기 제2 반도체 칩들(302)이 배치될 수 있다. 상기 제2 반도체 칩들(302)은 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다. 상기 제2 반도체 칩(302)은 메모리 칩일 수 있다. 상기 제2 반도체 칩(302)은 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(302a) 및 상기 제1 측벽(302a)과 대향하는 제2 측벽(302b)을 포함할 수 있다.
상기 제2 스페이서(202)와 상기 제1 반도체 칩들(301) 중 최하층의 제1 반도체 칩(301) 사이에 상기 제3 반도체 칩들(303)이 배치될 수 있다. 상기 제3 반도체 칩들(303)은 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다. 상기 제3 반도체 칩(303)은 메모리 칩일 수 있다. 상기 최하층의 제3 반도체 칩(303)은 상기 기판(100)의 제1 측벽(100a)에 인접한 제1 측벽(303a) 및 상기 제1 측벽(303a)과 대향하는 제2 측벽(303b)을 포함할 수 있다. 이하, 제2 반도체 칩(302)은 상기 제2 반도체 칩들(302) 중 최하층으로 정의될 수 있다. 제3 반도체 칩(303)은 상기 제3 반도체 칩들(303) 중 최하층으로 정의될 수 있다.
상기 제1 스페이서(201)의 상기 제1 측벽(201a)은 상기 제2 반도체 칩 (302)의 제1 측벽(302a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제1 스페이서(201)의 상기 제2 측벽(201b)은 상기 제2 반도체 칩(302)의 제2 측벽(302b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다.
상기 제2 스페이서(202)의 제1 측벽(202a)은 상기 제3 반도체 칩(303)의 제1 측벽(303a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 스페이서(202)의 제2 측벽(202b)은 상기 제3 반도체 칩(303)의 제2 측벽(303b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제1 스페이서(201)의 제1 측벽(201a)과 상기 제2 반도체 칩(302)의 제1 측벽(302a) 사이의 상기 제1 방향(D1)에 따른 거리(L1)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 제1 스페이서(201)의 제2 측벽(201b)과 상기 제2 반도체 칩(302)의 제2 측벽(302b) 사이의 상기 제1 방향(D1)에 따른 거리(L2)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 제2 스페이서(202)의 제1 측벽(202a)과 상기 제3 반도체 칩(303)의 제1 측벽(303a) 사이의 상기 제1 방향(D1)에 따른 거리(L3)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 제2 스페이서(202)의 제2 측벽(202b)과 상기 제3 반도체 칩(303)의 제2 측벽(303b) 사이의 상기 제1 방향(D1)에 따른 거리(L4)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
상기 제2 반도체 칩(302)의 상기 제1 측벽(302a)은 상기 제1 반도체 칩(301)의 상기 제1 측벽(301a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제3 반도체 칩(303)의 제2 측벽(303b)은 상기 제1 반도체 칩(301)의 상기 제2 측벽(301b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다.
평면적 관점에서, 상기 제1 스페이서(201)의 면적은 상기 제2 반도체 칩(302)의 면적보다 더 작을 수 있다. 상기 제2 스페이서(202)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 상기 제2 반도체 칩(302) 및 제3 반도체 칩(303)의 면적은 상기 제1 반도체 칩(301)의 면적보다 더 작을 수 있다.
평면적 관점에서, 상기 제1 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W2)보다 더 작을 수 있다. 예를 들어, 상기 제1 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W2)의 80 내지 99%일 수 있다. 상기 제1 스페이서(201)의 상기 제1 방향(D1)으로의 폭(W8)은 상기 제2 반도체 칩(302)의 상기 제1 방향(D1)으로의 폭(W9)보다 더 작을 수 있다.
평면적 관점에서, 상기 제2 스페이서(202)의 상기 제1 방향(D1)으로의 폭(W4)은 상기 제3 반도체 칩(303)의 상기 제1 방향(D1)으로의 폭(W5)보다 더 작을 수 있다. 예를 들어, 상기 제2 스페이서(202)의 상기 제1 방향(D1)으로의 폭(W4)은 상기 제3 반도체 칩(303)의 상기 제1 방향(D1)으로의 폭(W5)의 80 내지 99%일 수 있다. 상기 제2 스페이서(202)의 상기 제2 방향(D2)으로의 폭(W11)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W7)보다 더 작을 수 있다.
평면적 관점에서, 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W2)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W3)보다 더 작을 수 있다. 예를 들어, 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W2)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W3)의 80 내지 99%일 수 있다. 상기 제2 반도체 칩(302)의 상기 제1 방향(D1)으로의 폭(W9)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W10)보다 더 작을 수 있다.
도 3a 및 도 3c를 참조하면, 상기 기판(100) 상에 상기 제1 스페이서(201)과 수평적으로 이격된 하부 반도체 칩(401)이 제공될 수 있다. 상기 하부 반도체 칩(401) 상에 복수 개의 제3 반도체 칩들(303)이 제공될 수 있다. 상기 하부 반도체 칩(401)과 상기 제1 반도체 칩들 (301) 중 최하부의 제1 반도체 칩(301) 사이에 상기 제3 반도체 칩들(303)이 배치될 수 있다.
상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)은 상기 제3 반도체 칩(303)의 제1 측벽(303a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 제2 측벽(401b)은 상기 제3 반도체 칩(303)의 제2 측벽(303b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)과 상기 제3 반도체 칩(303)의 상기 제1 측벽(303a) 사이의 상기 제1 방향(D1)에 따른 거리는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 하부 반도체 칩(401)의 상기 제2 측벽(401b)과 상기 제3 반도체 칩(303)의 상기 제2 측벽(303b) 사이의 상기 제1 방향(D1)에 따른 거리(L6)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
평면적 관점에서, 상기 하부 반도체 칩(401)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 하부 반도체 칩(401) 의 상기 제1 방향(D1)으로의 폭(W6)은 상기 제3 반도체 칩(303)의 상기 제1 방향(D1)으로의 폭(W5)보다 더 작을 수 있다. 예를 들어, 상기 하부 반도체 칩(401)의 상기 제1 방향(D1)으로의 폭(W6)은 상기 제3 반도체 칩(303)의 상기 제1 방향(D1)으로의 폭(W5)의 80 내지 99%일 수 있다. 상기 하부 반도체 칩(401)의 상기 제2 방향(D2)으로의 폭(W12)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W7)보다 더 작을 수 있다.
본 발명에 따르면, 상기 제1 스페이서(201)의 측벽들이 상기 제2 반도체 칩들(302)의 측벽들 보다 더 안쪽에 위치하고, 제2 스페이서(202)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들이 상기 제3 반도체 칩들(303)의 측벽들보다 더 안쪽에 위치함에 따라, 각각의 상기 제1 스페이서(201)의 측벽들, 제2 스페이서(202)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들과 기판이 교차하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.
다시 도 3a, 도 3b, 및 도 3c를 참조하면, 상기 제2 반도체 칩들(302)의 각각의 상부면 및 상기 제3 반도체 칩들(303)의 각각의 상부면 상에는 칩 패드들(360)이 제공될 수 있다. 상기 제2 반도체 칩들(302) 및 상기 제3 반도체 칩들(303)은 상기 기판 패드들(160)과 연결부(150)를 통해 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 반도체 칩들(302) 및 상기 제3 반도체 칩들(303)은 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 각각의 제2 반도체 칩들(302) 사이 및 상기 제2 반도체 칩들(302) 중 최하부의 제2 반도체 칩(302)과 상기 제1 스페이서(201) 사이에 제2 반도체 칩 접착층(352)이 개재될 수 있다. 상기 각각의 제3 반도체 칩들(303) 사이 및 상기 제3 반도체 칩들(303) 중 최하부의 제3 반도체 칩(303)과 상기 제1 스페이서(201) 사이에 제3 반도체 칩 접착층(353)이 개재될 수 있다.
몰딩막(500)이 상기 기판(100) 상에 제공되어, 상기 제1 스페이서(201), 상기 제2 스페이서(202), 하부 반도체 칩(401), 상기 제1 반도체 칩들(301), 상기 제2 반도체 칩들(302) 및 상기 제3 반도체 칩들(303)을 덮을 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 4의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 3c는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
반도체 패키지(1)는 기판(100), 제1 스페이서(201), 제2 스페이서(202), 하부 반도체 칩(401), 제1 반도체 칩들(301), 제2 반도체 칩들(302) 제3 반도체 칩들(303) 및 몰딩막(500)을 포함할 수 있다.
기판(100) 상에 제1 스페이서(201), 하부 반도체 칩(401), 및 제2 스페이서(202)가 제공될 수 있다. 평면적 관점에서, 제1 스페이서(201), 하부 반도체 칩(401), 및 제2 스페이서(202)가 시계방향으로 배치될 수 있다. 제1 스페이서(201), 하부 반도체 칩(401), 및 제2 스페이서(202)은 서로 이격되어 배치될 수 있다.
상기 제1 스페이서(201), 하부 반도체 칩(401), 및 제2 스페이서(202)의 배치를 제외하고는 도 3a, 도 3b, 및 도 3c를 참조하여 전술한 내용과 실질적으로 동일할 수 있다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(1)는 기판(100), 제1 스페이서(201), 제2 스페이서(202), 하부 반도체 칩(401), 복수 개의 제1 반도체 칩들(301), 복수 개의 제2 반도체 칩들(302) 및 몰딩막(500)을 포함할 수 있다.
상기 기판(100) 상에 제1 스페이서(201), 제2 스페이서(202), 및 하부 반도체 칩(401)이 수평적으로 서로 이격되어 제공될 수 있다. 상기 제2 스페이서(202)를 사이에 두고 상기 제1 스페이서(201)과 상기 하부 반도체 칩(401)은 수평적으로 서로 이격되어 배치될 수 있다. 상기 제1 스페이서(201) 상에 복수 개의 제1 반도체 칩들(301)이 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다. 상기 제2 스페이서(202) 및 상기 하부 반도체 칩(401) 상에 복수 개의 제2 반도체 칩들(302)이 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다.
상기 제1 스페이서(201)의 상기 제1 측벽(201a)은 상기 제1 반도체 칩 (301)의 제1 측벽(301a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제1 스페이서(201)의 제2 측벽(201b)은 상기 제1 반도체 칩(301)의 제2 측벽(301b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제1 스페이서(201)의 제1 측벽(201a)과 상기 제1 반도체 칩 (301)의 제1 측벽(301a) 사이의 상기 제1 방향(D1)에 따른 거리(L1)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다. 상기 제1 스페이서(201)의 제2 측벽(201b)과 상기 제1 반도체 칩(301)의 제2 측벽(301b) 사이의 상기 제1 방향(D1)에 따른 거리(L2)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
평면적 관점에서, 상기 제1 스페이서(201)의 면적은 상기 제1 반도체 칩(301)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 제1 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)보다 더 작을 수 있다. 예를 들어, 상기 제1 스페이서(201)의 상기 제2 방향(D2)으로의 폭(W1)은 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)의 80 내지 99%일 수 있다. 상기 제1 스페이서(201)의 상기 제1 방향(D1)으로의 폭(W6)은 상기 제1 반도체 칩(301)의 상기 제1 방향(D1)으로의 폭(W7)보다 더 작을 수 있다.
상기 제2 스페이서(202)의 상기 제1 측벽(202a)은 상기 제2 반도체 칩(302)의 제1 측벽(302a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 스페이서(202)의 제2 측벽(202b)은 상기 제2 반도체 칩(302)의 제2 측벽(302b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 스페이서(202)의 제1 측벽(202a)과 상기 제2 반도체 칩(302)의 제1 측벽(302a) 사이의 상기 제1 방향(D1)에 따른 거리(L3)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)은 상기 제2 스페이서(202)의 제2 측벽(202b)과 서로 마주볼 수 있다. 상기 하부 반도체 칩(401)의 제2 측벽(401b)은 상기 제2 반도체 칩(302)의 제2 측벽(302b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 상기 제2 측벽(401b)과 상기 제2 반도체 칩(302)의 상기 제2 측벽(302b) 사이의 상기 제1 방향(D1)에 따른 거리(L4)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
평면적 관점에서, 상기 제2 스페이서(202)의 면적은 상기 제2 반도체 칩(302)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 제2 스페이서(202)의 상기 제2 방향(D2)으로의 폭(W3)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)보다 더 작을 수 있다. 예를 들어, 상기 제2 스페이서(202)의 상기 제2 방향(D2)으로의 폭(W3)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)의 80 내지 99%일 수 있다. 상기 제2 스페이서(202)의 상기 제1 방향(D1)으로의 폭(W8)은 상기 제2 반도체 칩(302)의 상기 제1 방향(D1)으로의 폭(W9)보다 더 작을 수 있다.
평면적 관점에서, 상기 하부 반도체 칩(401)의 면적은 상기 제2 반도체 칩(302)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 하부 반도체 칩(401)의 상기 제2 방향(D2)으로의 폭(W5)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)보다 더 작을 수 있다. 예를 들어, 상기 하부 반도체 칩(401)의 상기 제2 방향(D2)으로의 폭(W5)은 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)의 80 내지 99%일 수 있다. 상기 하부 반도체 칩(401)의 상기 제1 방향(D1)으로의 폭(W10)은 상기 제2 반도체 칩(302)의 상기 제1 방향(D1)으로의 폭(W9)보다 더 작을 수 있다.
본 발명에 따르면, 상기 제1 스페이서(201)의 측벽들이 상기 제1 반도체 칩들(301)의 측벽들 보다 더 안쪽에 위치하고, 제2 스페이서(202)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들이 상기 제2 반도체 칩들(302)의 측벽들보다 더 안쪽에 위치함에 따라, 각각의 상기 제1 스페이서(201)의 측벽들, 제2 스페이서(202)의 측벽들 및 상기 하부 반도체 칩(401)의 측벽들과 기판이 교차하는 위치에서 기판에 인가되는 응력이 감소될 수 있다. 따라서, 기판에 인가되는 응력이 감소함에 따라, 기판 내부 배선의 크랙 발생이 감소될 수 있다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 6b는 도 6a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 도 6b를 참조하면, 상기 하부 반도체 칩(401)을 사이에 두고 상기 제1 스페이서(201)와 상기 제2 스페이서(202)는 수평적으로 서로 이격되어 배치될 수 있다.
상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)은 상기 제2 반도체 칩들(302)의 제1 측벽(302a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 제2 측벽(401b)은 상기 제2 반도체 칩들(302)의 제2 측벽(302b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 하부 반도체 칩(401)의 상기 제1 측벽(401a)과 상기 제2 반도체 칩들(302)의 제1 측벽(302a) 사이의 상기 제1 방향(D1)에 따른 거리(L3)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
상기 제2 스페이서(202)의 상기 제1 측벽(202a)은 상기 하부 반도체 칩(401)의 제2 측벽(401b)과 서로 마주볼 수 있다. 상기 제2 스페이서(202)의 제2 측벽(202b)은 상기 제2 반도체 칩(302)의 제2 측벽(302b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 스페이서(202)의 제2 측벽(202b)과 상기 제2 반도체 칩(302)의 상기 제2 측벽(302b) 사이의 상기 제1 방향(D1)에 따른 거리(L4)는 10 um 내지 500 um 또는 30 um 내지 250 um일 수 있다.
상기 제1 스페이서(201), 하부 반도체 칩(401), 및 제2 스페이서(202)의 배치를 제외하고는 도 5a, 및 도 5b를 참조하여 전술한 내용과 실질적으로 동일할 수 있다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 7b는 도 7a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a 및 도 7b를 참조하면, 상기 제1 반도체 칩들(301) 중 최상층의 제1 반도체 칩(301) 및 상기 제2 반도체 칩들(302) 중 최상층의 제2 반도체 칩(302) 상에 복수 개의 제1 반도체 칩들(301)이 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다.
상기 제1 반도체 칩들(301)의 상기 제1 측벽(301a)은 상기 제3 반도체 칩(303)의 상기 제1 측벽(303a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 반도체 칩(302)의 제2 측벽(302b)은 상기 제3 반도체 칩(303)의 상기 제2 측벽(303b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다.
평면적 관점에서, 상기 제1 반도체 칩(301)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 상기 제2 반도체 칩(302)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W11)보다 더 작을 수 있다. 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W11)보다 더 작을 수 있다.
상기 제1 반도체 칩들(301)을 더 포함하는 것을 제외하고는, 도 5a, 및 도 5b를 참조하여 전술한 내용과 실질적으로 동일할 수 있다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8b는 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 참조하면, 상기 제1 반도체 칩들(301) 중 최상층의 제1 반도체 칩(301) 및 상기 제2 반도체 칩들(302) 중 최상층의 제2 반도체 칩(302) 상에 복수 개의 제3 반도체 칩들(303)이 수직적으로, 즉 상기 제3 방향(D3)으로 적층될 수 있다.
상기 제1 반도체 칩들(301)의 상기 제1 측벽(301a)은 상기 제3 반도체 칩(303)의 상기 제1 측벽(303a)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 제1 방향(D1))을 따라 상기 기판(100)의 제1 측벽(100a)으로부터 더 멀리 이격되어 배치될 수 있다. 상기 제2 반도체 칩(302)의 제2 측벽(302b)은 상기 제3 반도체 칩(303)의 상기 제2 측벽(303b)보다 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1)에 반평행 방향)을 따라 상기 기판(100)의 제2 측벽(100b)으로부터 더 멀리 이격되어 배치될 수 있다.
평면적 관점에서, 상기 제1 반도체 칩(301)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 상기 제2 반도체 칩(302)의 면적은 상기 제3 반도체 칩(303)의 면적보다 더 작을 수 있다. 평면적 관점에서, 상기 제1 반도체 칩(301)의 상기 제2 방향(D2)으로의 폭(W2)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W11)보다 더 작을 수 있다. 상기 제2 반도체 칩(302)의 상기 제2 방향(D2)으로의 폭(W4)은 상기 제3 반도체 칩(303)의 상기 제2 방향(D2)으로의 폭(W11)보다 더 작을 수 있다.
상기 제3 반도체 칩들(303)을 더 포함하는 것을 제외하고는, 도 6a, 및 도 6b를 참조하여 전술한 내용과 실질적으로 동일할 수 있다.
도 1b, 도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 패키지는 제조하는 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)의 하면 상에 단자 패드들(110) 및 외부 단자들(120)이 제공될 수 있다. 상기 기판(100)의 상면 상에 기판 패드들(160)이 제공될 수 있다. 상기 기판(100) 상에 스페이서(201)가 형성될 수 있다. 상기 스페이서(201)는 상기 스페이서(201)의 하면 상에 형성된 스페이서 접착층(250)을 통해 상기 기판(100) 상에 접착될 수 있다.
도 10을 참조하면, 상기 스페이서(201) 상에 제1 반도체 칩(301)이 형성될 수 있다. 상기 제1 반도체 칩(301)은 상기 제1 반도체 칩(301)의 하면 상에 형성된 제1 반도체 칩 접착층(351)을 통해 상기 스페이서(201) 상에 접착될 수 있다. 상기 제1 반도체 칩(301)의 상면 상에 형성된 칩 패드들(360)과 상기 기판 패드들(160)을 전기적으로 연결하는 연결부(150)가 형성될 수 있다.
다시 도 1b를 참조하면, 상기 제1 반도체 칩(301) 상에 복수 개의 제1 반도체 칩들(301)이 수직적으로, 즉, 제3 방향(D3)으로 적층될 수 있다. 상세하게는, 도 9에서 설명한 내용과 동일한 방법을 반복하여 상기 제1 반도체 칩들(301)이 형성될 수 있다. 상기 제1 반도체 칩들(301)의 상면 상에 각각 형성된 칩 패드들(360)과 상기 기판 패드들(160)을 전기적으로 연결하는 연결부(150)가 형성될 수 있다. 상기 제1 스페이서(201) 및 상기 제1 반도체 칩들(301)을 덮는 몰딩막(500)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 측벽 및 제2 측벽을 가지는 기판;
    상기 기판 상의 스페이서;
    상기 기판 상에 배치되고 상기 스페이서와 수평적으로 이격되는 제1 반도체 칩;
    상기 스페이서 및 상기 제1 반도체 칩 상에 적층된 복수 개의 제2 반도체 칩들을 포함하되,
    상기 스페이서는 상기 기판의 제1 측벽에 인접한 외측벽 및 상기 외측벽 대향하는 내측벽을 가지고,
    상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩은 상기 기판의 제1 측벽에 인접한 제3 측벽 및 상기 제3 측벽과 대향하는 제4 측벽을 가지고,
    상기 스페이서의 외측벽은 상기 최하층의 제2 반도체 칩의 제3 측벽보다 상기 기판의 상면에 평행한 제1 방향으로 상기 기판의 제1 측벽으로부터 더 멀리 이격되어 배치되고,
    상기 스페이서의 내측벽은 상기 최하층의 제2 반도체 칩의 제4 측벽보다 상기 제1 방향에 반평행한 방향으로 상기 기판의 제2 측벽으로부터 더 멀리 이격되어 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 기판의 제2 측벽에 인접한 외측벽 및 상기 외측벽과 대향하는 내측벽을 가지고,
    상기 제1 반도체 칩의 외측벽은 상기 최하층의 제2 반도체 칩의 제4 측벽보다 상기 제1 방향에 반평행한 방향으로 상기 기판의 상기 제2 측벽으로부터 더 멀리 이격되어 배치되고,
    상기 제1 반도체 칩의 내측벽과 상기 스페이서의 내측벽은 서로 마주보는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 스페이서의 외측벽과 상기 최하층의 제2 반도체 칩의 제3 측벽 사이의 상기 제1 방향으로의 거리는 10 um 내지 500 um인 반도체 패키지.
  4. 제1 항에 있어서,
    평면적 관점에서, 상기 스페이서는 상기 기판에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 폭을 가지되,
    상기 스페이서의 상기 제2 방향으로의 폭은 상기 최하층의 제2 반도체 칩의 상기 제2 방향으로의 폭의 80 % 내지 99 %인 반도체 패키지.
  5. 서로 대향하는 제1 측벽 및 제2 측벽을 가지는 기판;
    상기 기판 상의 제1 스페이서;
    상기 기판 상에 배치되고 상기 제1 스페이서와 수평적으로 이격되는 제1 하부 칩;
    상기 기판 상에 배치되고 상기 제1 하부 칩을 사이에 두고 상기 제1 스페이서와 이격되는 제2 하부 칩;
    상기 제1 스페이서 상의 복수 개의 제1 반도체 칩들;
    상기 제1 하부 칩 및 상기 제2 하부 칩 상에 적층된 복수 개의 제2 반도체 칩들을 포함하되,
    상기 제1 스페이서, 및 상기 제1 반도체 칩들 중 최하층의 제1 반도체 칩의 각각은 상기 기판의 제1 측벽에 인접한 외측벽을 가지고,
    상기 제2 하부 칩, 및 상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩의 각각은 상기 기판의 제2 측벽에 인접한 외측벽을 가지고,
    상기 제1 스페이서의 외측벽은 상기 최하층의 제1 반도체 칩의 외측벽보다 상기 기판의 상면에 평행한 제1 방향으로 상기 기판의 제1 측벽으로부터 더 멀리 이격되어 배치되고,
    상기 제2 하부 칩의 외측벽은 상기 최하층의 제2 반도체 칩의 외측벽보다 상기 제1 방향에 반평행한 방향으로 상기 기판의 제2 측벽으로부터 더 멀리 이격되어 배치되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 하부 칩은 제2 스페이서를 포함하고,
    상기 제2 하부 칩은 제4 반도체 칩을 포함하되,
    상기 제1 스페이서 및 상기 제2 스페이서는 절연 물질을 포함하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제1 하부 칩은 제4 반도체 칩을 포함하고,
    상기 제2 하부 칩은 제2 스페이서를 포함하되,
    상기 제1 스페이서 및 상기 제2 스페이서는 절연 물질을 포함하는 반도체 패키지.
  8. 제5 항에 있어서,
    상기 제1 반도체 칩들 및 상기 제2 반도체 칩들 상에 적층된 복수 개의 제3 반도체 칩들을 더 포함하되,
    상기 제3 반도체 칩들 중 최하층의 제3 반도체 칩은 상기 기판의 제1 측벽에 인접한 제3 측벽 및 상기 제3 측벽과 대향하는 제4 측벽을 가지고,
    상기 최하층의 제1 반도체 칩의 상기 외측벽은 상기 최하층의 제3 반도체 칩의 상기 제3 측벽보다 상기 기판의 상기 제1 측벽으로부터 더 멀리 이격되어 배치되고,
    상기 최하층의 제2 반도체 칩의 상기 외측벽은 상기 최하층의 제3 반도체 칩의 상기 제4 측벽보다 상기 기판의 상기 제2 측벽으로부터 더 멀리 이격되어 배치되는 반도체 패키지.
  9. 기판;
    상기 기판 상의 스페이서;
    상기 기판 상에 배치되고 상기 스페이서와 상기 기판에 평행한 제1 방향으로 이격되는 하부 칩;
    상기 스페이서 상의 복수 개의 제1 반도체 칩들;
    상기 하부 칩 상의 복수 개의 제2 반도체 칩들;
    상기 제1 반도체 칩들 및 상기 제2 반도체 칩들 상에 적층된 복수 개의 제3 반도체 칩들을 포함하되,
    평면적 관점에서, 상기 스페이서의 상기 제1 방향으로의 폭은 상기 제1 반도체 칩들 중 최하층의 제1 반도체 칩의 상기 제1 방향으로의 폭보다 작고,
    상기 하부 칩의 상기 제1 방향으로의 폭은 상기 제2 반도체 칩들 중 최하층의 제2 반도체 칩의 상기 제1 방향으로의 폭보다 작은 반도체 패키지.
  10. 제9 항에 있어서,
    평면적 관점에서, 상기 스페이서는 상기 기판에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 폭을 가지되,
    상기 스페이서의 상기 제2 방향으로의 폭은 상기 최하층의 제1 반도체 칩의 상기 제2 방향으로의 폭보다 작고,
    상기 하부 칩의 상기 제2 방향으로의 폭은 상기 최하층의 제2 반도체 칩의 상기 제2 방향으로의 폭보다 작은 반도체 패키지.
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