CN105742283B - 倒置堆叠封装件 - Google Patents

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Abstract

本发明提供了一种倒置堆叠封装件，所述倒置堆叠封装件能够通过改变堆叠方式从而缩短互联长度，减少互联界面，同时提高生产效率。所述倒置堆叠封装件包括：基底，具有彼此背对的第一表面和第二表面；第一芯片，位于基底的第一表面上并且电连接到基底的第一表面；第二芯片，位于第一芯片上；柔性载带，位于第一芯片与第二芯片之间，并且与第一芯片绝缘并将第二芯片电连接到基底；包封构件，位于基底上并且包封第一芯片、第二芯片和柔性载带。

Description

倒置堆叠封装件
技术领域
本发明涉及半导体封装领域，本发明涉及一种倒置堆叠封装件，更具体地讲，涉及一种动态随即存取存储器(DRAM)倒置堆叠封装件。
背景技术
在常规的DRAM双芯片堆叠封装中，两个芯片垂直堆叠，分别用金线或者其它材质的线连接到基底。
服务器类电子产品，对于DRAM有高容量的要求，由于尺寸限制，无法通过增加芯片面积提高容量，因此采用堆叠方式，将2个芯片堆叠在1个封装中，提高容量。
更具体地，在倒装芯片中，图1是示出现有倒装芯片技术的封装件100的剖视图。现有技术的封装件100包括基底110、多个芯片120a和120b以及包封构件130。多个芯片120a和120b通过粘合剂140顺序地粘结到基底上，并且分别通过引线150与基底110电连接。包封构件130设置在基底110上，并将多个芯片120a和120b以及引线150包封。也就是说，在现有的结构中，由于全部使用线连接，连接长度长，互联界面多，不利于电信号传播，而且由于打线工艺时间长，所以生产周期比较长。
发明内容
本发明的目的在于提供一种倒置堆叠封装件，所述倒置堆叠封装件能够通过改变堆叠方式，缩短互联长度，减少互联界面，同时提高生产效率。
为了实现上述目的，本发明的示例性实施例提供了一种倒置堆叠封装件，所述倒置堆叠封装件可以包括：基底，具有彼此背对的第一表面和第二表面；第一芯片，位于基底的第一表面上并且电连接到基底的第一表面；第二芯片，位于第一芯片上；柔性载带，位于第一芯片与第二芯片之间，并且与第一芯片绝缘并将第二芯片电连接到基底；包封构件，位于基底上并且包封第一芯片、第二芯片和柔性载带。
根据本发明的示例性实施例，倒置堆叠封装件的柔性载带可以包括：主体部，与第一芯片对应，并且电连接到第二芯片；翼部，从主体部向第一芯片的外部延伸，并且与基底的第一表面接触并电连接到基底的第一表面。
根据本发明的示例性实施例，倒置堆叠封装件的柔性载带还可以包括：基材；线路层，位于基材上；阻焊层，位于线路层上，并且具有暴露线路层的多个开口，其中，第二芯片通过多个开口电连接到线路层，基材的与翼部对应的区域具有窗口，使得线路层通过窗口电连接到基底的第一表面。
根据本发明的示例性实施例，倒置堆叠封装件的柔性载带的阻焊层的多个开口位于主体部中。
根据本发明的示例性实施例，倒置堆叠封装件的柔性载带可以在主体部与翼部的连接处具有多个通孔，使得包封构件在流动过程中实现平衡流动。
根据本发明的示例性实施例，倒置堆叠封装件的第一芯片可以通过凸点电连接到基底的第一表面。
根据本发明的示例性实施例，倒置堆叠封装件的第二芯片可以通过凸点电连接到柔性载带的线路层。
根据本发明的示例性实施例，倒置堆叠封装件的基材可以包括聚酰亚胺。
根据本发明的示例性实施例，倒置堆叠封装件的柔性载带的主体部和翼部可以通过粘合剂分别固定在第一芯片和基底上。
根据本发明的示例性实施例，倒置堆叠封装件还可以包括连接到基底的第二表面的焊球。
根据本发明的多个实施例，通过改变堆叠方式，能够使芯片与基底之间的互联长度缩短，互联界面减少，从而改善电性能，而且由于全部使用芯片整体贴装互联方式，可以提高生产效率。
附图说明
通过下面结合示例性地示出一例的附图进行的描述，本发明的上述和其他目的和特点将会变得更加清楚，其中：
图1是示出现有倒装芯片技术的封装件的剖视图；
图2是示出根据本发明的示例性实施例的倒置堆叠封装件的结构的示意性剖视图；
图3是示出根据本发明的示例性实施例的倒置堆叠封装件的柔性载带的剖视图；
图4是示出根据本发明的示例性实施例的倒置堆叠封装件的柔性载带的俯视图。
具体实施方式
在下文中，将通过参考附图对示例性实施例进行解释来详细描述本发明构思。然而，本发明构思可以按照多种不同形式具体实施，而不应当解释为限制为本文所阐述的各实施例；相反，提供这些实施例是为了使得本公开是清楚且完整的，并且将向本领域普通技术人员充分地传达本发明构思。
在附图中，相同的附图标记表示相同的元件。此外，各个元件和区域是示意性示出的。因而，本发明构思不限于图中所示出的相对尺寸或距离。将要理解的是，尽管在这里会使用术语第一、第二等来描述各个元件和/或部件，但这些元件和/或部件不应当被这些术语限制。这些术语仅仅用于将一个元件和/或部件与另一个元件和/或部件区分开。因此，下面讨论的第一元件或第一部件可以被称为第二元件或第二部件，而没有背离本发明构思的教导。
在附图中，为了清晰起见，会夸大层、膜、面板、区域等的厚度。在整个说明书中同样的附图标记表示相同的元件。将理解，当诸如层、膜、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。可选择地，当元件被称作“直接在”另一元件“上”时，不存在中间元件。
图2是示出根据本发明的示例性实施例的倒置堆叠封装件200的结构的示意性剖视图。如图2所示，根据本发明的示例性实施例的倒置堆叠封装件200包括：基底210、多个芯片220、包封构件230以及柔性载带250。
基底210具有彼此背对的上表面(也可以称作第一表面)和下表面(也可以称作第二表面)，上表面可以为将要形成在其上的多个芯片220提供支撑，下表面可以为将要形成在其上的用于使倒置堆叠封装件200与外部连接的焊球211提供支撑。此外，基底210的上表面和下表面可以分别设置有焊盘(未示出)，其中，设置在基底210的上表面的焊盘(未示出)可以与多个芯片220电连接；设置在基底210的下表面的焊盘可以与用于使倒置堆叠封装件200连接到外部的焊球211连接。但本发明不限于此，在本发明的多个实施例中，基底210的上表面的焊盘(未示出)还可以是布线或者是虚设焊盘。为方便描述，在以下的说明中，仅以基底的上表面设置有焊盘的情况为例进行描述。换言之，将在以下描述的上表面的焊盘，也可以由布线或者是虚设焊盘来替代。
多个芯片220中的每个均具有包含电路面的正面和与正面相对的背面。多个芯片220设置在基底210的上表面上。其中，多个芯片220可以包括上芯片220a(也可以称作第二芯片)和下芯片220b(也可以称作第一芯片)。下芯片220b的正面可以通过凸点221与基底210的上表面电连接，具体地，与设置在基底210的上表面上的焊盘电连接。在本发明的非限制性实施例中，凸点221可以是由锡或锡银合金形成的焊料凸点，但本发明不限于此。
上芯片220a位于下芯片220b的背面上，具体地，上芯片22a的正面面对下芯片220b的背面。
柔性载带250位于上芯片220a和下芯片220b之间，并且与下芯片220b绝缘并将上芯片220a电连接到基底210的上表面。将在下面详细描述柔性载带250的结构。
包封构件230位于基底210的上表面上并且包封上芯片220a、下芯片220b和柔性载带250。包封构件230可以由诸如乙烯乙酸乙烯酯(EVA)共聚物树脂、聚乙烯醇缩丁醛(PVB)、EVA部分氧化物、硅树脂、酯类(基于酯的)树脂或烯烃类(基于烯烃的)树脂形成。在本发明的非限制性实施例中，包封构件250可以通过注塑工艺形成。
在下文中，将参照图3和图4详细描述柔性载带250的结构。
图3和图4分别是示出根据本发明的示例性实施例的倒置堆叠封装件200的柔性载带250的剖视图和俯视图。参照图3和图4，根据本发明的示例性实施例的倒置堆叠封装件的柔性载带250包括主体部250-1和翼部250-2。
主体部250-1可以与上芯片220a和/或下芯片220b对应，并且主体部250-1与下芯片220b绝缘并与上芯片220a的正面电连接。在本发明的示例性实施例中，主体部250-1可以通过粘合剂240(如图2所示)固定在下芯片220b的背面上。
翼部250-2可以从主体部250-1向下芯片220b的外部延伸并且与基底210的上表面接触并电连接到基底210的上表面。在本发明的示例性实施例中，翼部250-2可以通过粘合剂240(如图2所示)固定在基底210的上表面上。
在本发明的示例性实施例中，主体部250-1和翼部250-2可以一体地形成。
在本发明中，由于柔性载带250具有与上芯片220a和/或下芯片220b对应的主体部250-1以及从主体部250-1向下芯片220b的外部延伸的翼部250-2(也就是说，柔性载带250的长度大于下芯片220b的长度)，因此通过设置在两个芯片之间的柔性载带250将位于其上的芯片直接电连接到基底，从而避免了现有技术中的采用金属线将芯片电连接到基底所引起的连接长度长、互联界面多以及不利于电信号等技术问题。此外，在本申请中，由于不采用金属线来电连接芯片，因此，能够省略打线工艺，从而缩短了生产周期，提高了生产效率。
在本发明的示例性实施例中，主体部250-1和翼部250-2可以包括：基材251、线路层252和阻焊层253。
基材251可以位于下芯片220b的背面和基底210的上表面上。基材251在与翼部250-2对应的区域(即，基材251与基底210接触的区域)具有窗口256，所述窗口256用于暴露将要形成在基材251上的线路层252，从而使线路层252通过所述窗口256电连接到基底210的上表面。
在本发明的示例性实施例中，基材251可以通过粘合层240分别固定在下芯片220b的背面和基底210的上表面上。基材251可以包括聚酰亚胺，然而，本发明不限于此，可以使用能够使柔性载带250与下芯片220b和基底210绝缘的任何适合的材料形成。
线路层252可以位于基材251上。柔性载带250的线路层252可以是铜层，但本发明不限于此，例如，线路层可以是银层或铜-银合金构成的层。
阻焊层253(例如，感光阻焊层(photo solder resist，PSR))可以位于线路层252上并且具有暴露线路层252的一部分的多个开口255。线路层252通过多个开口255电连接到上芯片220a的正面。在本发明的示例性实施例中，线路层252经由多个开口255通过凸点221电连接到上芯片220a。
在本发明中，上芯片220a电连接到位于上芯片220a和下芯片220b之间的柔性载带250的线路层252，并且线路层252通过基材251中的窗口256电连接到基底210的上表面，使得柔性载带250将上芯片220a电连接到基底210的上表面，从而实现芯片与基底之间的电连接。
在本发明的示例性实施例中，为了减少在形成包封构件230时被主体部250-1和翼部250-2覆盖的下芯片220b中发生孔洞几率，柔性载带250在主体部250-1与翼部250-2的连接处还具有通孔254，从而在形成包封构件230在流动过程中，实现平衡流动
根据本发明的多个实施例，通过改变堆叠方式，能够使芯片与基底之间的互联长度缩短，互联界面减少。改善电性能，而且由于全部使用芯片整体贴装互联方式，倒置堆叠结构的生产效率也大大提高。
前述内容是对示例实施例的举例说明，且不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明构思的新颖性教导的情况下，可在示例实施例中进行各种变形和修改。

Claims (8)

1.一种倒置堆叠封装件，所述倒置堆叠封装件包括：
基底，具有彼此背对的第一表面和第二表面；
第一芯片，位于基底的第一表面上并且电连接到基底的第一表面；
第二芯片，位于第一芯片上；
柔性载带，位于第一芯片与第二芯片之间，并且与第一芯片绝缘并将第二芯片电连接到基底；
包封构件，位于基底上并且包封第一芯片、第二芯片和柔性载带，
其中，柔性载带包括：主体部，与第一芯片对应，并且电连接到第二芯片；翼部，从主体部向第一芯片的外部延伸，并且与基底的第一表面接触并电连接到基底的第一表面，
其中，所述柔性载带的主体部和翼部包括基材、位于基材上的线路层和位于线路层上的阻焊层，其中，基材与第二芯片相比更靠近第一芯片，阻焊层具有暴露线路层的多个开口，
其中，第二芯片通过所述多个开口电连接到线路层，其中，基材的与翼部对应的区域具有窗口，使得线路层通过窗口电连接到基底的第一表面。
2.根据权利要求1所述的倒置堆叠封装件，其特征在于，阻焊层的多个开口位于主体部中。
3.根据权利要求1所述的倒置堆叠封装件，其特征在于，柔性载带在主体部与翼部的连接处具有多个通孔，使得包封构件在流动过程中实现平衡流动。
4.根据权利要求1所述的倒置堆叠封装件，其特征在于，第一芯片通过凸点电连接到基底的第一表面。
5.根据权利要求1所述的倒置堆叠封装件，其特征在于，第二芯片通过凸点电连接到柔性载带的线路层。
6.根据权利要求1所述的倒置堆叠封装件，其特征在于，基材包括聚酰亚胺。
7.根据权利要求1所述的倒置堆叠封装件，其特征在于，柔性载带的主体部和翼部通过粘合剂分别固定在第一芯片和基底上。
8.根据权利要求1所述的倒置堆叠封装件，其特征在于，所述倒置堆叠封装件还包括连接到基底的第二表面的焊球。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1302455A (zh) * 1998-05-07 2001-07-04 美国3M公司 层叠的集成电路封装
CN103236425A (zh) * 2013-04-23 2013-08-07 山东华芯半导体有限公司 一种dram双芯片堆叠封装结构和封装工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102379037B (zh) * 2009-03-30 2015-08-19 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1302455A (zh) * 1998-05-07 2001-07-04 美国3M公司 层叠的集成电路封装
CN103236425A (zh) * 2013-04-23 2013-08-07 山东华芯半导体有限公司 一种dram双芯片堆叠封装结构和封装工艺

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