CN109192717B - 多晶圆堆叠结构及其形成方法 - Google Patents

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Abstract

本发明提供一种多晶圆堆叠结构及方法。在该多晶圆堆叠结构中，第一互连层通过第一开孔与第二金属层和第一金属层电连接，第二互连层通过第二开孔与第一互连层电连接，第三互连层通过第三开孔与第三金属层电连接，且第二互连层与所述第三互连层相接触，不需晶圆间预留压焊引线空间，省去硅基板，实现多晶圆互连的同时减少多晶圆堆叠厚度从而使多晶圆堆叠封装后的整体器件厚度减小。并且，不再需要引线，省去了硅基板以及硅基板上若干共用焊盘的设计加工。以及，所述第二互连层与所述第三互连层相接触缩短晶圆间互连距离，进而降低寄生电容和功率损耗，提高了传输速度。

Description

多晶圆堆叠结构及其形成方法
技术领域
本发明属于集成电路制造技术领域，具体涉及多晶圆堆叠结构及其形成方法。
背景技术
在高度集成化的半导体发展的趋势下，多晶圆堆叠后常采用引线键合的方式实现多片晶圆间的互连，具体为多片晶圆在专用的硅基板上竖直方向堆叠，每片晶圆具有多个用于互连的焊盘，硅基板上具有多个共用焊盘，引线的一端压焊键合至晶圆的焊盘，引线的另一端都集中压焊键合在硅基板的共用焊盘上，从而实现多片晶圆间的互连。
但发明人发现，传统的多晶圆引线互连方式存在一些问题：首先，多晶圆堆叠往高密度发展厚度有限制要求，采用引线键合的多片晶圆间需预留压焊引线空间，硅基板本身也有一定的厚度，在一定程度上多晶圆堆叠后整体厚度较厚；另外，引线通常是采用金丝，成本较高，而且，引线导致相对较长的互连线路，而较长的互连线路降低了信号传输速度，增加了功率损耗；此外，硅基板不能适应多晶圆堆叠高密度发展越来越多的共用焊盘的需求。
发明内容
本发明的目的在于提供一种多晶圆堆叠结构，以减少多晶圆堆叠后的整体厚度。
本发明的另一目的在于，无需使用引线，有利于提高信号传输速度，减小功率损耗。
为解决上述技术问题，本发明提供一种多晶圆堆叠结构，包括：
第一晶圆，所述第一晶圆包括第一衬底、第一介质层和第一金属层；
第二晶圆，所述第二晶圆包括第二衬底、第二介质层和第二金属层，所述第一介质层与所述第二介质层相互键合；
第一开孔，所述第一开孔包括第一下开孔和第一上开孔；所述第一下开孔贯穿所述第一衬底、第一介质层和部分厚度的第二介质层，所述第一下开孔位于所述第二金属层上方并暴露出部分所述第二金属层；所述第一上开孔贯穿所述第一衬底和部分厚度的第一介质层，所述第一上开孔暴露出部分所述第一金属层；所述第一下开孔与所述第一上开孔连通；
第一互连层，所述第一互连层通过所述第一开孔与所述第二金属层和第一金属层电连接；
绝缘层，所述绝缘层位于所述第一衬底和所述第一互连层表面；
第二开孔，所述第二开孔贯穿所述绝缘层，所述第二开孔位于所述第一互连层上方并暴露出部分所述第一互连层；
第三晶圆，所述第三晶圆包括第三衬底、第三介质层和第三金属层；
第三开孔，所述第三开孔贯穿部分所述第三介质层，并暴露出部分所述第三金属层，所述第三开孔与所述第二开孔对应布置；
第二互连层，所述第二互连层通过所述第二开孔与所述第一互连层电连接；以及，
第三互连层，所述第三互连层通过所述第三开孔与所述第三金属层电连接，所述第二互连层与所述第三互连层相接触。
本发明还提供一种多晶圆堆叠结构的形成方法，包括：
提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、第一介质层和第一金属层，所述第二晶圆包括第二衬底、第二介质层和第二金属层，所述第一介质层与所述第二介质层相互键合；
形成第一开孔，所述第一开孔包括第一下开孔和第一上开孔；所述第一下开孔贯穿所述第一衬底、第一介质层和部分厚度的第二介质层，所述第一下开孔位于所述第二金属层上方并暴露出部分所述第二金属层；所述第一上开孔贯穿所述第一衬底和部分厚度的第一介质层，所述第一上开孔暴露出部分所述第一金属层；所述第一下开孔与所述第一上开孔连通；
形成第一互连层，所述第一互连层通过所述第一开孔与所述第二金属层和第一金属层电连接；
形成绝缘层，所述绝缘层位于所述第一衬底和所述第一互连层表面，并在所述绝缘层中形成第二开孔，所述第二开孔暴露出部分所述第一互连层；
提供第三晶圆，所述第三晶圆包括第三衬底、第三介质层和第三金属层；
形成第三开孔，所述第三开孔贯穿部分所述第三介质层，并暴露出部分所述第三金属层，所述第三开孔与所述第二开孔对应布置；
形成第二互连层和第三互连层，所述第二互连层通过所述第二开孔与所述第一互连层电连接，所述第三互连层通过所述第三开孔与所述第三金属层电连接；以及，
将所述第一晶圆和所述第三晶圆进行键合，使所述第二互连层与所述第三互连层相接触，以实现所述第一晶圆、第二晶圆和第三晶圆的互连。
在本发明提供的多晶圆堆叠结构及方法中，第一互连层通过第一开孔与第二金属层和第一金属层电连接，第二互连层通过第二开孔与第一互连层电连接，第三互连层通过第三开孔与第三金属层电连接，且第二互连层与所述第三互连层相接触，不需晶圆间预留压焊引线空间，省去硅基板，实现多晶圆互连的同时，减少了多晶圆堆叠厚度，从而使多晶圆堆叠封装后的整体器件厚度减小，增加封装密度，满足半导体产品日益走向轻薄的要求。并且，所述多晶圆堆叠结构不再需要引线，省去了硅基板以及硅基板上若干共用焊盘的设计加工，有利于降低了成本，简化了工艺。此外，所述第二互连层与所述第三互连层相接触以缩短晶圆间互连距离，进而降低寄生电容和功率损耗，提高了传输速度。
附图说明
图1为本发明实施例的多晶圆堆叠结构的剖面示意图；
图2为本发明实施例的多晶圆堆叠结构的形成方法流程图；
图3为本发明实施例的两晶圆键合后示意图；
图4为本发明实施例的形成第一下开孔后的剖面示意图；
图5为本发明实施例的形成填充层后的剖面示意图；
图6为本发明实施例的形成第一上开孔后的剖面示意图；
图7为本发明实施例的形成第一互连层后的剖面示意图；
图8为本发明实施例的形成绝缘层后的剖面示意图；
图9为本发明实施例的形成第二开孔后的剖面示意图；
图10为本发明实施例的第三晶圆形成第三开孔后的剖面示意图；
图11为本发明一实施例的第二开孔中形成第二互连层后的剖面示意图；
图12为本发明一实施例的第三晶圆的第三开孔中形成第三互连层后的剖面示意图；
图13为本发明一实施例的多层晶圆键合后示意图。
其中，附图标记如下：
10-第一晶圆；101-第一衬底；102-第一介质层；103-第一金属层；104-第一刻蚀停止层；102a-第一介质层第一部分；102b-第一介质层第二部分；105-绝缘层；106-钝化层；
20-第二晶圆；201-第二衬底；202-第二介质层；203-第二金属层；204-第二刻蚀停止层204；202a-第二介质层第一部分；202b-第二介质层第二部分；205-钝化层；
31-第一键合界面；32-第二键合界面；33-第三键合界面；34-第四键合界面；
61-第一开孔；61a-第一下开孔；61b-第一上开孔；62-第二开孔；63-第三开孔；
70-填充层；
81-第一互连层；82-第二互连层；83-第三互连层；
30-第三晶圆；301-第三衬底；302-第三介质层；303-第三金属层；304-第三刻蚀停止层；302a-第三介质层第一部分；302b-第三介质层第二部分；305-钝化层；
40-第四晶圆；401-第四衬底；
50-第五晶圆；501-第五衬底。
具体实施方式
以下结合附图和具体实施例对本发明提出的多晶圆堆叠结构及方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
下面结合图1、图6、图9和图10所示，详细介绍本发明实施例提供的多晶圆堆叠结构。一种多晶圆堆叠结构，包括：
第一晶圆10，所述第一晶圆10包括第一衬底101、位于第一衬底101上的第一介质层102和嵌设于第一介质层102中的第一金属层103；
第二晶圆20，所述第二晶圆20包括第二衬底201、位于第二衬底上201上的第二介质层202和嵌设于第一介质层202中的第二金属层203，第一介质层102与第二介质层202相互键合；
第一开孔61，所述第一开孔61包括第一下开孔61a和第一上开孔61b；所述第一下开孔61a贯穿所述第一衬底101、第一介质层102和部分厚度的第二介质层202，所述第一下开孔61a位于所述第二金属层203上方并暴露出部分所述第二金属层203；所述第一上开孔61b贯穿所述第一衬底101和部分厚度的第一介质层102，所述第一上开孔61暴露出部分所述第一金属层103；所述第一下开孔61a与所述第一上开孔61b连通；
第一互连层81，所述第一互连层81通过所述第一开孔61与所述第二金属层203和第一金属层103电连接；
绝缘层105，所述绝缘层位于所述第一衬底101和所述第一互连层81表面；
第二开孔62，所述第二开孔62贯穿所述绝缘层105，所述第二开孔62位于所述第一互连层81上方并暴露出部分所述第一互连层81；
第三晶圆30，所述第三晶圆30包括第三衬底301、第三介质层302和第三金属层303；
第三开孔63，所述第三开孔63贯穿部分所述第三介质层302，并暴露出部分所述第三金属层303，所述第三开孔63与所述第二开孔62对应布置；
第二互连层82，所述第二互连层82通过所述第二开孔62与所述第一互连层81电连接；以及，
第三互连层83，所述第三互连层83通过所述第三开孔63与所述第三金属层304电连接，所述第二互连层82与所述第三互连层83相接触。
为了减少多晶圆堆叠互连后的整体厚度，所述第一介质层102与所述第二介质层202相互键合后，对所述第一晶圆10和/或所述第二晶圆20进行减薄；所述第一晶圆10和所述第三晶圆30进行键合后，对所述第三晶圆30进行减薄。
优选的，如图9和图10所示，每个第二开孔62和每个第三开孔63各自包括多个间隔分布的孔，即，每个第二开孔62和每个第三开孔63均是由多个孔组成的阵列孔组。在多个间隔分布的孔中，第二互连层82与所述第三互连层83相接触，增加互连可靠性的同时间隔设置降低互连层工作中产生的热量。而且，多个间隔分布的孔可以做到尺寸更小、密度更大，从而还能满足某些特定用途的产品互连需求，例如需互连引出的信号为密度高且电流低的信号，相应的孔以及孔中的互连层均需尺寸更小、密度更大。
优选的，如图1所示，所述第一介质层102包括第一介质层第一部分102a和第一介质层第二部分102b，所述第一金属层103嵌设于所述第一介质层第一部分102a和第一介质层第二部分102b之间；所述第二介质层202包括第二介质层第一部分202a和第二介质层第二部分202b，所述第二金属层203嵌设于所述第二介质层第一部分202a和第二介质层第二部分202b之间。
优选的，所述第一晶圆10还包括第一刻蚀停止层104，所述第一刻蚀停止层104位于所述第一金属层103与所述第一介质层第二部分102b之间；所述第二晶圆20还包括第二刻蚀停止层204，所述第二刻蚀停止层204位于所述第二金属层203与所述第二介质层第二部分202b之间。
优选的，绝缘层105表面形成有钝化层106，该钝化层106例如是氧化层起保护第一晶圆10表面的作用。
本发明实施例提供的多晶圆堆叠结构的形成方法，如图2所示，包括：
提供第一晶圆10和第二晶圆20，所述第一晶圆10包括第一衬底101、位于第一衬底101上的第一介质层102和嵌设于第一介质层102中的第一金属层103；所述第二晶圆20包括第二衬底201、位于第二衬底上201上的第二介质层202和嵌设于第一介质层202中的第二金属层203，第一介质层102与第二介质层202相互键合；
形成第一开孔61，，所述第一开孔61包括第一下开孔61a和第一上开孔61b；所述第一下开孔61a贯穿所述第一衬底101、第一介质层102和部分厚度的第二介质层202，所述第一下开孔61a位于所述第二金属层203上方并暴露出部分所述第二金属层203；所述第一上开孔61b贯穿所述第一衬底101和部分厚度的第一介质层102，所述第一上开孔61暴露出部分所述第一金属层103；所述第一下开孔61a与所述第一上开孔61b连通；
形成第一互连层81，所述第一互连层81通过所述第一开孔61与所述第二金属层203和第一金属层103电连接；
形成绝缘层105，所述绝缘层位于所述第一衬底101和所述第一互连层81表面；并在所述绝缘层105中形成第二开孔62，所述第二开孔62位于所述第一互连层81上方并暴露出部分所述第一互连层81；
提供第三晶圆30，所述第三晶圆30包括第三衬底301、第三介质层302和第三金属层303；
形成第三开孔63，所述第三开孔63贯穿部分所述第三介质层302，并暴露出部分所述第三金属层303，所述第三开孔63与所述第二开孔62对应布置；
形成第二互连层82和第三互连层83，所述第二互连层82通过所述第二开孔62与所述第一互连层81电连接，所述第三互连层83通过所述第三开孔63与所述第三金属层304电连接；以及，
将所述第一晶圆10和所述第三晶圆30进行键合，使所述第二互连层82与所述第三互连层83相接触，以实现所述第一晶圆10、第二晶圆20和第三晶圆30的互连。
本发明并不限定第一晶圆和第二晶圆哪个晶圆必须要放在上方/下方，而是可以互换上下晶圆的位置。在本文中，为了描述简单、方便，只示出了这两个晶圆的一种位置关系，而本领域技术人员均能理解，在本文中描述的所有技术内容也同样适用于“第一晶圆”与“第二晶圆”的位置上下颠倒的情况，此时堆叠式半导体装置的各层的位置关系也相应地上下颠倒。在一些情况下，优选地，在对两个晶圆进行键合处理期间，将晶圆弯曲度(bow)比较大的晶圆放在下面。但是，在这种情况下，在晶圆键合结束后，也可以根据实际需求来决定是否上下颠倒，从而确定最终哪个晶圆在上面哪个晶圆在下面。
请注意，在本文中，“第一”、“第二”、“第三”、“第四”等编号只是为了对具有相同名称的各个不同部件或工艺进行区分之用，并不意味着顺序或位置关系等。另外，对于具有相同名称的各个不同部件，例如“第一衬底”和“第二衬底”、“第一介质层”和“第二介质层”等等，并不意味着它们都具有相同的结构或部件。例如，尽管图中未示出，但是在绝大部分情况下，“第一衬底”和“第二衬底”中形成的部件都不一样，衬底的结构也可能不一样。在一些实施方式中，衬底可以为半导体衬底，由适合于半导体装置的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种装置(不限于半导体装置)构件(图中未示出)。衬底还可以已经形成有其他层或构件，例如：栅极结构、接触孔、介质层、金属连线和通孔等等。
下面结合图3至图13所示，详细介绍本发明实施例提供的制作方法。
首先，如图3所示，提供键合后的第一晶圆10和第二晶圆20。所述第一晶圆10包括第一衬底101、形成于所述第一衬底101上的第一介质层102和嵌设于所述第一介质层102中的第一金属层103。所述第二晶圆20包括第二衬底201、形成于所述第二衬底201上的第二介质层202和嵌设于所述第二介质层202中的第二金属层203。所述第一介质层102面向所述第二介质层202，可利用键合界面薄膜的分子间化学力将两片晶圆进行键合，形成第一键合界面31。
进一步的，所述第一介质层102包括第一介质层第一部分102a和第一介质层第二部分102b，所述第一金属层103嵌设于所述第一介质层第一部分102a和第一介质层第二部分102b之间；所述第二介质层202包括第二介质层第一部分202a和第二介质层第二部分202b，所述第二金属层203嵌设于所述第二介质层第一部分202a和第二介质层第二部分202b之间。
优选方案中，所述第一晶圆10还包括第一刻蚀停止层104，所述第一刻蚀停止层104位于所述第一金属层103与所述第一介质层第二部分102b之间；所述第二晶圆20还包括第二刻蚀停止层204，所述第二刻蚀停止层204位于所述第二金属层203与所述第二介质层第二部分202b之间。
所述第二晶圆20还包括位于第二介质层第二部分202b表面的钝化层205，该钝化层例如是氮化层起保护第二晶圆20表面的作用，本实施例中，钝化层205与第一介质层第二部分102b相接触，进而形成第一键合界面31。
接着，如图4所示，刻蚀形成若干第一下开孔61a，所述第一下开孔61a贯穿所述第一衬底101、第一介质层102和部分厚度的第二介质层202，所述第一下开孔61a位于所述第二金属层203上方并暴露出部分所述第二金属层203；
接着，如图5所示，形成填充层70，所述填充层70填充所述第一下开孔61a以在后续刻蚀工艺中保护暴露出的部分所述第二金属层203；以及，
执行回刻蚀工艺，将所述填充层70减薄至上顶面与所述第一金属层103的上顶面齐平。
所述填充层70优选流动性好的有机溶剂BARC 70(Bottom Anti ReflectiveCoating，底部抗反射涂层)。
接着，如图6所示，刻蚀形成若干第一上开孔61b，所述第一上开孔61b贯穿所述第一衬底101和部分厚度的第一介质层102，所述第一上开孔61b暴露出部分所述第一金属层103；第一上开孔61b的横截面宽度大于第一下开孔61a的横截面宽度(本文所指横截面是指垂直于第一晶圆和第二晶圆进行剖切的截面)，并使第一上开孔61b暴露出部分所述第一金属层103，所述第一下开孔61a与所述第一上开孔61b连通，构成所述第一开孔61。回刻蚀将所述第一下开孔61a中的填充层70去除。本实施例中，所述第一上开孔61b和第一下开孔61a均为倒梯形孔。
接着，如图7所示，形成第一互连层81，所述第一互连层81通过所述第一下开孔61a和第一上开孔61b与所述第二金属层203和第一金属层103电连接。所述第一互连层81为导电材料，可以为铜或铜合金，可采用电镀铜方式填充第一下开孔61a和第一上开孔61b，覆盖第一衬底101表面，并进行化学机械研磨平坦化处理。
接着，如图8和图9所示，在所述第一衬底101和所述第一互连层81表面形成绝缘层105。
优选的，绝缘层105表面形成有钝化层106，该钝化层106例如是氧化层起保护第一晶圆10表面的作用。
在所述绝缘层105上刻蚀形成第二开孔62，所述第二开孔62贯穿绝缘层105和钝化层106，暴露出部分所述第一互连层81。
接着，如图10所示，提供第三晶圆30，所述第三晶圆30包括第三衬底301、位于所述第三衬底301上的第三介质层302和嵌设于所述第三介质层302中的第三金属层303。进一步的，第三介质层302包括第三介质层第一部分302a和第三介质层第二部分302b，第三金属层303嵌设于第三介质层第一部分302a和第三介质层第二部分302b之间。优选方案中，第三晶圆30还包括第三刻蚀停止层304，所述第三刻蚀停止层304位于所述第三金属层303与所述第三介质层第二部分302b之间。第三介质层302表面形成有钝化层305，该钝化层305例如是氮化层起保护第二晶圆30表面的作用。
接着，请参考图9和图10所示，执行刻蚀工艺形成若干第三开孔63，第三开孔63贯穿钝化层305、第三介质层第二部分302b和第三刻蚀停止层304，并暴露出部分第三金属层303，所述第三开孔63与第二开孔62对应。
接着，如图11所示，形成第二互连层82，所述第二互连层82通过第二开孔62与所述第一互连层81电连接。
接着，如图12所示，形成第三互连层83，所述第三互连层83通过所述第三开孔63与所述第三金属层303电连接。
优选的，形成的第二开孔62和第三开孔63均包括若干间隔分布的孔。在间隔分布孔中，第二互连层82与所述第三互连层83相接触，增加互连可靠性的同时间隔设置降低互连层在工作中产生的热量。
可以理解的是，可以先形成第二互连层82、再形成第三互连层83，也可以先形成第三互连层83、再形成第二互连层82，还可以同时执行形成第二互连层82和形成第三互连层83的步骤。
第二互连层82和第三互连层83为导电材料，可以为铜或铜合金，可采用电镀铜方式填充第二开孔62和第三开孔63并化学机械研磨平坦化处理。
接着，如图1、图11和图12所示，对准所述第一晶圆10和所述第三晶圆30，使所述第二互连层82面向所述第三互连层83相接触，缩短晶圆间互连距离，进而降低寄生电容和功率损耗，提高了传输速度。采用金属对金属和介质层对介质层的混合键合，形成第二键合界面32，再通过后续热处理工艺，使得金属离子扩散而增强键合力，实现三层晶圆的互连。
接着，如图13所示，在所述第三晶圆30上继续键合第四晶圆40，形成键合界面33，采用同三层晶圆堆叠的互连的方法形成多晶圆堆叠互连，采用同形成第一开孔61相同的方法形成连接第四晶圆40和第五晶圆50互连的第四开孔，后续继而类推形成多晶圆堆叠互连。本实施例实现五层晶圆的互连，图例中五个晶圆的衬底分别为第一衬底101、第二衬底201、第三衬底301、第四衬底401和第五衬底501，各晶圆之间依次形成第一键合界面31、第二键合界面32、第三键合界面33和第四键合界面34。在晶圆键合后根据对键合的晶圆进行减薄。根据实际需要可多次重复三层晶圆堆叠结构，实现在多晶圆互连整体厚度要求限制下的更高密度的多晶圆堆叠以及互连，使最终器件具有更强大功能。
综上所述，本发明多晶圆堆叠结构及方法，不需晶圆间预留压焊引线空间，省去硅基板，实现多晶圆互连的同时减少多晶圆堆叠厚度从而使多晶圆堆叠封装后的整体器件厚度减小，增加封装密度，使单位体积内容纳更多晶圆，满足半导体产品日益走向轻薄要求。而且，不再需要引线，省去了硅基板以及硅基板上若干共用焊盘的设计加工，降低了成本，简化了工艺。由此，提高了晶圆整合能力，将不同功能的晶圆(如RF、Memory、Logic、Sensors、Imagers)整合在一个封装体上，因此在性能、功能和尺寸上，可提供极大的优势。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种多晶圆堆叠结构，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、第一介质层和第一金属层；
第二晶圆，所述第二晶圆包括第二衬底、第二介质层和第二金属层，所述第一介质层与所述第二介质层相互键合；
第一开孔，所述第一开孔包括第一下开孔和第一上开孔；所述第一下开孔贯穿所述第一衬底、第一介质层和部分厚度的第二介质层，所述第一下开孔位于所述第二金属层上方并暴露出部分所述第二金属层；所述第一上开孔贯穿所述第一衬底和部分厚度的第一介质层，所述第一上开孔暴露出部分所述第一金属层；所述第一下开孔与所述第一上开孔连通；
第一互连层，所述第一互连层通过所述第一开孔与所述第二金属层和第一金属层电连接；
绝缘层，所述绝缘层位于所述第一衬底和所述第一互连层表面；
第二开孔，所述第二开孔贯穿所述绝缘层，所述第二开孔位于所述第一互连层上方并暴露出部分所述第一互连层，所述第二开孔包括多个间隔分布的孔；
第三晶圆，所述第三晶圆包括第三衬底、第三介质层和第三金属层；
第三开孔，所述第三开孔贯穿部分所述第三介质层，并暴露出部分所述第三金属层，所述第三开孔包括多个间隔分布的孔，所述第三开孔多个间隔分布的孔与所述第二开孔多个间隔分布的孔一一对应布置；
第二互连层，所述第二互连层填充于所述第二开孔多个间隔分布的孔内并与所述第一互连层电连接，通过所述第二互连层将所述第一互连层引出；以及，
第三互连层，所述第三互连层填充于所述第三开孔多个间隔分布的孔内并与所述第三金属层电连接，通过所述第三互连层将所述第三金属层引出；其中，将所述第二互连层与所述第三互连层进行一一对准实现所述第一晶圆和所述第三晶圆的混合键合，形成的所述混合键合的界面在一个平面上。
2.如权利要求1所述的一种多晶圆堆叠结构，其特征在于，
所述第一介质层包括第一介质层第一部分和第一介质层第二部分，所述第一金属层嵌设于所述第一介质层第一部分和第一介质层第二部分之间；所述第二介质层包括第二介质层第一部分和第二介质层第二部分，所述第二金属层嵌设于所述第二介质层第一部分和第二介质层第二部分之间；
所述第一晶圆还包括第一刻蚀停止层，所述第一刻蚀停止层位于所述第一金属层与所述第一介质层第二部分之间；所述第二晶圆还包括第二刻蚀停止层，所述第二刻蚀停止层位于所述第二金属层与所述第二介质层第二部分之间。
3.一种多晶圆堆叠结构的形成方法，其特征在于，包括：
提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、第一介质层和第一金属层，所述第二晶圆包括第二衬底、第二介质层和第二金属层，所述第一介质层与所述第二介质层相互键合；
形成第一开孔，所述第一开孔包括第一下开孔和第一上开孔；所述第一下开孔贯穿所述第一衬底、第一介质层和部分厚度的第二介质层，所述第一下开孔位于所述第二金属层上方并暴露出部分所述第二金属层；所述第一上开孔贯穿所述第一衬底和部分厚度的第一介质层，所述第一上开孔暴露出部分所述第一金属层；所述第一下开孔与所述第一上开孔连通；
形成第一互连层，所述第一互连层通过所述第一开孔与所述第二金属层和第一金属层电连接；
形成绝缘层，所述绝缘层位于所述第一衬底和所述第一互连层表面，并在所述绝缘层中形成第二开孔，所述第二开孔暴露出部分所述第一互连层，所述第二开孔包括多个间隔分布的孔；
提供第三晶圆，所述第三晶圆包括第三衬底、第三介质层和第三金属层；
形成第三开孔，所述第三开孔贯穿部分所述第三介质层，并暴露出部分所述第三金属层，所述第三开孔包括多个间隔分布的孔，所述第三开孔多个间隔分布的孔与所述第二开孔多个间隔分布的孔一一对应布置；
形成第二互连层和第三互连层，所述第二互连层填充于所述第二开孔多个间隔分布的孔内并与所述第一互连层电连接，通过所述第二互连层将所述第一互连层引出；所述第三互连层填充于所述第三开孔多个间隔分布的孔内并与所述第三金属层电连接，通过所述第三互连层将所述第三金属层引出；以及，
将所述第二互连层与所述第三互连层进行一一对准实现所述第一晶圆和所述第三晶圆的混合键合，形成的所述混合键合的界面在一个平面上；
形成所述第一下开孔之后，形成所述第一上开孔之前，还包括：
形成填充层，所述填充层填充所述第一下开孔；以及，
执行回刻蚀工艺，将所述填充层减薄至上顶面与所述第一金属层的上顶面齐平。
4.如权利要求3所述的一种多晶圆堆叠结构的形成方法，其特征在于，形成第一开孔的步骤包括：
形成第一下开孔，所述第一下开孔贯穿所述第一衬底、第一介质层和部分厚度的第二介质层，所述第一下开孔位于所述第二金属层上方并暴露出部分所述第二金属层；以及，
形成第一上开孔，所述第一上开孔贯穿所述第一衬底和部分厚度的第一介质层，所述第一上开孔暴露出部分所述第一金属层；
所述第一下开孔与所述第一上开孔连通，构成所述第一开孔。
5.如权利要求3所述的一种多晶圆堆叠结构的形成方法，其特征在于，所述第一互连层、第二互连层和所述第三互连层的材质为金属。
6.如权利要求3所述的一种多晶圆堆叠结构的形成方法，其特征在于，将所述第一晶圆和所述第三晶圆进行键合时，采用非熔化型扩散法使第二互连层与所述第三互连层相互键合。
7.如权利要求3所述的一种多晶圆堆叠结构的形成方法，其特征在于，所述第一介质层与所述第二介质层相互键合后，对所述第一晶圆和/或所述第二晶圆进行减薄；所述第一晶圆和所述第三晶圆进行键合后，对所述第三晶圆进行减薄。
8.如权利要求3所述的一种多晶圆堆叠结构的形成方法，其特征在于，所述第一互连层、第二互连层和所述第三互连层均采用电镀铜形成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109166840B (zh) * 2018-08-28 2019-07-23 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
CN111769073A (zh) * 2019-04-02 2020-10-13 长鑫存储技术有限公司 半导体互连结构及其制作方法
WO2021138794A1 (en) 2020-01-07 2021-07-15 Yangtze Memory Technologies Co., Ltd. Methods for multi-wafer stacking and dicing
CN111276469A (zh) * 2020-02-25 2020-06-12 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
CN117995671A (zh) * 2022-10-28 2024-05-07 长鑫存储技术有限公司 多层堆叠晶圆的切割方法及多层堆叠结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165461A (ja) * 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
US20120193785A1 (en) * 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US9455158B2 (en) * 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
CN107994043A (zh) * 2017-12-11 2018-05-04 德淮半导体有限公司 晶圆、堆叠式半导体装置及其制造方法

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