CN115312493A - 半导体结构及其形成方法 - Google Patents

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王瑜彬
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Abstract

一种半导体结构及其形成方法，其中方法包括：提供第一衬底，所述第一衬底包括相对的第一面和第二面；在所述第一衬底第一面上形成第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；在所述第一衬底内形成互连结构；形成所述互连结构后，在所述第二面上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层通过所述互连结构电连接；在所述第二器件层上形成介电层和位于所述介电层内的开口，所述开口暴露出部分最顶部的所述第二电互连层；在所述开口内形成焊垫。可以提高信号传输速度，还可以产生更多的设计方案，优化逻辑电路。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路(IC)技术的快速发展对金属互连技术提出了更高的要求，传统的Al金属互连技术已经不能满足现代互连技术发展的需要。金属互连是指通过导电材料形成连线将不同的器件按照设计的要求联接起来形成一个完整的电路和系统，同时也可以把外部的电信号传输到芯片内部的不同的部位，从而形成具有一定功能的芯片。
随着集成度的提高，金属互连技术也从简单向复杂、从单层向多层发展。大规模集成电路中，两层和两层以上的金属布线已得到广泛应用。随着金属布线层数的增多，金属互连占据了芯片相当大的面积，这往往是限制电流速度的主要矛盾之处。
总之，现有金属互连工艺有待进一步改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：第一衬底，所述第一衬底包括相对的第一面和第二面；位于所述第一衬底第一面上的第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；位于所述第二面上的第二器件层，所述第二器件层包括若干层第二电互连层；位于所述第一衬底内的互连结构，所述互连结构分别与任一所述第一电互连层和所述第二电互连层电互连；位于所述第二器件层上的介电层和所述介电层内的开口，所述开口暴露出部分最顶部的所述第二电互连层；位于所述开口内的焊垫。
可选的，所述互连结构包括第一导电插塞，所述第一导电插塞位于所述第一衬底内，通过所述第一导电插塞使所述任一所述第一电互连层和所述第二电互连层电互连。
可选的，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。
可选的，还包括与所述第一衬底在所述第一器件层表面键合的第二衬底。
可选的，所述第二衬底表面具有氧化层，所述氧化层位于所述第二衬底与所述第一衬底之间。
本发明技术方案还提供一种半导体结构的形成方法，包括：提供第一衬底，所述第一衬底包括相对的第一面和第二面；在所述第一衬底第一面上形成第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；在所述第一衬底内形成互连结构；形成所述互连结构后，在所述第二面上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层通过所述互连结构电连接；在所述第二器件层上形成介电层和位于所述介电层内的开口，所述开口暴露出部分最顶部的所述第二电互连层；在所述开口内形成焊垫。
可选的，所述互连结构包括第一导电插塞。
可选的，所述互连结构的形成方法包括：在所述第一衬底内形成第一导电插塞，所述第一导电插塞位于任一所述第一电互连层表面。
可选的，还提供第二衬底，形成所述互连结构前，还包括：将所述第一衬底通过所述第一器件层表面与所述第二衬底进行键合。
可选的，形成所述互连结构前，将所述第一衬底的第一面朝向所述第二衬底进行键合；在进行键合后，自所述第二面向所述第一面对所述第一衬底进行减薄处理至目标厚度值。
可选的，在进行所述键合前，还包括：在所述第二衬底表面形成氧化层；将所述第一器件层表面和所述氧化层表面进行键合。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述第一衬底第一面上形成第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；在所述第一衬底内形成互连结构；形成所述互连结构后，在所述第二面上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层通过所述互连结构电连接。可以改变信号由顶层电互连层开始传输，最后才传至器件结构的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
本发明技术方案提供的半导体结构中，位于所述第一衬底内的互连结构，所述互连结构分别与任一所述第一电互连层和所述第二电互连层电互连。可以改变信号由顶层电互连层开始传输，最后才传至器件结构的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
附图说明
图1是一种半导体结构的剖面示意图；
图2至图8是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，现有的金属互连工艺有待进一步改善。现结合一种半导体结构的形成过程进行说明分析。
图1是一种半导体结构的剖面示意图。
请参考图1，所述半导体结构包括：衬底，衬底包括基底101和所述基底101表面的器件结构102；位于所述衬底表面的介质层103，所述介质层103 内具有多层金属层，所述金属层包括第一金属层104，第二金属层105，第三金属层106和顶层金属层107，各金属层之间、所述第一金属层104与所述器件结构102之间通过导电插塞108电连，所述顶层金属层107位于所述半导体结构最顶端。
上述结构中，所述顶层金属层107用于外部的电信号传输到芯片内部的不同的部位，电信号需要通过顶层金属107传至第三金属层106，第二金属层 105，最后传至第一金属层104，信号传输速度方向比较单一，无法由所述顶层金属107直接传输至所述第一金属层104，从而会导致信号传输速度变慢。
为了解决上述问题，本发明提供的一种半导体结构的方法中，在所述第一衬底第一面上形成第一器件层，所述第一器件层包括器件结构；在所述第一衬底内形成互连结构；形成所述互连结构后，在所述第二面上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层通过所述互连结构电连接。可以改变信号由顶层电互连层开始传输，最后才传至器件结构的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供第一衬底201，所述第一衬底201包括相对的第一面201a 和第二面201b。
在本实施例中，所述第一衬底201的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，还提供第二衬底301。
本实施例中，所述第二衬底301的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
后续，所述第二衬底301用于与所述第一衬底201键合，作为所形成的器件的支撑基底。
本实施例中，在进行所述键合前，还在所述第二衬底301表面形成氧化层302。
请参考图3，在所述第一衬底201第一面201a上形成第一器件层202，所述第一器件层202包括器件结构203以及位于所述器件结构203上，且与所述器件结构203电互连的若干层第一电互连层204。
本实施例中，不同的第一电互连层204之间，根据实际的电路设计需求通过第二导电插塞300电互连。
本实施例中，所述第一电互连层204为三层结构。其他实施例中，所述第一电互连层204的层数可以根据实际的电路设计需要进行调整，因此对所述第一电互连层204的层数不做要求。
所述第一电互连层204的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
具体的，所述第一器件层202位于第一介质层205中，所述第一介质层 205用于所述器件结构203之间、所述第一电互连层204之间的电绝缘。
所述第一介质层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。本实施例中，所述第一介质层205的材料为氧化硅。
所述器件结构203包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。需要说明的是，本实施例中，所述器件结构203 的具体结构未示出。
后续，在所述第一衬底200内形成互连结构；形成所述互连结构后，在所述第二面200b上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层204通过所述互连结构电连接。
请参考图4，形成所述互连结构前，还包括：将所述第一衬底201通过所述第一器件层202表面与所述第二衬底301进行键合。
具体地，将所述第一衬底201的第一面201a朝向所述第二衬底301进行键合。
更具体地，将所述第一器件层202表面和所述氧化层302表面进行键合。
请参考图5，在进行键合后，自所述第二面201b向所述第一面201a对所述第一衬底201进行减薄处理至目标厚度值。
后续，在所述第二面201b上形成第二器件层。本实施例中，具体地，在减薄后的第二面201b上形成第二器件层。所述减薄处理用于使所述第一衬底 201达到目标厚度值，所述目标厚度值太高则不利于后续在所述第一衬底100 内形成互连结构，所述目标厚度值太薄则不利于在所述第一器件层202和后续形成的第二器件层之间形成良好的隔离。
请参考图6，在所述第一衬底201内形成互连结构。
具体的，形成所述互连结构时，为便于操作，需要将所述结构上下倒置，即所述第二衬底301位于所述第一衬底201下方。
本实施例中，所述互连结构包括第一导电插塞206，所述第一导电插塞 206位于离所述第一衬底201最近的第一电互连层204表面。另一实施例中，所述第一导电插塞206可以位于任一所述第一电互连层204表面。
所述互连结构的形成方法包括：在所述第一衬底201内形成第一导电插塞206，所述第一导电插塞206位于任一所述第一电互连层表面。
后续，形成所述互连结构后，在所述第二面201b上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层204通过所述互连结构电连接。
请参考图7，形成所述互连结构后，在所述第二面201b上形成第二器件层，所述第二器件层包括若干层第二电互连层207，任一所述第二电互连层 207与任一所述第一电互连层204通过所述互连结构206电连接。
通过在第一衬底201相对的两面分别形成第一器件层202和第二器件层的方式，并使所述第一器件层202和所述第二器件层通过所述互连结构206 电连接，可以改变信号由顶层电互连层开始传输，最后才传至器件结构的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
不同的第一电互连层207之间，根据实际的电路设计需求通过第三导电插塞303电互连。
本实施例中，距离所述第一衬底201最近的所述第二电互连层207与距离所述第一衬底最近的第一电互连层204通过所述互连结构206电连接。其他实施例中，任一所述第二电互连层207与任一第一电互连层204通过所述互连结构206电连接。可以改变信号由顶层的电互连层开始传输，最后才传至离所述衬底最近的底层电互连层的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
所述第二电互连层207的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
所述第二电互连层207的数量与电路的设计有关，在此不做特定限制。本实施例中，所述第二电互连层207为两层。
所述第二器件层还包括第二介质层208，所述第二电互连层207位于所述第二介质层208内。所述第二介质层208用于不同的第二电互连层207，以及所述第二电互连层207与所述衬底201之间的电绝缘。
所述第二介质层208的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。本实施例中，所述第二介质层208的材料为氧化硅。
本实施例中，所述第二介质层208暴露出最顶层的所述第二电互连层207 表面，以为后续通过所述第二电互连层207与外界电路的电互连做准备。
请参考图8，还在所述第二器件层上形成介电层209和位于所述介电层 209内的开口(图中未标出)，所述开口暴露出部分最顶部的所述第二电互连层207；在所述开口内形成焊垫210。
所形成的半导体结构通过所述焊垫210与外界电路电互连。
所述介电层209的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。本实施例中，所述介电层209的材料包括氧化硅。
所述焊垫210的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。本实施例中，所述焊垫210的材料为铝。
本实施例中，还在所述焊垫210表面形成连接层211。所述连接层211用于使所述焊垫210在后续的打线工艺中通过连接线与外界电路互连。
相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图8，包括：第一衬底201，所述第一衬底201包括相对的第一面 201a和第二面201b；位于所述第一衬底201第一面201a上的第一器件层202，所述第一器件层202包括器件结构203以及位于所述器件结构203上，且与所述器件结构203电互连的若干层第一电互连层204；位于所述第二面201b 上的第二器件层，所述第二器件层包括若干层第二电互连层207；位于所述第一衬底201内的互连结构，所述互连结构分别与任一所述第一电互连层204 和所述第二电互连层207电互连；位于所述第二器件层上的介电层209和所述介电层209内的开口(图中未标出)，所述开口暴露出部分最顶部的所述第二电互连层207；位于所述开口内的焊垫210。
本实施例中，所述器件结构203包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。
通过所述半导体结构，可以改变信号由顶层电互连层开始传输，最后才传至器件结构的单一传输路径，提高信号传输速度，同时，还可以产生更多的设计方案，优化逻辑电路。
所述互连结构包括第一导电插塞206，所述第一导电插塞206位于所述第一衬底201内，通过所述第一导电插塞206使任一所述第一电互连层204和所述第二电互连层207电互连。
所述半导体结构还包括：与所述第一衬底201在所述第一器件层202表面键合的第二衬底301。
本实施例中，所述第二衬底301表面具有氧化层302，所述氧化层302位于所述第二衬底301与所述第一衬底201之间。具体的，所述氧化层302位于所述第二衬底301与所述第一器件层202之间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体结构，其特征在于，包括：
第一衬底，所述第一衬底包括相对的第一面和第二面；
位于所述第一衬底第一面上的第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；
位于所述第二面上的第二器件层，所述第二器件层包括若干层第二电互连层；
位于所述第一衬底内的互连结构，所述互连结构分别与任一所述第一电互连层和所述第二电互连层电互连；
位于所述第二器件层上的介电层和所述介电层内的开口，所述开口暴露出部分最顶部的所述第二电互连层；
位于所述开口内的焊垫。
2.如权利要求1所述的半导体结构，其特征在于，所述互连结构包括第一导电插塞，所述第一导电插塞位于所述第一衬底内，通过所述第一导电插塞使任一所述第一电互连层和所述第二电互连层电互连。
3.如权利要求1所述的半导体结构，其特征在于，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。
4.如权利要求1所述的半导体结构，其特征在于，还包括与所述第一衬底在所述第一器件层表面键合的第二衬底。
5.如权利要求4所述的半导体结构，其特征在于，所述第二衬底表面具有氧化层，所述氧化层位于所述第二衬底与所述第一衬底之间。
6.一种半导体结构的形成方法，其特征在于，包括：
提供第一衬底，所述第一衬底包括相对的第一面和第二面；
在所述第一衬底第一面上形成第一器件层，所述第一器件层包括器件结构以及位于所述器件结构上，且与所述器件结构电互连的若干层第一电互连层；
在所述第一衬底内形成互连结构；
形成所述互连结构后，在所述第二面上形成第二器件层，所述第二器件层包括若干层第二电互连层，任一所述第二电互连层与任一所述第一电互连层通过所述互连结构电连接；
在所述第二器件层上形成介电层和位于所述介电层内的开口，所述开口暴露出部分最顶部的所述第二电互连层；
在所述开口内形成焊垫。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述互连结构包括第一导电插塞。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述互连结构的形成方法包括：在所述第一衬底内形成第一导电插塞，所述第一导电插塞位于任一所述第一电互连层表面。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，还提供第二衬底，形成所述互连结构前，还包括：将所述第一衬底通过所述第一器件层表面与所述第二衬底进行键合。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述互连结构前，将所述第一衬底的第一面朝向所述第二衬底进行键合；在进行键合后，自所述第二面向所述第一面对所述第一衬底进行减薄处理至目标厚度值。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在进行所述键合前，还包括：在所述第二衬底表面形成氧化层；将所述第一器件层表面和所述氧化层表面进行键合。
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CN202110501467.4A Pending CN115312493A (zh) 2021-05-08 2021-05-08 半导体结构及其形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598313A (zh) * 2023-07-18 2023-08-15 苏州华太电子技术股份有限公司 一种三维集成电路

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