CN112397467B - 晶圆键合结构及其制作方法 - Google Patents
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Abstract
本发明提供了一种晶圆键合结构及其制作方法，包括：提供第一晶圆和第二晶圆；将第一晶圆和第二晶圆键合；第一晶圆和第二晶圆中具有开孔，开孔贯穿第二晶圆和部分厚度的第一介质层且暴露出第一金属层；形成焊盘，焊盘位于开孔的底部的隔离层上且与第一金属层电连接。本发明将焊盘形成在通至第一晶圆(下晶圆)的开孔中，焊盘制作在第一晶圆(下晶圆)上，如此一来，焊盘与第一晶圆中待引出的第一金属层之间的引线(金属连线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。本发明不仅降低了焊盘的寄生电容，而且减少了工艺步骤从而节省了工艺成本。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种晶圆键合结构及其制作方法。
背景技术
对于半导体器件，寄生电容一直是让人头疼的问题。特别是对于那些需要在高频率下工作的半导体器件，其输入/输出端的焊盘的寄生电容(Pad CIO,Capacitance ofInput/Output)将严重影响输入/输出传输速率。
三维集成(3DIC)技术已经成功地应用于集成电路产品。例如图像传感器和闪存(NAND Flash)产品。应用3DIC技术使得像素晶圆与逻辑晶圆进行混合键合,使得芯片的性能和面积利用率都得到了非常大的提升。3DIC工艺通常为：先将不同功能的上下晶圆进行键合；再在上晶圆中制作硅通孔，之后制作互连层和焊盘(pad)。常规焊盘制作方案存在寄生电容较大的问题。
随着3DIC技术的不断发展和产品的拓展，对于三维集成形成的晶圆键合结构产品的寄生电容的要求越来越高。因此，开发出焊盘寄生电容更小的晶圆键合结构及其制作方法迫在眉睫。
发明内容
本发明的目的在于提供一种晶圆键合结构及其制作方法，使晶圆键合结构中焊盘(pad)的寄生电容变得更小。
本发明提供一种晶圆键合结构的制作方法，包括：
提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
将所述第一晶圆和所述第二晶圆键合；所述第一晶圆和所述第二晶圆中具有开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
形成隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
形成焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。
进一步的，所述第二晶圆包括第二衬底和位于所述第二衬底上的第二介质层；将所述第一晶圆和所述第二晶圆键合之前包括：
形成第一介质通孔，所述第一介质通孔贯穿部分厚度的所述第一介质层且暴露出所述第一金属层；
形成第二介质通孔，所述第二介质通孔贯穿所述第二介质层。
进一步的，将所述第一晶圆和所述第二晶圆键合之前还包括：
在所述第一介质通孔中形成第一填充层，在所述第二介质通孔中形成第二填充层。
进一步的，所述第一填充层和所述第二填充层的材质包括：有机物或含碳材质。
进一步的，将所述第一晶圆和所述第二晶圆键合之后还包括：
形成硅通孔，所述硅通孔贯穿所述第二衬底暴露出所述第二填充层；
去除所述第二填充层和所述第一填充层；
所述硅通孔、所述第二介质通孔和所述第一介质通孔连通构成所述开孔。
进一步的，去除所述第二填充层和所述第一填充层采用干法刻蚀工艺和/或灰化工艺。进一步的，形成所述焊盘的步骤中，所述焊盘还填充所述开口且与所述第一金属层电连接。
进一步的，形成所述隔离层之后，形成所述焊盘之前还包括：形成插塞，所述插塞填充在所述开口中；
所述焊盘覆盖所述插塞和部分所述隔离层且与所述第一金属层电连接。
本发明还提供一种晶圆键合结构，包括：
键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。
进一步的，所述第一晶圆为逻辑晶圆，所述第二晶圆为像素晶圆或存储晶圆。
与现有技术相比，本发明具有如下有益效果：
本发明提供的晶圆键合结构及其制作方法中，包括：提供第一晶圆和第二晶圆；将所述第一晶圆和所述第二晶圆键合；所述第一晶圆和所述第二晶圆中具有开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；形成焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。本发明将焊盘形成在通至第一晶圆(下晶圆)的开孔中，焊盘制作在第一晶圆(下晶圆)上，如此一来，焊盘与第一晶圆中待引出的第一金属层之间的引线(金属连线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。本发明不仅降低了焊盘的寄生电容，而且减少了工艺步骤从而节省了工艺成本。
进一步的，所述第一晶圆为逻辑晶圆，所述第二晶圆为像素晶圆或存储晶圆。焊盘形成在通至第一晶圆(例如逻辑晶圆)的开孔中，焊盘制作在第一晶圆上，如此一来，第一晶圆的电信号不再需要经过第二晶圆才能到达焊盘，焊盘的电信号输入/输出方向均是如此，使电信号传输快，提高了第一晶圆的运算速度。另外，焊盘与第一晶圆中待引出的第一金属层之间的引线(金属连线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。
附图说明
图1为一种晶圆键合结构焊盘的制作方法示意图。
图2为另一种晶圆键合结构焊盘的制作方法示意图。
图3为又一种晶圆键合结构焊盘的制作方法示意图。
图4为本发明实施例的晶圆键合结构的制作方法流程示意图。
图5至图13为本发明实施例的晶圆键合结构的制作方法各步骤示意图。
其中，附图标记如下：
10-下晶圆；11-衬底；12-介质层；20-上晶圆；21-衬底；22-介质层；23a、23b、23c-金属层；24-焊盘；25-互连层；26-绝缘层；27b-互连层；27a-插塞；28-导电层；29-绝缘层；
30-第一晶圆；31-第一衬底；32-第一介质层；33-第一金属层；34-第一键合层；35-第一填充层；
40-第二晶圆；41-第二衬底；42-第二介质层；43-第二键合层；44-第二填充层；46-焊盘；47-插塞；48-焊盘；
V1-第一介质通孔；V2-第二介质通孔；V3-硅通孔；V-开孔；A1-开口；A2-开口。
具体实施方式
如背景技术所述，常规键合晶圆的焊盘制作方案存在寄生电容较大的问题。
具体的，常规焊盘的结构大体分为三种。第一种:如图1所示，下晶圆10包括衬底11和介质层12，上晶圆20包括衬底21和介质层22，下晶圆10和上晶圆20键合后，将焊盘(pad)24制作在上晶圆20的衬底21的沟槽中，将焊盘(pad)24与上晶圆20中的金属层23a电连接。
第一种焊盘制作方法，焊盘(pad)24制作在上晶圆20的沟槽中，寄生电容较小，但还是不能满足一些应用场合，比如要求下晶圆10具有较高的运算处理速度。应当理解，上晶圆20和下晶圆10之间有电信号互连，上晶圆20和下晶圆10键合后作为一个器件整体，焊盘(pad)24制作在上晶圆20的沟槽中，下晶圆10的电信号必须经过上晶圆20才能到达焊盘24，电信号输入/输出方向均是如此，使下晶圆10的电信号延迟，影响了下晶圆10的运算速度。
第二种:如图2所示，通过硅通孔(TSV)将上晶圆20中的金属层23b引至上晶圆的顶部，绝缘层26上的开口T1暴露的互连层25的部分即为焊盘。互连层25与金属层23b电连接。此方法中，焊盘通过较长的互连层25将金属层23b引出，较长的互连层25(金属连线)以及互连层25与金属层23b之间的层间的电容均使键合晶圆的寄生电容较大。
第三种:如图3所示，通过硅通孔(TSV)结合介质通孔(Through Dielectric Via，TDV)的形式将焊盘引至上晶圆的顶部，绝缘层29上的开口T2暴露的导电层28的部分即为焊盘。导电层28通过硅通孔中的互连层27b和介质通孔中的插塞(Contact)27a与金属层23c电连接，从而将金属层23c的电信号引至上晶圆的顶部的焊盘。此方法中，焊盘通过较长的互连层27b和插塞27a将金属层23c引出，较长的互连层27b(金属连线)、插塞27a，以及导电层28与金属层23c之间的层间电容均使键合晶圆的寄生电容较大。
基于上述研究，本发明实施例提供了一种晶圆键合结构及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种晶圆键合结构的制作方法，如图4所示，包括：
S1、提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
S2、将所述第一晶圆和所述第二晶圆键合；所述第一晶圆和所述第二晶圆中具有开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
S3、形成隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
S4、形成焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。
下面结合图5至图13详细介绍本发明实施例的晶圆键合结构的制作方法的各步骤。
如图5所示，提供第一晶圆(下晶圆)30，所述第一晶圆30包括第一衬底31、位于第一衬底上的第一介质层32、嵌设于所述的第一介质层32中的第一金属层33以及位于所述第一介质层32上的第一键合层34。第一金属层33的材质例如为铜。形成第一介质通孔V1，可通过光刻工艺形成所述第一介质通孔V1，第一介质通孔V1贯穿所述第一键合层34、部分厚度的所述第一介质层32暴露出所述第一金属层33。
如图6所示，提供第二晶圆(上晶圆)40，所述第二晶圆40包括第二衬底41、位于第二衬底上的第二介质层42以及位于所述第二介质层42上的第二键合层43。形成第二介质通孔V2，所述第二介质通孔V2贯穿所述第二键合层43和所述第二介质层42。
如图5至图7所示，在第一介质通孔V1中形成第一填充层35，在第二介质通孔V2中形成第二填充层44。第一填充层35和第二填充层44可均为有机物或含碳材质。第一填充层35和第二填充层44例如为BARK(抗反射涂层)。第一填充层35覆盖第一金属层33，能有效防止第一金属层33的金属离子扩散，同时也能够防止第一金属层33在后续工艺中被污染或被氧化。将第一晶圆(下晶圆)30和第二晶圆(上晶圆)40键合。键合可采用通过粘合剂键合、金属对金属介质层对介质层的混合键合、或直接键合等现有技术键合方法中的任意一种。第一键合层34面对第二键合层43、第一填充层35面对第二填充层44形成键合界面。
如图7和图8所示，键合之后，可将键合后的第二晶圆(上晶圆)40的背面减薄。接着，形成硅通孔V3，所述硅通孔V3贯穿所述第二衬底41暴露出所述第二填充层44。硅通孔V3具有低的深宽比。
如图8和图9所示，去除所述第二填充层44和所述第一填充层35，例如可采用干法刻蚀工艺去除。当第一填充层35和第二填充层44为含碳材质时，也可采用灰化工艺去除。去除所述第二填充层44和所述第一填充层35之后，所述硅通孔V3、第二介质通孔V2和第一介质通孔V1连通构成开孔V。
本实施例开孔V的形成方案大大降低了制作难度，降低了各形成步骤中通孔的深宽比，避免了制作大深孔时大量衍生物难以去除的难题。本实施例所采取的分步制作开孔V的方案优于完成键合后再形成开孔V。在键合后再形成开孔V的方案中，由于开孔V的较大深度，为了降低深宽比不得不加大开孔V的开孔面积，因而造成了面积的浪费，并且在这种制造方式中，由于孔深过大，在刻蚀过程中产生的大量衍生物也会给深孔刻蚀以及后续工艺带来麻烦。
如图10和图11所示，形成隔离层45，所述隔离层45覆盖所述开孔V的侧壁、所述第一金属层33以及第二衬底41的背面。隔离层45可通过化学气相沉积工艺形成。隔离层45例如为氧化硅层。刻蚀部分位于所述开孔V底部的隔离层45形成开口A1，开口A1可为1个，也可大于等于两个。所述开口A1暴露出所述第一金属层33。接着，形成焊盘46，所述焊盘46位于所述开孔V底部，且填充所述开口A1并与所述第一金属层33电连接。所述焊盘46的材质例如为铝。
如图12和图13所示，在其他实施例中，形成隔离层45之后，也可刻蚀部分位于所述开孔V底部的隔离层45形成开口A2，开口A2可为1个，也可大于等于两个。所述开口A2暴露出所述第一金属层33。接着在开口A2中形成插塞47，插塞47的材质例如为铜。位于开孔V底部的隔离层45较厚时，插塞47可更好的与第一金属层33电连接，另外，若干(大于等于两个)个开口A2中的插塞47与第一金属层33接触更可靠。接着，形成焊盘48，所述焊盘48位于所述开孔V底部并覆盖所述插塞47和部分隔离层45，所述焊盘48通过插塞47与所述第一金属层33电连接。所述焊盘48的材质例如为铝。
如图11和图13所示，本实施例的晶圆键合结构，焊盘(46或48)形成在通至第一晶圆(下晶圆)的开孔V中，焊盘制作在下晶圆上，如此一来，焊盘与下晶圆中待引出的第一金属层之间的引线(金属线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。打破了传统的技术思维习惯(传统的焊盘均制作在上晶圆上)。
在一实施例中，第一晶圆(下晶圆)30为逻辑晶圆，具有较高的运算处理速度。第二晶圆(上晶圆)40为像素晶圆或存储晶圆。相应的，第一晶圆30为逻辑晶圆，第二晶圆40为像素晶圆，第二晶圆40和第一晶圆30键合形成的晶圆键合结构对应产品例如为图像传感器；第一晶圆30为逻辑晶圆，第二晶圆40为存储晶圆，第二晶圆40和第一晶圆30键合形成的晶圆键合结构对应产品例如为存储器。应当理解，第二晶圆40和第一晶圆30之间有电信号互连，第二晶圆40和第一晶圆30键合后形成晶圆键合结构，作为一个器件整体，焊盘作为该器件整体的输入/输出端口。焊盘(46或48)形成在通至下晶圆(例如逻辑晶圆)的开孔V中，焊盘制作在下晶圆(例如逻辑晶圆)上，如此一来，第一晶圆30(例如逻辑晶圆)的电信号不再需要经过第二晶圆40才能到达焊盘(46或48)，焊盘的电信号输入/输出方向均是如此，使第一晶圆30的电信号传输快，提高了第一晶圆30(例如逻辑晶圆)的运算速度。另外，焊盘(46或48)与下晶圆中待引出的第一金属层33之间的引线(金属线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。
应当理解，虽然焊盘(46或48)形成在通至下晶圆的开孔V中，貌似位于开孔V底部的焊盘(46或48)不好引出，例如打金丝线，实际上因常规用晶圆厚度在几百μm级别(不到1mm)，位于这个厚度级别的晶圆中的开孔V中焊盘(46或48)的引出，即将金丝或其他金属线绑定至焊盘，对于打金丝线的机器(例如金丝球焊机或邦定机)是很容易实现的。
本发明还提供一种晶圆键合结构，包括：
键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。
进一步的，所述第一晶圆为逻辑晶圆，所述第二晶圆为像素晶圆或存储晶圆。
综上所述，本发明提供的晶圆键合结构及其制作方法中，包括：提供第一晶圆和第二晶圆；将所述第一晶圆和所述第二晶圆键合；所述第一晶圆和所述第二晶圆中具有开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；形成焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接。本发明将焊盘形成在通至第一晶圆(下晶圆)的开孔中，焊盘制作在第一晶圆(下晶圆)上，如此一来，焊盘与第一晶圆中待引出的第一金属层之间的引线(金属连线)距离缩短，焊盘与第一金属层之间的层间的电容也变小，因此，晶圆键合结构中焊盘(pad)的寄生电容变得更小。本发明不仅降低了焊盘的寄生电容，而且减少了工艺步骤从而节省了工艺成本。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种晶圆键合结构的制作方法，其特征在于，包括：
提供第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
将所述第一晶圆和所述第二晶圆键合；所述第一晶圆和所述第二晶圆中具有开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
形成隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
形成焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接；所述焊盘制作在所述第一晶圆上，所述焊盘的上表面低于所述第二晶圆的上表面。
2.如权利要求1所述的晶圆键合结构的制作方法，其特征在于，所述第二晶圆包括第二衬底和位于所述第二衬底上的第二介质层；将所述第一晶圆和所述第二晶圆键合之前包括：
形成第一介质通孔，所述第一介质通孔贯穿部分厚度的所述第一介质层且暴露出所述第一金属层；
形成第二介质通孔，所述第二介质通孔贯穿所述第二介质层。
3.如权利要求2所述的晶圆键合结构的制作方法，其特征在于，将所述第一晶圆和所述第二晶圆键合之前还包括：
在所述第一介质通孔中形成第一填充层，在所述第二介质通孔中形成第二填充层。
4.如权利要求3所述的晶圆键合结构的制作方法，其特征在于，所述第一填充层和所述第二填充层的材质包括：有机物或含碳材质。
5.如权利要求3所述的晶圆键合结构的制作方法，其特征在于，将所述第一晶圆和所述第二晶圆键合之后还包括：
形成硅通孔，所述硅通孔贯穿所述第二衬底暴露出所述第二填充层；
去除所述第二填充层和所述第一填充层；
所述硅通孔、所述第二介质通孔和所述第一介质通孔连通构成所述开孔。
6.如权利要求3至5任意一项所述的晶圆键合结构的制作方法，其特征在于，去除所述第二填充层和所述第一填充层采用干法刻蚀工艺和/或灰化工艺。
7.如权利要求1至5任意一项所述的晶圆键合结构的制作方法，其特征在于，形成所述焊盘的步骤中，所述焊盘还填充所述开口且与所述第一金属层电连接。
8.如权利要求1至5任意一项所述的晶圆键合结构的制作方法，其特征在于，
形成所述隔离层之后，形成所述焊盘之前还包括：形成插塞，所述插塞填充在所述开口中；
所述焊盘覆盖所述插塞和部分所述隔离层且与所述第一金属层电连接。
9.一种晶圆键合结构，其特征在于，包括：
键合的第一晶圆和第二晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设于所述第一介质层中的第一金属层；
开孔，所述开孔贯穿所述第二晶圆和部分厚度的所述第一介质层且暴露出所述第一金属层；
隔离层，所述隔离层至少覆盖所述开孔的侧壁和部分所述第一金属层，所述隔离层具有暴露出所述第一金属层的开口；
焊盘，所述焊盘位于所述开孔的底部的所述隔离层上且与所述第一金属层电连接；所述焊盘制作在所述第一晶圆上，所述焊盘的上表面低于所述第二晶圆的上表面。
10.如权利要求9所述的晶圆键合结构，其特征在于，所述第一晶圆为逻辑晶圆，所述第二晶圆为像素晶圆或存储晶圆。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989992A (en) * | 1996-09-10 | 1999-11-23 | Matsushita Electric Industrial Co., Ltd. | Method of making a semiconductor device |
| US6417558B1 (en) * | 1999-06-30 | 2002-07-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a reduced parasitic capacitance bonding pad structure |
| CN104752322A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN109119401A (zh) * | 2018-08-28 | 2019-01-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN109166822A (zh) * | 2018-08-28 | 2019-01-08 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法及半导体器件 |
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|---|---|---|---|---|
| TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
| KR100699891B1 (ko) * | 2006-01-14 | 2007-03-28 | 삼성전자주식회사 | 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 |
| US7843064B2 (en) * | 2007-12-21 | 2010-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and process for the formation of TSVs |
| US11004733B2 (en) * | 2018-06-29 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection structures for bonded wafers |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989992A (en) * | 1996-09-10 | 1999-11-23 | Matsushita Electric Industrial Co., Ltd. | Method of making a semiconductor device |
| US6417558B1 (en) * | 1999-06-30 | 2002-07-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a reduced parasitic capacitance bonding pad structure |
| CN104752322A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN109119401A (zh) * | 2018-08-28 | 2019-01-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN109166822A (zh) * | 2018-08-28 | 2019-01-08 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法及半导体器件 |
| CN110911370A (zh) * | 2018-09-14 | 2020-03-24 | 长鑫存储技术有限公司 | 硅穿孔结构及其形成方法、半导体器件 |
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