KR20050042861A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 제1 층간 절연막 및 제1 식각 정지막을 순차적으로 형성하는 단계, 상기 결과물에 형성된 다수의 도전성 영역이 노출되도록 패터닝하여 상기 도전성 영역에 대응되도록 다수 개의 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 콘택 플러그를 동시에 형성하는 단계, 상기 결과물 전면에 제2 층간 절연막, 제2 식각 정지막 및 제3 층간 절연막을 순차적으로 형성하는 단계, 상기 형성된 다수 개의 콘택 플러그가 노출되도록 패터닝하여 상기 콘택 플러그에 대응되도록 다수 개의 금속배선 패턴을 형성한 후 금속물질을 매립하여 다수 개의 금속배선을 동시에 형성하는 단계, 상기 결과물 전면에 제4 층간 절연막을 형성하는 단계 및 상기 형성된 다수 개의 금속배선이 노출되도록 패터닝하여 상기 금속배선에 대응되도록 다수 개의 금속배선 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 금속배선 콘택 플러그를 동시에 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing in semiconductor devices}
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 낸드 플래쉬 메모리소자의 금속배선 형성방법에 관한 것이다.
낸드 플래쉬 메모리(NAND Flash Memory)소자의 종래 기술에 따라 형성된 금속배선들의 구조는 도 1에 도시되어 있고, 이 도 1을 통해 상기 금속배선들의 형성방법을 설명하고자 한다.
도 1을 참조하면, 셀스트링(10a)등을 구비한 반도체 기판(10b) 상부 전면에 제1 층간 절연막(12)을 형성한다. 이 층간 절연막(12)의 소정 영역을 패터닝하여 불순물영역을 노출하는 제1 콘택홀(미도시)을 형성하고, 이 제1 콘택홀(미도시)에 이온주입공정을 수행하여 상기 노출된 제1 콘택홀이 형성된 영역에 불순물 농도를 증가시킨 후, 상기 형성된 제1 콘택홀에 금속물질을 매립하여 제1 콘택 플러그(14)를 형성한다.
상기 제1 콘택 플러그(14)가 형성된 결과물 전면에 제2 층간 절연막(16)을 형성하고 이 제2 층간 절연막(16)의 소정 영역을 패터닝하여 상기 제1 콘택 플러그와 다른 불순물 영역을 노출하는 제2 콘택홀(미도시)을 형성하고, 이 제2 콘택홀(미도시)에 이온주입공정을 수행하여 상기 노출된 제2 콘택홀에 불순물 농도를 증가시킨 후, 상기 형성된 제2 콘택홀에 금속물질을 매립하여 제2 콘택 플러그(18)를 형성한다.
상기 형성된 결과물 상에 식각 정지막(20) 및 제3 층간 절연막(22)을 순차적으로 형성하고, 제3 층간 절연막(22) 및 식각 정지막(20)의 소정 영역을 패터닝하여, 상기 형성된 제2 콘택 플러그(18)에 적층되는 금속배선을 정의하는 제1 패턴(미도시)을 형성한다. 이어서, 상기 제1 패턴(미도시)이 형성된 결과물의 제3 층간 절연막(22) 및 식각 정지막(20)의 소정 영역을 다시 패터닝하여 상기 형성된 제1 콘택 플러그(14)에 적층되는 금속배선을 정의하는 제2 패턴(미도시)을 형성한다. 또한, 상기 제2 패턴(미도시)이 형성된 결과물의 제3 층간 절연막(22), 식각 정지막(20), 제2 층간절연막(16) 및 제1 층간 절연막(12)을 패터닝하여 게이트 전극 및 액티브 영역을 각각 노출하는 제3 및 제4 패턴(미도시)을 형성한 후 이 패턴 각각에 이온주입 공정을 수행하고, 상기 형성된 제1, 제2, 제3 및 제4 트렌치 패턴(미도시)에 금속물질을 매립하여 제1 금속배선(24), 제2 금속배선(26), 제3 금속배선(28b) 및 제4 금속배선(28a, 28c)을 각각 형성한다.
상기 결과물 전면에 제4 층간 절연막(30)을 형성하고, 이 제4 층간 절연막(30)을 패터닝하여 상기 형성된 제1 금속배선(24), 제2 금속배선(26) 및 제3 또는 제4 금속배선(28b, 28a 및 28c)을 노출하는 제3, 제4 및 제5 콘택홀(미도시)을 각각 형성한다. 상기 형성된 콘택홀(미도시)들에 금속물질을 매립하여 제1 금속배선(24)에 적층되는 제3 콘택 플러그(32a), 제2 금속배선(26)에 적층되는 제4 콘택 플러그(32b) 및 제3 금속배선(28b)또는 제4 금속배선(28a, 28c)에 적층되는 제5 콘택 플러그(32c)를 각각 형성한다.
상기와 같이 낸드 플래쉬 메모리소자의 다층 배선 구조를 형성함에 있어서 다음과 같은 문제점이 부각된다.
첫째로, 상기 제3 금속배선 및 제4 금속배선의 형성시 제1, 제2 및 제3 층간 절연막을 관통하여 콘택홀을 형성함으로 콘택홀의 종횡비(aspect ratio)가 증가하게 되어 콘택홀의 매립이 불량해지는 문제점이 있다.
둘째로, 콘택홀 형성 공정 후 불순물 영역의 저하될 수 있는 불순물 농도를 증가시키기 위해 수행하는 이온 주입 공정은 제1 콘택홀 형성 후, 제2 콘택홀 형성 후, 제3(및 제4) 패턴 형성 후 즉, 3번 수행하게 된다. 이 3번의 이온 주입공정을 수행하기 위해서는 다른 막질들에 이온 주입이 되는 것을 방지하기 위해 마스킹작업과 같은 다수의 공정 단계를 요하게 되므로, 공정 단계가 복잡해지는 문제점이 있다.
셋째로, 상기 제1, 제2 콘택 플러그 및 제3(및 제4)금속배선은 서로 다른 금속물질을 사용하기 때문에 상기와 같은 복잡한 공정 단계를 거치게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 다음과 같다.
첫째로, 콘택홀의 종횡비(aspect ratio)가 감소하게 되어 콘택홀의 매립이 양호해지게 하는 목적이 있다.
둘째로, 콘택홀 형성 공정 후 불순물 영역의 저하될 수 있는 불순물 농도를 증가시키기 위해 수행하는 이온 주입 공정의 횟수를 감소시켜 다수의 이온 주입공정으로 금속배선 형성공정시 발생하는 공정 불량을 방지할 수 있는 효과가 있다.
셋째로, 다층 금속배선의 형성공정 단계를 축소하게 하는 목적이 있다.
따라서 상기 나열된 목적들을 달성하기 위한 반도체 소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 제1 층간 절연막 및 제1 식각 정지막을 순차적으로 형성하는 단계, 상기 결과물에 형성된 다수의 도전성 영역이 노출되도록 패터닝하여 상기 도전성 영역에 대응되도록 다수 개의 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 콘택 플러그를 동시에 형성하는 단계, 상기 결과물 전면에 제2 층간 절연막, 제2 식각 정지막 및 제3 층간 절연막을 순차적으로 형성하는 단계, 상기 형성된 다수 개의 콘택 플러그가 노출되도록 패터닝하여 상기 콘택 플러그에 대응되도록 다수 개의 금속배선 패턴을 형성한 후 금속물질을 매립하여 다수 개의 금속배선을 동시에 형성하는 단계, 상기 결과물 전면에 제4 층간 절연막을 형성하는 단계 및 상기 형성된 다수 개의 금속배선이 노출되도록 패터닝하여 상기 금속배선에 대응되도록 다수 개의 금속배선 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 금속배선 콘택 플러그를 동시에 형성하는 단계를 포함한다.
상기 콘택홀을 형성한 후 상기 콘택홀 형성공정으로 인해 상기 노출된 도전성 영역의 감소된 불순물 농도를 증가시키는 이온주입공정을 더 수행하는 것이 바람직하다.
상기 금속배선 패턴은 듀얼 다마신 공정을 통해 형성하는 것이 바람직하다. 상기 듀얼 다마신 공정은 상기 제3 층간 절연막 및 제2 층간 절연막을 패터닝하여 비아홀을 형성하고, 상기 비아홀이 형성된 상기 제3 층간 절연막을 재패터닝하여 트렌치 패턴을 형성하는 단계로 수행하는 것이 바람직하다.
상기 콘택홀에 매립되는 금속물질은 W, Al, Cu, CVD 및 TiN 중 어느 하나 인 것이 바람직하다.
상기 금속배선 패턴에 매립되는 금속물질은 W, Al, Cu, CVD 및 TiN 중 어느 하나인 것이 바람직하다.
상기 금속배선 콘택홀에 매립되는 금속물질은 W, Al, Cu, CVD 및 TiN 중 어느 하나인 것이 바람직하다.
상기 다수의 콘택 플러그 중 어느 하나와 상기 다수의 금속배선 콘택 플러그 중 어느 하나는 상기 다수의 금속배선 중 어느 하나로 인해 연결되어 있는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 4는 본 발명의 실시예인 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 셀 스트링(30a)등을 구비한 반도체 기판(30b) 상부 전면에 제1 층간 절연막인 HDP 산화막(32) 및 식각정지막인 제1 실리콘 질화막(34)을 순차적으로 형성한다. 상기 HDP 산화막(32)은 6500 정도의 두께로 형성하고, 상기 제1 실리콘 질화막(34)은 300 정도의 두께로 형성한다. 상기 제1 실리콘 질화막(34)의 소정 영역 즉, 셀 영역의 소스 영역이 노출되는 영역, 셀 영역의 드레인 영역이 노출되는 영역, 주변 영역의 게이트 전극이 노출되는 영역, 주변 영역의 액티브 영역이 노출되는 영역에 상기 영역들을 정의하는 포토레지스트 패턴(미도시)을 각각 형성한 후 이를 식각 마스크로 식각공정을 수행하여, 소스 콘택홀(미도시), 드레인 콘택홀(미도시), 게이트 전극 콘택홀(미도시), 액티브 영역 콘택홀(미도시)을 각각 형성한다. 한편, 본 발명에서는 콘택홀이 형성되는 영역이 소스 영역, 드레인 영역, 게이트 전극 영역, 액티브 영역과 같은 도전성 영역으로 한정하고 있지만, 콘택홀이 형성되는 영역으로 도전성 영역이면 어떤 영역에 형성하여도 무방하다.
상기 결과물에 이온 주입공정을 수행하여 상기 노출된 각각의 콘택홀 저면(bottom) 즉, 노출된 반도체 기판(30b)의 불순물 농도를 증가시켜 도전성 영역을 형성한다.
이어서, 상기 이온 주입공정이 완료된 결과물 전면에 텅스텐 막을 형성한 후 상기 제1 실리콘 질화막(34)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하면, 소스 콘택 플러그(36a), 드레인 콘택 플러그(36b), 게이트 전극 콘택 플러그(36c) 및 액티브 영역 콘택 플러그(36d)가 동시에 형성된다.
도 3을 참조하면, 콘택 플러그들이 형성된 결과물 전면 상부에 제2 층간 절연막인 TEOS 산화막(38), 제2 식각 정지막인 제2 실리콘 질화막(40) 및 제3 층간 절연막인 실리콘 산화막(42)을 순차적으로 형성한다.
상기 TEOS 산화막(38)은 3000 정도의 두께로 형성하고, 제2 실리콘 질화막(40)은 300 정도의 두께로 형성하고, 상기 실리콘 산화막(42)은 3000 정도의 두께로 형성한다.
이어서, 상기 형성된 소스 콘택 플러그(36a), 드레인 콘택 플러그(36b), 게이트 전극 콘택 플러그(36c) 및 액티브 영역 콘택 플러그(36d) 각각에 적층되는 제1, 제2, 제3 및 제4 금속배선(44a, 44b, 44c, 44d)을 형성한다.
이 제1, 제2, 제3 및 제4 금속배선(44a, 44b, 44c, 44d)은 듀얼 다마신 공정을 통해 형성되는 데, 이를 보다 상세히 설명하면, 상기 실리콘 산화막(42)상의 소정 영역 즉, 소스 콘택 플러그(36a)에 적층되는 비아를 정의할 포토레지스트 패턴(미도시), 드레인 콘택 플러그(36b)에 적층되는 비아를 정의할 포토레지스트 패턴(미도시), 게이트 전극 콘택 플러그(36c)에 적층되는 비아를 정의할 포토레지스트 패턴(미도시) 및 액티브 영역 콘택 플러그(36d)에 적층되는 비아를 정의할 포토레지스트 패턴(미도시)을 각각 형성한다.
이어서, 상기 형성된 포토레지스트 패턴(미도시)들을 식각 마스크로 실리콘 산화막(42), 실리콘 질화막(40) 및 TEOS 산화막(38)을 각각 식각하여 소스 콘택 플러그가 노출되는 비아홀(미도시), 드레인 콘택 플러그가 노출되는 비아홀(미도시), 게이트 전극 콘택 플러그가 노출되는 비아홀(미도시) 및 액티브 영역 콘택 플러그가 노출되는 비아홀(미도시)을 각각 형성한다.
상기 형성된 포토레지스트 패턴(미도시)들을 모두 제거한 후 상기 실리콘 산화막(42) 상의 소정 영역 즉, 소스 콘택 플러그가 노출된 비아홀에 트렌치 패턴을 정의하는 포토레지스트 패턴(미도시), 드레인 콘택 플러그가 노출된 비아홀에 트렌치 패턴을 정의하는 포토레지스트 패턴(미도시), 게이트 전극 콘택 플러그가 노출된 비아홀에 트렌치 패턴을 정의하는 포토레지스트 패턴(미도시) 및 액티브 영역 콘택 플러그가 노출된 비아홀에 트렌치 패턴을 정의하는 포토레지스트 패턴(미도시)을 각각 형성한다.
이 형성된 포토레지스트 패턴(미도시)들을 식각 마스크로 실리콘 산화막(42), 실리콘 질화막(40)을 식각하여, 소스 콘택 플러그(36a)의 트렌치 패턴(미도시), 드레인 콘택 플러그(36b)의 트렌치 패턴(미도시), 게이트 전극 콘택 플러그(36c)의 트렌치 패턴(미도시) 및 액티브 영역 콘택 플러그(36d)의 트렌치 패턴(미도시)을 각각 형성한다.
따라서 상기 소스 콘택 플러그(36a)가 노출된 비아홀 및 트렌치 패턴, 드레인 콘택 플러그(36b)가 노출된 비아홀 및 트렌치 패턴, 게이트 전극 콘택 플러그(36c)가 노출된 비아홀 및 트렌치 패턴 및 액티브 영역 콘택 플러그가 노출된 비아홀 및 트렌치 패턴이 각각 정의된다.
상기 결과물 전면에 텅스텐을 매립한 후 실리콘 산화막(42)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 소스 콘택 플러그(36a)에 적층되는 제1 금속배선(44a), 드레인 콘택 플러그(36b)에 적층되는 제2 금속배선(44b), 게이트 전극 콘택 플러그(36c)에 적층되는 제3 금속배선(44c) 및 액티브 영역 콘택 플러그에 적층되는 제4 금속배선(44d)을 형성한다.
본 발명의 바람직한 실시 예에서 듀얼 다마신 공정을 통한 금속배선 형성방법 중 비아퍼스트(via-first) 방식으로 진행하였지만, 듀얼 다마신 공정이면 어떤 공정을 사용하여도 무방하다.
이어서, 상기 결과물 전면에 제4 층간절연막인 제2 TEOS 산화막(46)을 형성한 후 이 TEOS 산화막(46)을 패터닝하여 상기 형성된 제1 금속배선(44a), 제2 금속배선(44b) 및 제3 또는 제4 금속배선(44d, 44c 및 44e)과 각각 적층된 제1 금속배선 콘택홀(미도시), 제2 금속배선 콘택홀(미도시) 및 제3 금속배선 콘택홀(미도시)을 각각 형성한다.
상기 형성된 금속배선 콘택홀(미도시)들에 텅스텐을 매립한 후 제2 TEOS 산화막(46)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여 제1 금속배선(44a)과 적층되는 제1 금속배선 콘택 플러그(48a), 제2 금속배선(44b)과 적층되는 제2 금속배선 콘택 플러그(48b) 및 제3 또는 제4 금속배선(44d, 44c 및 44e)과 적층되는 제3 금속배선 콘택 플러그(48c)를 형성하게 된다.
한편, 상기 콘택홀 및 금속 배선들에 매립되는 금속 물질은 텅스텐막으로 한정하고 있지만, 텅스텐막 뿐만 아니라 알루미늄, 구리, CVD TiN 등과 같은 물질을 사용할 수도 있다.
본 발명에 의하면, 다음과 같은 개선점을 가지게 된다.
첫째로, 콘택 홀의 매립 물질을 하나의 금속물질 즉, 텅스텐으로 통일시켰기 때문에, 공정 단계가 축소되는 효과가 있다.
둘째로, 각 층마다 콘택 플러그 형성공정을 완료하여 2층 이상의 스택 타입(stack type)콘택 플러그가 형성되므로, 콘택의 매립조건이 향상되는 효과가 있다.
셋째로, 도전성 영역이 노출되는 상기 콘택 플러그 공정시에만 이온 주입공정을 수행하고, 이후 적층되는 금속배선 및 금속배선 콘택 플러그에는 이온 주입공정이 수행되지 않기 때문에, 공정 단계가 축소되는 효과가 있다.
넷째로, 이후 적층되는 금속배선 및 금속배선 콘택 플러그시에는 이온주입공정이 수행되지 않기 때문에, 이온 주입공정으로 인해 발생되는 층간 절연막의 줄어드는 폭을 방지하여 금속배선 간 또는 금속배선 콘택 플러그 간에 발생되는 크로스 토크(crosstalk)를 억제할 수 있는 효과가 있다.
다섯째로, 상부에 적층될 금속배선 형성공정 중 하부의 콘택 플러그가 손상될 경우, 금속배선 매립 공정 중 손상된 콘택 플러그까지 매립하므로, 손상되는 콘택 플러그를 감소시킬 수 있는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에서는 다음과 같은 효과를 가지게 된다.
첫째로, 콘택 홀의 매립 물질을 하나의 금속물질 즉, 텅스텐으로 통일시켰기 때문에, 공정 단계가 축소되는 효과가 있다.
둘째로, 각 층마다 콘택 플러그 형성공정을 완료하여 2층 이상의 스택 타입(stack type)콘택 플러그가 형성되므로, 콘택의 매립조건이 향상되는 효과가 있다.
셋째로, 도전성 영역이 노출되는 상기 콘택 플러그 공정시에만 이온 주입공정을 수행하고, 이후 적층되는 금속배선 및 금속배선 콘택 플러그에는 이온 주입공정이 수행되지 않기 때문에, 공정 단계가 축소되는 효과가 있다.
넷째로, 이후 적층되는 금속배선 및 금속배선 콘택 플러그시에는 이온주입공정이 수행되지 않기 때문에, 이온 주입공정으로 인해 발생되는 층간 절연막의 줄어드는 폭을 방지하여 금속배선 간 또는 금속배선 콘택 플러그 간에 발생되는 크로스 토크(crosstalk)를 억제할 수 있는 효과가 있다.
다섯째로, 상부에 적층될 금속배선 형성공정 중 하부의 콘택 플러그가 손상될 경우, 금속배선 매립 공정 중 손상된 콘택 플러그까지 매립하므로, 손상되는 콘택 플러그를 감소시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1은 종래 기술에 따라 제조된 반도체 소자의 금속 배선 구조를 개략적으로 도시한 단면도이고,
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
30a: 반도체 기판 32: 제1 층간 절연막
34: 제1 식각 정지막
36a, 36b, 36c, 36d, 36e: 콘택 플러그
38: 제2 층간 절연막 40: 제2 식각 정지막
42: 제3 층간 절연막
44a, 44b, 44c, 44d, 44e: 금속배선
46: 제4 층간 절연막
48a, 48b, 48c; 금속배선 콘택 플러그

Claims (8)

  1. 반도체 기판에 제1 층간 절연막 및 제1 식각 정지막을 순차적으로 형성하는 단계;
    상기 결과물에 형성된 다수의 도전성 영역이 노출되도록 패터닝하여 상기 도전성 영역에 대응되도록 다수 개의 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 콘택 플러그를 동시에 형성하는 단계;
    상기 결과물 전면에 제2 층간 절연막, 제2 식각 정지막 및 제3 층간 절연막을 순차적으로 형성하는 단계;
    상기 형성된 다수 개의 콘택 플러그가 노출되도록 패터닝하여 상기 콘택 플러그에 대응되도록 다수 개의 금속배선 패턴을 형성한 후 금속물질을 매립하여 다수 개의 금속배선을 동시에 형성하는 단계;
    상기 결과물 전면에 제4 층간 절연막을 형성하는 단계; 및
    상기 형성된 다수 개의 금속배선이 노출되도록 패터닝하여 상기 금속배선에 대응되도록 다수 개의 금속배선 콘택홀을 형성한 후 금속물질을 매립하여 다수 개의 금속배선 콘택 플러그를 동시에 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 콘택홀을 형성한 후 상기 콘택홀 형성공정으로 인해 상기 노출된 도전성 영역의 감소된 불순물 농도를 증가시키는 이온주입공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서, 상기 금속배선 패턴은
    듀얼 다마신 공정을 통해 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제3항에 있어서, 상기 듀얼 다마신 공정은
    상기 제3 층간 절연막 및 제2 층간 절연막을 패터닝하여 비아홀을 형성하고, 상기 비아홀이 형성된 상기 제3 층간 절연막을 재패터닝하여 트렌치 패턴을 형성하는 단계인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1 항에 있어서, 상기 콘택홀에 매립되는 금속물질은
    W, Al, Cu, CVD 및 TiN 중 어느 하나 인 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제1 항에 있어서, 상기 금속배선 패턴에 매립되는 금속물질은
    W, Al, Cu, CVD 및 TiN 중 어느 하나 인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제1 항에 있어서, 상기 금속배선 콘택홀에 매립되는 금속물질은
    W, Al, Cu, CVD 및 TiN 중 어느 하나 인 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제1 항에 있어서,
    상기 다수의 콘택 플러그 중 어느 하나와 상기 다수의 금속배선 콘택 플러그 중 어느 하나는 상기 다수의 금속배선 중 어느 하나로 인해 연결되어 있는 것을 특징으로 하는 반도체소자의 제조방법.
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