CN106158794B - 半导体装置 - Google Patents

Abstract

本发明提供一种半导体装置，包括：多个栅极，形成于一存储单元区上；多个源极/漏极，分别形成于所述栅极的两侧；多个源极接触插塞及多个漏极接触插塞，分别形成于源极及漏极之上，其中上述各个源极接触插塞及漏极接触插塞皆为柱状；以及一图案化的第一导电层，形成于所述源极接触插塞及漏极接触插塞上，其中所述图案化的第一导电层包括：一多重连接部，同时与多个源极接触插塞接触；以及多个单一连接部，每一单一连接部皆与一个漏极接触插塞接触。本发明的半导体装置，使得接触插塞的关键尺寸得以缩小，避免接触插塞与字线距离过近而产生短路，且可降低导电柱对准失误的机率。

Description

半导体装置

技术领域

本发明关于一种半导体装置，特别是关于一种具有自对准接触插塞(self-aligned contact,SAC)的半导体装置。

背景技术

半导体产业持续地改善不同的电子组件的整合密度，通过持续降低最小器件尺寸，让更多组件能够在给定的面积中整合。然而，不论是缩小半导体器件其本身的尺寸，或是缩小半导体器件间的距离，都会发生一些工艺上的问题。

例如，随着存储器尺寸逐渐缩小，为了克服愈来愈小的线宽及防止接触插塞发生对准失误(misalignment)，会采用自对准接触插塞装置。然而，在自对准接触插塞工艺中，接触插塞的尺寸缩小之后，刻蚀的难度变高，工艺宽裕度(window)变小。为能去除刻蚀工艺中的残留物，确保接触开口能完全开启，通常会进行长时间的刻蚀，以避免接触开口无法完全开启。然而，由于在进行光刻时，时常发生对准失误的情形，且接触窗开口与衬底的垂直面又通常成一倾斜角，当刻蚀的时间过长，很容易使得栅极的尖角露出，导致接触插塞中的金属材料与栅极接触或是过于靠近，进而造成短路。

此外，接触插塞的尺寸缩小亦会压缩导电柱着陆区(landing area)的空间，因而容易产生对准失误的问题。因此，业界亟需一种可在不压缩接触插塞的着陆区的情况下缩小存储器尺寸的方法，进而提升接触插塞的窗口裕度。

发明内容

本发明提供一种半导体装置，包括：多个栅极，形成于一存储单元区上；多个源极/漏极，分别形成于所述栅极的两侧；多个源极接触插塞及多个漏极接触插塞，分别形成于源极及漏极之上，其中上述各个源极接触插塞及漏极接触插塞皆为柱状；以及一图案化的第一导电层，形成于所述源极接触插塞及漏极接触插塞上，其中所述图案化的第一导电层包括：一多重连接部，同时与多个源极接触插塞接触；以及多个单一连接部，每一单一连接部皆与一个漏极接触插塞接触。

本发明另提供一种半导体装置，包括：多个栅极，形成于一存储单元区上；多个源极/漏极，分别形成于所述栅极的两侧；多个源极接触插塞及多个漏极接触插塞，分别形成于源极及漏极之上，其中上述各个源极接触插塞及漏极接触插塞皆为柱状；以及一图案化的第一导电层，形成于所述源极接触插塞及漏极接触插塞上，其中所述图案化的第一导电层包括：多个单一连接部，每一单一连接部皆与一个源极接触插塞或漏极接触插塞接触。

本发明的有益效果是：本发明的半导体装置具有位于接触插塞之上且与其接触的图案化导电层，图案化导电层可作为导电柱与接触插塞连接的着陆区。此图案化导电层具有大于接触插塞顶面的面积，使得接触插塞的关键尺寸得以缩小，避免接触插塞与字线距离过近而产生短路，且可降低导电柱对准失误的机率。

附图说明

图1A～1I为根据本发明一实施例的半导体装置于工艺中间阶段的剖面示意图；

图2～4为根据本发明一实施例的半导体装置于工艺中间阶段的俯视图；

图5～6为根据本发明一实施例的半导体装置于工艺中间阶段的立体图；

图7为根据本发明一实施例的半导体装置于工艺中间阶段的俯视图；

图8为根据本发明一实施例的半导体装置于工艺中间阶段的立体图。

附图标号说明

100 半导体装置；

102 衬底；

104 栅极；

104a 间隔物；

106a 源极；

106b 漏极；

108 第一材料层；

110 虚设插塞；

112 第二材料层；

114 介电层；

116 顶盖层；

118 镶嵌开口；

120 接触开口；

122 接触插塞；

122a 源极接触插塞；

122b 漏极接触插塞；

124 第一导电层；

124a 多重连接部；

124b 单一连接部；

126 导电柱；

200 半导体装置；

222a 源极接触插塞；

222b 漏极接触插塞；

224 第一导电层；

224b 单一连接部；

W1～W3 宽度；

A1～A3 面积。

具体实施方式

以下配合图式详述本发明的实施例，应注意的是，图式并未按照比例绘制以便清楚表现本发明特征，在说明书及图式中，同样或类似的器件将以类似的符号表示。

本发明的半导体装置具有位于接触插塞之上且与其接触的图案化导电层，图案化导电层可作为导电柱与接触插塞连接的着陆区。此图案化导电层具有大于接触插塞顶面的面积，使得接触插塞的关键尺寸得以缩小，避免接触插塞与字线距离过近而产生短路，且可降低导电柱对准失误的机率。

请参照图1A，首先，提供衬底102，衬底102可为存储器的存储单元区。衬底102的材料可为硅衬底、锗化硅衬底、或碳化硅衬底，但不限于此。再者，衬底102亦可为硅覆绝缘体衬底、多层衬底、梯度衬底、混成定向衬底等。

接着，于衬底102上分别形成多个栅极104，并且于每一栅极104与衬底102之间形成栅极介电层(未绘示)。栅极104可为掺杂多晶硅。栅极介电层可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、高介电常数的介电材料等。高介电材料包含氧化铪、硅酸铪、氮氧化铪硅、氧化铪钽等。栅极104尚可包括间隔物104a，形成于栅极104的侧壁上。间隔物104a可包括一或多种介电材料，例如，氮化硅、碳化硅、氮化硅碳或上述的组合。再者，衬底102更可具有多个源极/漏极106a/106b分别形成于栅极104的两侧。此外，在一些实施例中，可视情况地在源极106a/漏极106b上形成金属硅化物(未绘示)，以降低接触电阻，金属硅化物的材料例如可为硅化钴、硅化钨、硅化钛或上述的组合。

请参照图1B，接着，形成第一材料层108于衬底102上，其中第一材料层108覆盖栅极104并填入栅极104之间。第一材料层108在后续用来形成虚设插塞(dummy plug)，其材料可为多晶硅、二氧化硅、氮氧化硅、氮化硅、或前述的组合，但不限于此。第一材料层108的形成方法可包括，化学或物理气相沉积、旋转涂布等，但不限于此。此外，在一些实施例中，可对第一材料层108的表面进行平坦化工艺，例如，化学机械研磨工艺。

请参照图1C，接着，刻蚀部分第一材料层108，以于栅极104之间形成虚设插塞110，在后续工艺中将会置换为接触插塞。其中虚设插塞110可为多个柱状，例如，多个圆柱状、四角柱、五角柱状、或其类似形状，排列于栅极104之间。移除部分第一材料层108的方法可为，利用一图案化掩膜进行湿刻蚀或干刻蚀，例如，反应式离子刻蚀。

请参照图1D，再者，形成第二材料层112于衬底102上，使第二材料层112填入栅极104与虚设插塞110的间隙。第二材料层112与第一材料层108相异，且较佳与第一材料108有高刻蚀选择性。第二材料层112可为氮化硅、碳化硅、氮化硅碳、氮氧化硅、碳氧化硅、或上述的组合，但不限于此。形成第二材料层112的方法可参阅第一材料层108。接着，对第一材料层108及第二材料层112进行平坦化工艺直到暴露出栅极104及虚设插塞110的顶面。

承上述，图2为经上述工艺处理的半导体装置100的俯视图，可对应于图1D一并参考，值得注意地，无论是位于源极106a或是漏极106b上的虚设插塞110皆为柱状。不同于现有技术中，源极上方为长条状的接触器件，漏极上方为柱状的接触器件。由于在本揭露中源极及漏极上方的接触器件皆为柱状图案，因此可避免现有方法因接触器件具有不同图案，而导致不同形状的接触器件所需的刻蚀时间不一致，更进而产生可靠度问题。此外亦可避免源极及漏极的接触器件因构型不同而产生的接合泄漏及高电阻问题。

接着，请参照图1E，形成介电层114于第二材料层112及虚设插塞110的顶面上，接着，形成顶盖层116于介电层114之上。介电层114的材料可为硅酸盐或以硅氧烷为前驱物形成的氧化物，例如，四乙氧基硅烷氧化物或硼磷硅玻璃。顶盖层116的材料可为氮化硅、氮氧化硅等。介电层114及顶盖层116的形成方法可参阅第一材料层108。在一些实施例中，可视需要分别对介电层114及顶盖层116的表面进行平坦化工艺。

接着，请参照图1F，将顶盖层116及介电层114图案化，只留下部分位于栅极104上方的顶盖层116及介电层114，而被移除的位置则形成镶嵌开口118(damascene opening)，将于后续填入导电材料。值得注意地，源极106a上方被移除的部分为长条状，而漏极106b上方被移除的部分则为多个块状，此部分将于图4作更详细的说明。

请参照图1G，接着，移除间隔物104a之间的虚设插塞110以形成多个接触开口120。形成接触开口120的方法可为干刻蚀、湿刻蚀、或前述的组合。

请参照图1H及图1I，再者，于接触开口120以及镶嵌开口118中填入导电材料，以分别形成接触插塞122及图案化的第一导电层124。导电材料可包括钨、铜、铝、前述的合金、金属硅化物、其他合适的金属或前述的组合。填入导电材料的方法可为化学或物理气相沉积。在一些实施例中，在沉积后可接着对第一导电层124的表面进行平坦化工艺。在一些实施例中，形成接触插塞122及第一导电层124的步骤亦可分开进行。

此外，图3为完成接触插塞122的半导体装置100的俯视图(未绘示介电层114、顶盖层116及第一导电层124)，可对应于图1H一并参考。其中多个接触插塞122位于源极106a之上，定义为源极接触插塞122a，同样地，多个接触插塞122位于漏极106b之上，定义为漏极接触插塞122b。值得注意地，源极接触插塞122a及漏极接触插塞122b皆为柱状。

图4为完成第一导电层124的半导体装置100的俯视图，可对应于图1I一并参考，其中图案化的第一导电层124，分别形成于源极接触插塞122a以及漏极接触插塞122b之上。应注意的是，图案化的第一导电层124可具有多个多重连接部124a以及多个单一连接部124b，其中每一多重连接部124a同时与多个源极接触插塞122a实体上(physically)接触，而每一单一连接部124b皆与一个漏极接触插塞122b实体上接触。

详细请参照图5，其为完成第一导电层124的半导体装置100的示意图。半导体装置100可具有多个柱状的源极接触插塞122a及柱状的漏极接触插塞122b，以及图案化的第一导电层124位于源极接触插塞122a及漏极接触插塞122b之上。且多个源极接触插塞122a同时与第一导电层124的多重连接部124a实体上接触，而每一个漏极接触插塞122b皆与一个单一连接部124b实体上接触。再者，图案化的第一导电层124实际上是镶嵌于介电层114及顶盖层116之间。

再者，可同时参照图4、图5及图1I，第一导电层124的多重连接部124a及单一连接部124b的宽度为W1，源极接触插塞122a及漏极接触插塞122b的宽度为W2，而栅极104的两相对间隔物104a的底部宽度为W3，而W3实际上是对应于字线与字线的间距。

应注意的是，第一导电层124的多重连接部124a及单一连接部124b的宽度W1分别大于源极接触插塞122a及漏极接触插塞122b的宽度W2。在一些实施例中，多重连接部124a及单一连接部124b的宽度W1分别为源极接触插塞122a及漏极接触插塞122b的宽度W2的101％～300％，例如，120％、150％、180％。实际上，第一导电层124的多重连接部124a的面积A1及单一连接部124b的面积A2亦分别大于源极接触插塞122a以及漏极接触插塞122b的顶面面积A3。在一些实施例中，单一连接部124b的面积A2为漏极接触插塞122b的顶面面积A3的101％～300％，例如，140％、200％、250％。特别地，图案化的第一导电层124将可代替接触插塞122作为将于后续形成的导电柱126(请参照图6)的着陆区，并且电连接接触插塞122及导电柱126。由于图案化的第一导电层124的宽度及面积大于接触插塞122，使得导电柱126可轻易地着陆于第一导电层124，降低对准失误的机会。

再者，源极接触插塞122a及漏极接触插塞122b的宽度W2分别小于两相对间隔物104a的底部宽度W3(字线间距)。在一些实施例中，源极接触插塞122a及漏极接触插塞122b的宽度W2分别为两相对间隔物104a的底部宽度W3的10％～99％，例如，60％、70％、80％、90％。承上述，接触插塞122的关键尺寸小于字线间距，因此可避免接触插塞122与字线距离过于接近而产生短路。又，因图案化第一导电层124的面积大于接触插塞122，亦不会产生因接触插塞122尺寸缩小而衍生导电柱126对准失误的问题。

此外，多重连接部124a及单一连接部124b的宽度W1亦分别大于两相对间隔物104a的底部宽度W3(字线间距)。在一些实施例中，多重连接部124a及单一连接部124b的宽度W1分别为两相对间隔物104a的底部宽度W3的101％～400％，例如，110％、120％、150％、250％、280％、300％、320％。图案化的第一导电层124的宽度W1大于字线间距W3，因此第一导电层124亦可容易对准于相应的栅极之间，且能确保第一导电层124完整包覆接触插塞122，降低接面电阻(contact resistance)，避免额外漏电路径。

应注意的是，虽然上述实施例中，第一导电层124的多重连接部124a及单一连接部124b的宽度皆以W1表示，而源极接触插塞122a及漏极接触插塞122b的宽度皆以W2表示。但实际上，第一导电层124的多重连接部124a及单一连接部124b的宽度可为不同，而源极接触插塞122a及漏极接触插塞122b的宽度亦可为不同。

最后，在一些实施例中，请参照图6，可进一步形成导电柱126于图案化的第一导电层124之上。导电柱126的材料可包括钨、铜、铝、前述的合金、金属硅化物、其他合适的金属或前述的组合。另外，导电柱126亦可电连接第一导电层124及形成于导电柱126之上的第二导电层(未绘示)。

图7绘示本发明另一实施例的半导体装置200在完成第一导电层后的俯视图。其结构与半导体装置100大致相同，仅图案化第一导电层224的构型不同。亦即，半导体装置200的图案化第一导电层224具有多个单一连接部224b，分别形成于源极接触插塞222a及漏极接触插塞222b上，每一单一连接部224b皆与一个源极接触插塞222a或漏极接触插塞222b接触。与半导体装置100不同的是，无论位于源极接触插塞222a或是漏极接触插塞222b上的第一导电层224皆为块状。

请参照图8，其为完成第一导电层224的半导体装置200的立体图。半导体装置200包括多个柱状的源极接触插塞222a及柱状的漏极接触插塞222b，以及图案化的第一导电层224位于源极接触插塞222a及漏极接触插塞222b之上。且每一个源极接触插塞222a及漏极接触插塞222b皆与一个单一连接部224b实体上接触。再者，图案化的第一导电层224实际上是镶嵌于介电层114及顶盖层116之间。

值得注意的是，半导体装置200可直接地形成一第二导电层(未绘示)于图案化的第一导电层224之上，不需形成导电柱。这是因为每一个源极接触插塞222a及漏极接触插塞222b皆与图案化的第一导电层224的一个单一连接部224b接触，可对每一个源极接触插塞222a及漏极接触插塞222b进行独立的电性控制。因此，半导体装置200不需形成导电柱，具有减少工艺时间及降低成本的优点。

综上所述，本发明提供的半导体装置，通过形成位于接触插塞之上且于其实体上接触的图案化导电层，作为导电柱与接触插塞连接的着陆区。图案化导电层会自行对准于接触插塞，其具有大于接触插塞顶面的面积，使得接触插塞的关键尺寸得以缩小，避免接触插塞与字线距离过近而产生短路或使栅极的尖角露出，且亦可降低导电柱对准失误的机率。再者，不同于现有技术的是，本发明提供的半导体装置的源极接触插塞以及漏极接触插塞皆为柱状，可避免因为接触插塞的形状不同而造成各开口的刻蚀程度不一致，进而产生可靠度问题。此外，形状相同的接触插塞刻蚀程度较一致，亦可避免接合泄漏。

Claims (10)

1.一种半导体装置，其特征在于，包括：

多个栅极，形成于一存储单元区上；

多个源极/漏极，分别形成于所述栅极的两侧；

多个源极接触插塞及多个漏极接触插塞，分别形成于源极及漏极之上，其中上述各个源极接触插塞及漏极接触插塞皆为柱状；

一图案化的介电层，形成于所述栅极的顶面上；

一图案化的顶盖层，形成于所述图案化的介电层上；以及

一图案化的第一导电层，形成于所述源极接触插塞及漏极接触插塞上，其中所述图案化的第一导电层的顶面与所述图案化的顶盖层的顶面齐平，其中所述图案化的第一导电层包括：

一多重连接部，同时与多个源极接触插塞接触；以及

多个单一连接部，分别与一个漏极接触插塞接触。

2.如权利要求1所述的半导体装置，其特征在于，更包括多个导电柱，形成于所述图案化的第一导电层上，且电连接所述图案化的第一导电层及一形成于导电柱上的第二导电层。

3.如权利要求1所述的半导体装置，其特征在于，所述图案化的第一导电层的多重连接部及单一连接部的宽度分别大于所述源极接触插塞及漏极接触插塞的宽度。

4.如权利要求1所述的半导体装置，其特征在于，所述图案化的第一导电层的多重连接部及单一连接部的面积分别大于所述源极接触插塞及漏极接触插塞的顶面面积。

5.如权利要求1所述的半导体装置，其特征在于，所述栅极的每一侧壁具有一间隔物，所述图案化的第一导电层的多重连接部及单一连接部的宽度分别大于两相对间隔物之间的底部宽度。

6.如权利要求5所述的半导体装置，其特征在于，所述源极接触插塞及漏极接触插塞的宽度分别小于两相对间隔物之间的底部宽度。

7.一种半导体装置，其特征在于，包括：

多个栅极，形成于一存储单元区上；

多个源极/漏极，分别形成于所述栅极的两侧；

多个源极接触插塞及多个漏极接触插塞，分别形成于源极及漏极之上，其中上述各个源极接触插塞及漏极接触插塞皆为柱状；

一图案化的介电层，形成于所述栅极的顶面上；

一图案化的顶盖层，形成于所述图案化的介电层上；以及

一图案化的第一导电层，形成于所述源极接触插塞及漏极接触插塞上，其中所述图案化的第一导电层的顶面与所述图案化的顶盖层的顶面齐平，其中所述图案化的第一导电层包括：多个单一连接部，每一单一连接部皆与一个源极接触插塞或漏极接触插塞接触。

8.如权利要求7所述的半导体装置，其特征在于，更包括一第二导电层，直接地形成于所述图案化的第一导电层之上。

9.如权利要求7所述的半导体装置，其特征在于，所述图案化的第一导电层的单一连接部的面积分别大于所述源极接触插塞及漏极接触插塞的顶面面积。

10.如权利要求7所述的半导体装置，其特征在于，所述栅极的每一侧壁具有一间隔物，所述图案化的第一导电层的单一连接部的宽度分别大于两相对间隔物之间的底部宽度，其中所述源极接触插塞及漏极接触插塞的宽度分别小于两相对间隔物之间的底部宽度。