CN101257024A - 具有三维排列的存储单元晶体管的与非型闪存器件 - Google Patents
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Abstract
本发明涉及一种NAND型闪存器件，其包括：堆叠的多个半导体层；设置在多个半导体层中的每一个的预定区中的器件隔离图案，该器件隔离图案定义有源区；该有源区中的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。
Description
技术领域
本发明涉及一种半导体器件。更加特别地，本发明涉及一种具有三维排列的存储单元晶体管的NAND型闪存器件。
背景技术
例如电脑、移动电话、多媒体播放器、数码相机等的电子产品可以包含半导体器件，这种半导体器件例如是一用来存储信息的存储芯片和用来控制信息的处理芯片。半导体器件可以包含例如晶体管、电阻器、电容器等的电子元件。电子元件可以集成在半导体衬底上，并且为了提供达到消费者需要的高性能和合理的价格，可以需要高的集成度。
为了获得高的集成度，在半导体器件的制造过程中可以需要例如光刻工艺的先进的工艺技术。然而，开发先进的工艺技术会非常昂贵并且耗费时间，从而限制了集成度的提升。
具有三维排列的晶体管的半导体器件已经作为一种提升集成度的途径而被提出。具有三维晶体管结构的半导体器件的制造可以包括在例如晶片的半导体衬底上形成一个或多个单晶半导体层，其中可以使用例如外延技术形成该单晶半导体层。从而可以使用单晶半导体层在器件的多层上形成晶体管。
需要穿过一个或多个半导体层的贯通插塞(through-plug)以连接三维排列的晶体管。第一类型的贯通插塞直接接触半导体层。第二类型的贯通插塞通过一预定的绝缘层，例如层间电介质(ILD)层与半导体层隔开。就第二类型的贯通插塞来说，半导体层可以具有一填充有层间电介质层的间隙区，其中贯通插塞穿过层间电介质层。然而，间隙区的存在降低了半导体器件的集成度。
第一类型的贯通插塞可以直接接触半导体层，并且可以因此电连接到相应的半导体层，从而允许提供更高集成度。例如，连接到晶体管的源/漏杂质区的第一类型的贯通插塞可以直接接触在源/漏区下方的半导体层。然而，源/漏杂质区的导电类型可以不同于半导体层的导电类型，并且因此贯通插塞和半导体层之间的接触可引起半导体器件的电故障。因此，一般而言，第一类型的贯通插塞可以为一掺杂硅，这种掺杂硅具有与源/漏杂质区相同并且与半导体层不同的导电类型。这样，第一类型的贯通插塞和半导体层构成了一个二极管，使得第一类型的贯通插塞连接到源/漏杂质区。
在刚才所述的结构中，掺杂硅具有比类似的金属材料高的电阻率，这可引起例如低的运算速度、高的功率损耗等的技术问题。例如，在由掺杂硅形成的贯通插塞接触NAND型闪存器件的公共源极线的地方，接地选择线的体效应(body effect)可引起单元电流的减小。
在传统的NAND型闪存器件中，由于使用FN隧道效应编程(program)或者擦除存储单元，所以必须独立地控制半导体层和半导体衬底的电势。为此，会需要接触半导体衬底或半导体层的分离的贯通插塞或阱插塞(well-plug)。对分离的阱插塞的需求会降低NAND型闪存器件的集成度，并且会使NAND型闪存器件的制造变得更加复杂。
发明内容
因此，本发明针对具有三维排列的存储单元晶体管的NAND型闪存器件，其基本克服了相关技术的限制和缺点导致的一个或更多问题。
因此，本发明实施例的特征是提供了包括电阻率降低的贯通插塞的三维NAND型闪存器件。
因此，本发明实施例的另一特征是提供了没有单独的阱插塞的三维NAND型闪存器件。
本发明的上述及其它特征和优点中的至少一个可通过提供NAND型闪存器件实现，包括：堆叠的多个半导体层；设置在所述多个半导体层的每个的预定区中的器件隔离图案，所述器件隔离图案定义有源区；所述有源区中的源极和漏极杂质区；电连接所述源极杂质区的源极线插塞结构；及电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。
源极线插塞结构可与所述源极杂质区以及与所述多个半导体层中的至少一个欧姆接触。源极线插塞结构可包括至少一种金属材料。源极线插塞结构可包括：金属插塞，穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个；及阻挡金属层，至少形成在所述金属插塞的侧壁处，所述阻挡金属层直接接触所述至少一个半导体层和所述至少一个源极杂质区。
源极线插塞结构可穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个。
堆叠的多个半导体层可包括：下部半导体层，所述下部半导体层为单晶半导体晶片；及堆叠在所述下部半导体层上的至少一个上部半导体层，其中所述源极线插塞结构可穿过所述上部半导体层和所述上部半导体层的源极杂质区，所述源极线插塞结构连接到所述下部半导体层的源极杂质区。
源极线插塞结构可穿过所述下部半导体层的所述源极杂质区并且可电连接到所述下部半导体层。该器件还可包括欧姆掺杂区，所述欧姆掺杂区设置在所述下部半导体层的所述源极杂质区之下，从而所述下部半导体层与所述源极线插塞结构欧姆接触，其中所述欧姆掺杂区可具有与所述源极和漏极杂质区不同的导电类型。
位线插塞结构可穿过所述上部半导体层和所述上部半导体层的所述漏极杂质区并且可连接到所述下部半导体层的所述漏极杂质区，并且所述位线插塞结构可由硅形成，其具有与所述源极和漏极杂质区相同并且与所述半导体层不同的导电类型。上部半导体层中的器件隔离图案可穿过所述上部半导体层。
所述器件还可包括：设置在所述位线插塞结构和所述源极线插塞结构之间的栅极结构，所述栅极结构横越每一所述半导体层的所述有源区；横越所述栅极结构的位线，所述位线通过所述位线插塞结构连接到所述漏极杂质区；及通过所述源极线插塞结构连接到所述源极杂质区的公共源极线，其中所述栅极结构可包括：邻近于所述位线插塞结构的行选择线；邻近于所述源极线插塞结构的接地选择线；及所述行选择线和所述接地选择线之间的多个字线。
形成在每一个半导体层上的行选择线、接地选择线和字线，以及位线，可以被配置为选择性地存取相应半导体层的至少一个存储单元，并且该器件可以被配置为通过施加接地电压和正的电源电压中的一个到所述公共源极线，来编程由预定的半导体层的预定的位线和预定的字线选择的存储单元
所述器件还可配置为通过施加累积电压到所述接地选择线来编程所述选择的存储单元，所述累积电压使得所述接地选择线之下的有源区处于累积状态。
累积电压可处于大约负的电源电压到大约0伏特的范围内。所述器件可配置为通过施加擦除电压到所述公共源极线来擦除预定的半导体层的存储单元。
所述堆叠的多个半导体层可包括顺序堆叠的下部半导体层和上部半导体层，所述栅极结构可包括分别设置在所述下部和上部半导体层上的下部字线和上部字线，下部栅极接触插塞和上部栅极接触插塞可分别连接到所述下部和上部字线，并且所述上部字线从所述下部字线偏移，从而所述下部栅极接触插塞与所述上部字线隔离。
上部半导体层可具有穿过所述上部半导体层的栅极开口，其中所述栅极开口包括其中设置有所述下部栅极接触插塞的区域。下部和上部栅极接触插塞可包括至少一种金属材料。下部和上部栅极接触插塞可以是具有与所述源极和漏极杂质区不同的导电类型的硅。在器件的运行过程中，下部字线和上部字线可以是等势的。
位线插塞结构可以是具有与所述杂质区相同并且与所述半导体层不同的导电类型的硅。所述器件还可包括在至少一个所述半导体层中的欧姆掺杂区，所述欧姆掺杂区与所述源极线插塞结构电接触并且具有与所述源极和漏极杂质区不同的导电类型。在所述器件的运行过程中，所述源极杂质区与所述半导体层是等势的。
附图说明
通过根据附图详细地描述本发明的典型实施例，本发明的上述以及其他的特征和优点对本领域技术人员来说将变得更加显而易见，其中：
图1至4表示根据本发明的实施例的具有三维排列的存储单元晶体管的NAND型闪存器件的示意性的透视图；
图5至8表示根据本发明的实施例的具有三维排列的存储单元晶体管的NAND型闪存器件的贯通插塞的结构的截面图；
图9A和9B表示根据本发明的其他实施例的NAND型闪存器件的贯通插塞结构的截面图；
图10A至10C表示根据本发明的附加实施例的NAND型闪存器件的截面图；
图11A至11D表示根据本发明的另一个实施例的NAND型闪存器件的截面图；
图12表示根据本发明的NAND型闪存单元阵列的一部分的俯视图；
图13表示根据本发明的NAND型闪存器件的方框图；及
图14表示根据本发明的包含半导体器件的电子设备的示意图。
具体实施方式
在下文中将根据附图更加全面地描述本发明，其中示出了本发明的典型实施例。然而，本发明可以以不同的形式实施并且不应当理解为局限于在这里阐述的实施例。相反地，对本领域技术人员来说，提供的这些实施例是为了使所揭露的内容将彻底地和完全，以及全面地表达出本发明的范围。
将理解的是，在这里可以使用例如“第一”和“第二”的术语以描述不同的区、层和/或部分。使用这些术语以区别一个区、层和/或部分与另一个区、层和/或部分。然而，这些区、层和/或部分不应当被这些术语所局限。在图中，为了说明的清楚而可以放大了层和区的尺寸。将同样理解的是，当提到一个层或元件位于另一个层或衬底之“上”时，其能够直接地位于其他层或衬底之上，或者还可以存在插入层。此外，将理解的是当提到一个层位于另一个层之“下”时，其能够直接地位于下方，并且还可以存在一个或多个插入层。另外，将同样理解的是当提到一个层位于两个层“之间”时，在两个层之间能够只有这一个层，或者还可以存在一个或多个插入层。相同的附图标记始终表示相同的元件。
将使用具有三维排列的存储单元的NAND型闪存器件作为一个具体的例子来描述本发明的实施例。另外，为了清楚，将只描述两个半导体层。然而，将理解的是本发明不局限于这些具体的例子，并且可以实现其他类型的器件和其他数量的层。
图1至4表示根据本发明的一个实施例的具有三维排列的存储单元晶体管的NAND型闪存器件的示意性的透视图，其中在半导体层堆叠中，源极插塞可以使源极区电连接到半导体层。
根据图1-4，该器件可以包含第一半导体层100和第二半导体层200。第一半导体层100可以为例如单晶硅晶片，并且第二半导体层200可以为例如外延层，即，单晶硅外延层，其通过使用第一半导体层100作为籽晶层(seedlayer)的外延工艺而形成。在这里引入韩国专利申请No.2004-97003揭露的全部内容作为参考，其揭露了一种使用外延工艺在半导体晶片上形成外延半导体层的方法。半导体层100和200可以具有实质上相同的结构(例如，如图12所示的单元阵列结构)的存储单元阵列，从而存储单元可以形成多层单元阵列。
为了清楚，可以通过括号中的对相应的半导体层的标记来识别各单元阵列的各种元件。因此，在第一半导体层上的接地选择线可以称作接地选择线GSL(1)。类似地，在第二半导体层上的行选择线(string selection line)可以称作行选择线SSL(2)。
另外，在特定层上布置多个元件的地方，括号中的标记可以包含另一个识别要素。例如，可以在半导体层上布置多个字线WL。布置在第二半导体层200上的第a条字线WL可以称作字线WL(2，a)。另外，在括号中的标记不需要涉及具体的半导体层的地方，可以省略用于半导体层的要素。例如，第c条位线BL可以称作位线BL(c)。
半导体层100和200中的每一个可以包含通过器件隔离图案105定义的有源区。有源区可以被排列成相互平行并且可以在第一方向延伸。器件隔离图案105可以由例如氧化硅的绝缘材料形成，并且可以电隔离有源区。
可以在半导体层100和200中的每一个之上布置包含栅极选择线和行选择线GSL和SSL的对、以及m个字线WL的栅极结构，其中m为正整数。在一实现中，m可以为8的倍数。可以在栅极结构的一侧处布置源极插塞(source plug)500，并且可以在栅极结构的另一侧处布置位线插塞400。可以连接位线插塞400到各自的与字线WL交叉的位线BL。可以具有n个位线BL，其中n为正整数。在一实现中，n可以为8的倍数。位线BL可以在最上面的半导体层上与字线WL相交，例如在图1中的第二半导体层200上。
可以在栅极选择线GSL和行选择线SSL之间布置字线WL。可以配置栅极选择线GSL和行选择线SSL中的一个作为控制公共源极线CSL和存储单元之间的电连接的接地选择线GSL。可以配置栅极选择线GSL和行选择线SSL中的另一个作为控制位线BL和存储单元之间的电连接的行选择线SSL。
可以在栅极和行选择线GSL和SSL及字线WL之间的有源区中形成杂质区。特别地，分别位于接地选择线GSL(1)和GSL(2)的侧面的杂质区110S和210S可以为源极杂质区，其通过源极插塞500连接到公共源极线CSL。在下文中，杂质区110S和210S将分别称作第一和第二源极杂质区110S和210S，并且杂质区110D和210D将分别称作第一和第二漏极杂质区110D和210D。
分别位于行选择线SSL(1)和SSL(2)的侧面的漏极杂质区110D和210D可以为漏极区，其通过位线插塞400连接到位线BL。同样可以在字线WL本身之间，即，沿着字线WL的相对侧形成内部杂质区110I和210I。内部杂质区110I和210I可以串联连接存储单元。
源极插塞500可以在第一和第二半导体层100和200之间延伸，并且可以电连接第一和第二源极区110S和210S到第一和第二半导体层100和200，第一和第二源极区110S和210S可以被用作源极电极。第一和第二源极区110S和210S可以与半导体层100和200是等势的。
在一实现中，如图1-3所示，源极插塞500可以穿过第二半导体层200和第二源极区210S，并且可以连接到第一源极区110S。源极插塞500中的每一个可以直接接触第二半导体层200和第二源极区210S的内部区。
在一实现中，如图4所示，源极插塞500中的每一个可以通过穿过第二半导体层200、第二源极区210S以及第一源极区110S而连接到第一半导体层100。在这种情况下，源极插塞500可以直接接触第二半导体层200、第二源极区210S以及第一源极区110S的内部区，并且可以在第一半导体层100中插入一预定的深度，如通过图4中的虚线框99所示。这样可以提供一种更加稳定的与第一半导体层100的接触。
源极插塞500可以包含一种或多种金属材料。源极插塞500可以由例如铜、铝、钨、钛、钽、氮化钛、氮化钽、氮化钨等中的一种或多种形成。使用金属材料作为源极插塞500可以有助于消除现有技术中的一些由于掺杂硅的高电阻率而引起的问题，例如低的操作速度、高的功率损耗、降低的单元电流等。
众所周知，当一金属材料接触半导体时，可形成伴随有整流(rectification)的肖特基(short-key)结。为了防止这种现象，如图5、7和8所示，根据本发明的源极插塞500可以包含穿过半导体层200、第二源极区210S和/或第一源极区110S的金属插塞501，以及允许与半导体层110和200、和/或第一和第二源极区110S和210S形成欧姆接触的阻挡金属层502。阻挡金属层502可以为钛、钽、氮化钛、氮化钽和氮化钨中的一种或多种。
根据图6，在另一实现中，源极插塞500可以包含多个按顺序堆叠的源极插塞。详细地，源极插塞500可以包含布置在第一半导体层100上的第一金属插塞503、围绕第一金属插塞503的第一阻挡金属层504、布置在第二半导体层200上的第二金属插塞505以及围绕第二金属插塞505的第二阻挡金属层506。当然，第一金属插塞503和第二金属插塞505之间的边界的位置和/或结构可以变化。例如，该边界可以位于第一半导体层100和第二半导体层200之间(未示出)。在另一实现中(未示出)，用于稳定连接的衬垫结构还可以置于第一金属插塞503和第二金属插塞505之间。
如图1至8所示，源极插塞500可以连接到在横越有源区的方向上延伸的公共源极线CSL。从而，由于通过源极插塞500提供的连接，半导体层100和200以及第一和第二源极区110S和210S可以与公共源极线CSL都是等势的。
根据本发明的另一个实施例，如图3所示，源极插塞500可以具有横越最上面的半导体层，即第二半导体层200上的有源区的一线型部分(linearportion)。在这种情况下，为了形成横越有源区并且暴露第二源极区210S和第二器件隔离图案205的上部开口(aperture)，源极插塞500的形成可以包括图案化第二层间电介质层，例如在图5至8中的覆盖第二半导体层200的层602。源极插塞500的上部区可以起公共源极线CSL的作用，以致于可以不需要单独地形成公共源极线CSL。
另外，如图3所示，在上部开口形成之后，可以形成另一个下部开口以定义源极插塞500的下部区的一部分。可以使用例如第二器件隔离图案205作为蚀刻掩模来形成下部开口。一旦形成，源极插塞500的下部区的相应的部分可以穿过第二半导体层200和第二源极区210S，并且可以与有源区具有相同的宽度。
现在转向位线插塞400的结构，位线插塞400可以具有与传统的贯通插塞，即上文所述的第一和第二类型的贯通插塞中的任何一个相应的结构。如图1至8所示，位线插塞400可以穿过第二半导体层200和第二漏极区210D以用作一漏极电极。位线插塞400可以由例如掺杂硅形成，其具有与杂质区相同并且与半导体层不同的导电类型。
在本发明的一个实施例中，半导体层和器件隔离层的相对厚度可以不同。例如，比较图5和7，最下面的半导体层以外的半导体层例如第二半导体层200的厚度T1可以大于其中形成的相应的器件隔离图案例如第二器件隔离图案205的厚度T2。这种结构的不同的例子如图2、4、7和8所示。因此，第二器件隔离图案205可以穿过或穿入第二半导体层200。
在刚才所述的实例中，可以通过第二器件隔离图案205隔离第二半导体层200的有源区。从而，因为源极插塞500可以电连接到第二半导体层200，所以可以通过源极插塞500控制第二半导体层200的电势。
在本发明的一个实施例中，公共源极线CSL可以通过上部插塞300连接到源极线310。源极线310可以与位线BL同时形成，并且可以由与位线BL实质上相同的材料形成以及具有与位线BL实质上相同的厚度。上部插塞300可以包含上部金属插塞301和一上部阻挡金属层(barrier metallayer)302。
可以在下文中的表1、2和3中所阐述的编程电压条件下编程、以及可以在下文中的表4中所阐述的擦除电压条件下擦除根据本发明的实施例的NAND型闪存器件。
[表1]
| 本发明(V) | 现有技术1 | |
| 选择的字线 | VPGM | VPGM |
| 未选择的字线 | VPASS | VPASS |
| 选择的位线 | 0 | 0 |
| 未选择的位线 | VCC | VCC |
| 行选择线 | VCC | VCC |
| 接地选择线 | 0 | 0 |
| 公共源极线 | 0 | 0 |
| 半导体层 | 0 | 0 |
[表2]
如上文所述，在根据本发明的NAND型闪存器件中，公共源极线CSL可以与半导体层100和200是等势的。因此，如表1和2所示，施加到公共源极线CSL上的电压可以同样地被施加到半导体层100和200上。编程操作可以根据选择的字线和选择的位线之间的电压差使用FN隧道效应。因此，如表1所示，即使公共源极线CSL和半导体层100和200是等势的，存储单元也可以按照惯例编程。
在一个传统的编程方法中，当通过施加0伏特的电压到接地选择线GSL上以阻塞到公共源极线CSL的电流通路时，VCC可以被施加到行选择线SSL上以选择性地编程一存储单元，该存储单元通过选择的字线WL和选择的位线BL来选择。根据表2，为了阻塞从未选择的有源区到公共源极线CSL的电流通路，可以通过施加1.5V的电压到公共源极线CSL上来控制本身升压(self-boosting)引起的泄漏电流，本身升压可以导致泄漏电流从未选择的有源区流过公共源极线CSL。
为了使本身升压引起的泄漏电流减到最小，根据本发明的实施例的NAND型闪存器件可以配置为通过施加一预定的累积电压(accumulationvoltage)到接地选择线GSL上来编程。通过累积电压可以使接地选择线GSL下方的有源区处于一累积状态(accumulation state)，因而，可以切断从未选择的有源区到公共源极线CSL的泄漏电流。由于切断了泄漏电流，可以减小未选择的有源区和选择的字线之间的电压差，所以可以防止不希望有的未选择的存储单元的编程。在一实现中，可以配置NAND型闪存器件以接收从大约负的电源电压(-VCC)到大约0V的范围内的累积电压。
[表3]
| 本发明(V) | 现有技术2 | |
| 选择的字线 | VPGM | VPGM |
| 未选择的字线 | VPASS | VPASS |
| 选择的位线 | 0 | 0 |
| 未选择的位线 | VCC | VCC |
| 行选择线 | VCC | VCC |
| 接地选择线 | 0～-VCC | 0 |
| 公共源极线 | 1.5 | 1.5 |
| 半导体层 | 0 | 0 |
根据本发明的另一个实施例，可以通过施加一接地电压和一预定的正电压中的一个到公共源极线CSL上来配置NAND型闪存器件以切断通过本身升压引起的泄漏电流。详细地，如表3所示，当编程一预定的存储单元时，可以配置该器件为使电压施加到公共源极线CSL，该电压具有对应于未选择区的升压量(voltage boost amount)的大小，例如为大约1.5V。
[表4]
| 本发明 | 现有技术 | |
| 选择的字线 | 0 | 0 |
| 未选择的字线 | 浮置 | 浮置 |
| 选择的位线 | 浮置 | 浮置 |
| 未选择的位线 | - | - |
| 行选择线 | 浮置 | 浮置 |
| 接地选择线 | 浮置 | 浮置 |
| 公共源极线 | VERS | 浮置 |
| 半导体层 | VERS | VERS |
NAND型闪存器件的擦除操作可以使用根据选择的字线和半导体层之间的电压差的FN隧道效应。如表4所示，为了防止由于施加到半导体层上的高擦除电压而损害通过选择线选择的晶体管，当行选择线、接地选择线以及公共源极线处于浮置状态时，可以执行传统的擦除操作。在本发明的一个实施例中，公共源极线CSL可以与半导体层100和200是等势的。如表4所示，在擦除操作过程中，可以施加擦除电压VERS到公共源极线CSL上。然而，由于在公共源极线CSL和半导体层100和200之间没有电势差，所以擦除电压VERS将不会损害源极区110S和210S。另外，如表4所示并且和传统的操作一样，可以在接地选择线GSL处于浮置状态时执行根据本发明的擦除操作，所以可以防止由于施加到公共源极线CSL和半导体层100和200上的擦除电压而引起的损害。
图9A和9B表示根据本发明的其他实施例的NAND型闪存器件的贯通插塞结构的截面图，其可以在半导体层100和200中包含欧姆掺杂区。在其他方面，这些实施例可以与上文所述的本发明的实施例相似。为了清楚，在接下来的描述中，将不再重复与上文所述的实质上相同的特征的细节。
根据图9A和9B，可以在第一半导体层100中形成接触各自的源极插塞500的第一欧姆掺杂区701。第一欧姆掺杂区701可以在源极插塞500和第一半导体层100之间提供欧姆接触，并且可以具有与第一半导体层100相同的导电类型。
源极插塞500可以穿过第一和第二层间电介质层601和602以及第二半导体层200，并且可以填充暴露第一半导体层100的通孔(through-hole)650。在源极插塞500形成之前，第一欧姆掺杂区701可以通过例如在第一和第二半导体层100和200的由通孔650暴露的表面中注入杂质而形成。如图9A和9B所示，杂质可以被注入到半导体层200的内壁以形成第二欧姆掺杂区702。可以使用例如常规的离子注入工艺来形成该欧姆掺杂区。
在一个实施例中，如图9A所示，为了增强第一半导体层100和源极插塞500之间的电接触，通孔650的形成可以包括在第一半导体层100中凹入至一预定的深度。如通过图9A中的虚线框99所示，通孔650可以穿透第一半导体层100的第一源极区110S。第一欧姆掺杂区701可以延伸到第一半导体层100中的一预定的深度。
根据本发明的另一个实施例，如图9B所示，通孔650可以形成为只暴露第一半导体层100的第一源极区110S，而不穿过第一源极区110S。在这种情况下，可以通过单独的阱插塞(未示出)来控制第一半导体层100的电势，并且可以省略在图9A中示出的第一欧姆掺杂区701。第二半导体层200可以包括图9A中示出的第二欧姆掺杂区702。
通孔650可以通过例如形成穿过第二半导体层200但是不暴露第一半导体层100的初步的通孔、并且延伸该初步的通孔以暴露第一半导体层100而形成。在该初步的通孔延伸之前，第二欧姆掺杂区702可以被选择性地形成在通过该初步的通孔暴露的第二半导体层200中。因此，在第一源极区110S中不会注入用来形成第二欧姆掺杂区702的杂质。
图10A至10C表示根据本发明的附加实施例的NAND型闪存器件的截面图，其具有与连接到字线的栅极接触插塞相关的特定的字线排列和特征。在其他方面，这些实施例可以与上文所述的本发明的实施例相似。为了清楚，在接下来的描述中，将不再重复与上文所述的实质上相同的特征的细节。
参照图10A和10B，可以在第一半导体层100上的第一字线WL(1，n)上以及在第二半导体层200上的第二字线WL(2，n)上设置栅极接触插塞550。第二字线WL(2，n)可以从第一字线WL(1，n)偏移。第一和第二字线WL(1，n)和WL(2，n)可以在字线WL的纵向上偏移一预定的距离。因此，第二字线WL(2，n)的一部分可以不设置在相应的第一字线WL(1，n)的正上方，从而暴露第一字线WL(1，n)的一组末端。因此，可以使连接到第一字线WL(1，n)的栅极接触插塞550与第二字线WL(2，n)间隔开。
栅极接触插塞550可以穿透第二半导体层200而连接到第一字线WL(1，n)。为了防止栅极接触插塞550和第二半导体层200之间的电连接，可以由具有不同于第二半导体层200的导电类型的硅形成栅极接触插塞550。
可以在第二层间电介质层602上布置连接到栅极接触插塞550的栅极线560。如图10A所示，彼此叠置的第一字线WL(1，n)和第二字线WL(2，n)可以连接到一条栅极线560。因此，第一和第二字线WL(1，n)和WL(2，n)可以是等势的。布置在第一字线WL(1，n)和第二字线WL(2，n)的两侧的独立的选择晶体管可以允许独立地控制第一和第二半导体层100和200上的存储单元。
根据本发明的另一个实施例，如图10B所示，第一字线WL(1，n)和第二字线WL(2，n)可以连接到不同的栅极线560。因此，可以独立的控制第一和第二半导体层100和200上的存储单元。在另一实现中(未示出)，堆叠的第一和第二字线WL(1，n)和WL(2，n)可以被连接到不同的栅极线560，并且这些栅极线560可以通过另一条线而连接在一起，所以堆叠的第一和第二字线WL(1，n)和WL(2，n)可以是等势的。
参照图10C，如图10C中的虚线框88所示，第二半导体层200可以具有在字线WL(1，n)的一组末端上的开口，从而连接到字线WL(1，n)的栅极接触插塞550可以与第二半导体层200隔开。所述开口可以由另一种材料，例如绝缘材料填充。因为连接到字线WL(1，n)的栅极接触插塞可以与第二半导体层200隔开，所以栅极接触插塞550可以分别包括栅极金属插塞551和覆盖栅极金属插塞551的栅极阻挡金属层552。栅极阻挡金属层552可以覆盖栅极金属插塞551的下表面及其侧壁。可以分别使用例如与用作源极插塞550的金属插塞501和阻挡金属层502的材料相同的材料形成栅极金属插塞551和栅极阻挡金属层552。
在另一个类似的实现中，参照图2和4，其中通过器件隔离图案205隔离第二半导体层200的有源区，栅极接触插塞550可以包括栅极金属插塞551和栅极阻挡金属层552，如上面参照图10C所述。
图11A至11D是示出了根据本发明的另一个实施例的NAND型闪存器件的截面图。更具体而言，现将根据图11A至11D描述NAND型闪存器件中的源极插塞结构的各种实施例。然而，在图11A至11D中示出的源极插塞结构仅仅是示例性的并且本发明不局限于此。即，可以通过示例实施例的修改或组合而实现本发明的精神。
参照图11A至11D，在公共源极线CSL和第一半导体层100之间插入源极插塞500以使第一和第二源极区110s和210s相互电连接。源极插塞500可以被形成为具有与第一器件隔离图案105相交叉的方向并且使其连接到形成在第一半导体层100上的第一源极区110S。
例如，如图11A至11C所示，源极插塞500可以包括线型下部源极插塞591，该线型下部源极插塞591设置为使其将第一源极区110S相互连接。如图11A所示，下部源极插塞591可以具有一厚度H1，该厚度H1与第一和第二半导体层100和200之间的距离基本相等。作为选择，如图11B和11C所示，下部源极插塞591可以具有小于其间距离的一厚度H2。可以还在穿透第二半导体层200的源极插塞500上布置一源极衬垫图案592以与源极插塞500稳定的接触。
顶部源极插塞500未穿透所有的第二器件隔离图案205之间的第二半导体层200。如图11C所示，顶部源极插塞500可以穿透预定的相邻的两个第二器件隔离图案205之间第二半导体层200从而连接到源极衬垫图案592或下部源极插塞591。
在一个实施例中，如图11D所示，源极插塞500可以交叉第一器件隔离图案105呈板状并且穿透第二半导体层200。与根据图11A至11C所描述的实施例相似，通过源极插塞500使第一源极区110S相互连接。另一方面，第二器件隔离图案205和第二半导体层200未穿透该板状源极插塞500。
图12是根据本发明的一部分NAND型闪存单元阵列的俯视图。可以配置根据图1至11所描述的NAND型闪存器件的各半导体层以使其具有一将参照图12描述的俯视结构。
参照图12，半导体衬底100包含布置有存储单元晶体管的单元阵列区。在存储单元阵列区中，设置第一和第二器件隔离图案105以定义单元有源区ACT。根据本发明，可以交替地形成第一和第二器件隔离图案105。在第一和第二器件隔离图案105上布置接地选择线GSL、行选择线SSL以及多个字线WL1-WLn从而与单元有源区ACT交叉。在接地选择线GSL和行选择线SSL之间布置字线WL1-WLn。在接地选择线GSL的一侧布置公共源极线CSL以与字线WL1-WLn平行，并且在行选择线SSL的一侧布置插塞400以连接到与字线WL1-WLn相交的位线BL1-BL4。结果，存储单元在位线BL和接地选择线GSL之间串联地耦接。
图13是根据本发明的NAND型闪存器件1600的方框图。NAND型闪存器件1600可包括存储单元阵列1610、页缓冲器电路1620、通过/失效检验电路1630、行选择器1640、控制逻辑1650、状态寄存累加器(status registeraccumulator)1660以及状态寄存器(status register)1670。存储单元阵列1610可以包含至少一个存储块。
行选择器1640和页缓冲器电路1620构成一写入/读取电路，该写入/读取电路配置为控制闪存的写入和读取操作。行选择器1640选择存储单元阵列1610的字线中的一条。在编程操作过程中，行选择器1640施加一编程电压至选择的字线并且施加通过电压(pass voltage)至未选择的字线。在读取/读取校验操作过程中，页缓冲器电路1620检测存储在选择的字线的存储单元中的数据。在读取操作过程中，通过页缓冲器电路1620检测的数据通过列选择器(未示出)输出到外部。在读取校验操作过程中，通过页缓冲器电路1620检测的数据被传送到通过/失效(pass/fail)检验电路1630。通过/失效检验电路1630检验通过列选择器传送的数据的值是否是通过数据(pass data)的值。
控制逻辑1650和通过/失效检验电路1630构成一控制电路，该控制电路配置为输出闪存的读取操作的结果。控制逻辑1650配置为控制NAND型闪存器件1600的普通操作。状态寄存累加器1660接收来自通过/失效检验电路1630的通过/失效信息并且存储接收的通过/失效信息。在通过的情况下，状态寄存累加器1660继续存储通过状态。在失效的情况下，状态寄存累加器1660继续存储失效状态。当状态寄存累加器1660存储失效状态时，即使通过被输入，状态寄存累加器1660也继续存储失效状态。状态寄存器1670通过输入/输出引脚从状态寄存累加器1660中输出存储的状态寄存数据。
图14表示包含根据本发明的半导体器件的电子设备。
参照图14，包含根据本发明的实施例的半导体器件的电子设备1500可以被用于无线通信装置，例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够传送和/或接收信息的所有电子装置。
电子设备1500可以包含通过总线1550相互连接的控制器1510、输入/输出(I/O)器件1520、存储器1530以及无线接口1540。例如，控制器1510可以包括至少一微处理器、数字信号处理器、微控制器等。例如，I/O器件1520可以包括小键盘、键盘和显示器。例如，存储器1530可以被用于存储通过控制器1510执行的命令。存储器1530可以被用于存储用户的数据。存储器1530可以包括根据上文所述实施例的半导体器件。存储器1530可以还包括另一种存储器、易失性随机存取存储器以及各种各样的存储器。
电子设备1500可以使用无线接口1540来传送/接收数据至/自使用RF信号进行通信的无线通信网络。例如，电子设备1500可以包括天线和无线收发器。
根据本发明的实施例的电子设备1500可以被用于通信接口协议，例如CDMA、GSM、NADC、E-TDMA以及例如为WCDMA和CDMA2000的第三代(3G)通信系统。
本发明的实施例提供半导体器件，其中源极线插塞可以包含具有低电阻率的金属材料。因此，根据本发明的实施例的半导体器件可以显示出增强的处理速度、减小的功率损耗、增强的单元电流等。
本发明的实施例还提供半导体器件，其中源极线插塞可以电连接到用作阱区的半导体层，从而可不需要连接到单元阵列的阱区的单独的阱插塞。特别地，如上文所述，即使当一公共源极线和一阱区等势时，根据本发明的实施例的NAND型闪存器件也可以被正常地编程和擦除。从而，本发明的实施例可以使得能够制造操作正常的三维NAND型闪存器件，而没有不适当的复杂制造工艺并且不必有单独的阱插塞和伴随的集成度减小。
在这里已经揭示了本发明的示例实施例，并且虽然使用了特定术语，但是它们的使用和说明仅具有一般的和叙述性的意义，而不是为了限制的目的。因此，将理解的是，在不违反在接下来的权利要求中所述的本发明的精神和范围的情况下，本领域技术人员可以获得各种在形式和细节上的改变。
在韩国知识产权局于2006年9月14日申请的韩国专利申请No.2006-89327，和于2006年11月27日申请的韩国专利申请No.2006-117759的名称都为“具有三维排列的存储单元晶体管的NAND型闪存器件”，在这里都引入其全部内容作为参考。
Claims (26)
1.一种NAND型闪存器件，包括：
堆叠的多个半导体层；
设置在所述多个半导体层的每个的预定区中的器件隔离图案，所述器件隔离图案定义有源区；
所述有源区中的源极和漏极杂质区；
电连接所述源极杂质区的源极线插塞结构；及
电连接所述漏极杂质区的位线插塞结构，其中所述源极杂质区电连接到所述半导体层。
2.根据权利要求1的器件，其中所述源极线插塞结构与所述源极杂质区以及与所述多个半导体层中的至少一个欧姆接触。
3.根据权利要求1的器件，其中所述源极线插塞结构包含至少一种金属材料。
4.根据权利要求3的器件，其中所述源极线插塞结构包括：
金属插塞，穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个；及
阻挡金属层，至少形成在所述金属插塞的侧壁处，所述阻挡金属层直接接触所述至少一个半导体层和所述至少一个源极杂质区。
5.根据权利要求1的器件，其中所述源极线插塞结构穿过所述多个半导体层中的至少一个和所述源极杂质区的至少一个。
6.根据权利要求1的器件，其中所述堆叠的多个半导体层包括：
下部半导体层，所述下部半导体层为单晶半导体晶片；及
堆叠在所述下部半导体层上的至少一个上部半导体层，
其中所述源极线插塞结构穿过所述上部半导体层和所述上部半导体层的源极杂质区，所述源极线插塞结构连接到所述下部半导体层的源极杂质区。
7.根据权利要求6的器件，其中所述源极线插塞结构穿过所述上部半导体层的所述源极杂质区并且电连接到所述下部半导体层的所述源极杂质区。
8.根据权利要求7的器件，还包括欧姆掺杂区，所述欧姆掺杂区设置在所述下部半导体层的所述源极杂质区之下，从而所述下部半导体层与所述源极线插塞结构处于欧姆接触，其中所述欧姆掺杂区具有与所述源极和漏极杂质区不同的导电类型。
9.根据权利要求6的器件，其中所述位线插塞结构穿过所述上部半导体层和所述上部半导体层的所述漏极杂质区并且连接到所述下部半导体层的所述漏极杂质区，并且
所述位线插塞结构由硅形成，其具有与所述源极和漏极杂质区相同并且与所述半导体层不同的导电类型。
10.根据权利要求6的器件，其中在所述上部半导体层中的器件隔离图案穿过所述上部半导体层。
11.根据权利要求1的器件，还包括：
设置在所述位线插塞结构和所述源极线插塞结构之间的栅极结构，所述栅极结构交叉每一所述半导体层的所述有源区；
交叉所述栅极结构的位线，所述位线通过所述位线插塞结构连接到所述漏极杂质区；及
通过所述源极线插塞结构连接到所述源极杂质区的公共源极线，其中所述栅极结构包括：
邻近于所述位线插塞结构的行选择线；
邻近于所述源极线插塞结构的接地选择线；及
在所述行选择线和所述接地选择线之间的多个字线。
12.根据权利要求11的器件，其中所述器件配置为通过施加接地电压和正的电源电压中的一个到所述公共源极线，来编程由预定的半导体层的预定的位线和预定的字线选择的存储单元。
13.根据权利要求12的器件，其中所述器件还配置为通过施加累积电压到所述接地选择线来编程所述选择的存储单元，所述累积电压使得所述接地选择线之下的有源区处于累积状态。
14.根据权利要求13的器件，其中所述累积电压在大约负的电源电压到大约0伏特的范围内。
15.根据权利要求11的器件，其中所述器件配置为通过施加擦除电压到所述公共源极线来擦除预定的半导体层的存储单元。
16.根据权利要求11的器件，其中所述堆叠的多个半导体层包括顺序堆叠的下部半导体层和上部半导体层，
所述栅极结构包含分别设置在所述下部和上部半导体层上的下部字线和上部字线，
下部栅极接触插塞和上部栅极接触插塞分别连接到所述下部和上部字线，并且
所述上部字线从所述下部字线偏移，从而所述下部栅极接触插塞与所述上部字线隔离。
17.根据权利要求16的器件，其中所述上部半导体层具有穿过所述上部半导体层的栅极开口，其中所述栅极开口包括其中设置有所述下部栅极接触插塞的区域。
18.根据权利要求17的器件，其中所述下部和上部栅极接触插塞包括至少一种金属材料。
19.根据权利要求16的器件，其中所述下部和上部栅极接触插塞为具有与所述源极和漏极杂质区不同的导电类型的硅。
20.根据权利要求16的器件，其中在器件的运行过程中，下部字线和上部字线是等势的。
21.根据权利要求1的器件，其中所述位线插塞结构为具有与所述杂质区相同并且与所述半导体层不同的导电类型的硅。
22.根据权利要求1的器件，还包括在至少一个所述半导体层中的欧姆掺杂区，所述欧姆掺杂区与所述源极线插塞结构电接触并且具有与所述源极和漏极杂质区不同的导电类型。
23.根据权利要求1的器件，其中在所述器件的运行过程中，所述源极杂质区与所述半导体层是等势的。
24.根据权利要求1的器件，其中所述源极线插塞结构包括：
下部源极插塞，配置为将用作源极电极的所述下部半导体层的杂质区相互电连接；及
上部源极插塞，配置为将用作源极电极的所述上部半导体层的杂质区相互电连接，
其中所述下部源极插塞和所述上部源极插塞至少之一显示出交叉所述器件隔离图案的线型形状。
25.根据权利要求24的器件，还包括设置在所述下部源极插塞上的源极衬垫图案。
26.根据权利要求1的器件，其中所述源极线插塞结构显示出板状并且穿透所述上部半导体层。
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104034A (zh) * | 2009-12-18 | 2011-06-22 | 三星电子株式会社 | 三维半导体器件 |
| CN102194826A (zh) * | 2010-03-03 | 2011-09-21 | 三星电子株式会社 | 三维半导体存储装置及其形成方法 |
| CN103633108A (zh) * | 2012-08-23 | 2014-03-12 | 爱思开海力士有限公司 | 三维层叠存储器件 |
| CN103915117A (zh) * | 2013-01-09 | 2014-07-09 | 旺宏电子股份有限公司 | 一种具有三维与非门阵列的快闪存储装置及其操作方法 |
| CN106158794A (zh) * | 2015-04-07 | 2016-11-23 | 华邦电子股份有限公司 | 半导体装置 |
| CN106887431A (zh) * | 2015-12-15 | 2017-06-23 | 旺宏电子股份有限公司 | 三维半导体元件及其制造方法 |
| CN107017021A (zh) * | 2015-09-17 | 2017-08-04 | 三星电子株式会社 | 非易失性存储器设备以及操作其的方法 |
| CN110010612A (zh) * | 2017-12-20 | 2019-07-12 | 三星电子株式会社 | 具有三维结构的存储器件 |
| CN110379816A (zh) * | 2018-04-13 | 2019-10-25 | 三星电子株式会社 | 三维半导体存储器件 |
| CN110931457A (zh) * | 2018-09-19 | 2020-03-27 | 三星电子株式会社 | 包括多堆叠结构的半导体器件 |
| CN111133580A (zh) * | 2017-10-11 | 2020-05-08 | 汉阳大学校产学协力团 | 具有中间配线层的三维闪存器件及其制造方法 |
| CN112018125A (zh) * | 2019-05-31 | 2020-12-01 | 爱思开海力士有限公司 | 半导体存储器装置 |
| US11823888B2 (en) | 2017-12-20 | 2023-11-21 | Samsung Electronics Co., Ltd. | Memory stack with pads connecting peripheral and memory circuits |
| CN110931457B (zh) * | 2018-09-19 | 2024-10-29 | 三星电子株式会社 | 包括多堆叠结构的半导体器件 |
-
2007
- 2007-09-14 CN CNA2007101648789A patent/CN101257024A/zh active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102104034A (zh) * | 2009-12-18 | 2011-06-22 | 三星电子株式会社 | 三维半导体器件 |
| US9418911B2 (en) | 2009-12-18 | 2016-08-16 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device having sidewall and interlayer molds |
| CN102104034B (zh) * | 2009-12-18 | 2015-11-18 | 三星电子株式会社 | 三维半导体器件 |
| US9196525B2 (en) | 2009-12-18 | 2015-11-24 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor device and method of fabricating the same |
| US9356033B2 (en) | 2010-03-03 | 2016-05-31 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of forming the same |
| CN102194826A (zh) * | 2010-03-03 | 2011-09-21 | 三星电子株式会社 | 三维半导体存储装置及其形成方法 |
| CN103633108B (zh) * | 2012-08-23 | 2017-10-03 | 爱思开海力士有限公司 | 三维层叠存储器件 |
| CN103633108A (zh) * | 2012-08-23 | 2014-03-12 | 爱思开海力士有限公司 | 三维层叠存储器件 |
| US9659999B2 (en) | 2012-08-23 | 2017-05-23 | SK Hynix Inc. | 3-dimensional stack memory device |
| CN103915117A (zh) * | 2013-01-09 | 2014-07-09 | 旺宏电子股份有限公司 | 一种具有三维与非门阵列的快闪存储装置及其操作方法 |
| CN106158794A (zh) * | 2015-04-07 | 2016-11-23 | 华邦电子股份有限公司 | 半导体装置 |
| CN107017021B (zh) * | 2015-09-17 | 2021-10-22 | 三星电子株式会社 | 非易失性存储器设备以及操作其的方法 |
| CN107017021A (zh) * | 2015-09-17 | 2017-08-04 | 三星电子株式会社 | 非易失性存储器设备以及操作其的方法 |
| CN106887431B (zh) * | 2015-12-15 | 2019-08-23 | 旺宏电子股份有限公司 | 三维半导体元件及其制造方法 |
| CN106887431A (zh) * | 2015-12-15 | 2017-06-23 | 旺宏电子股份有限公司 | 三维半导体元件及其制造方法 |
| CN111133580A (zh) * | 2017-10-11 | 2020-05-08 | 汉阳大学校产学协力团 | 具有中间配线层的三维闪存器件及其制造方法 |
| CN111133580B (zh) * | 2017-10-11 | 2023-08-08 | 三星电子株式会社 | 具有中间配线层的三维闪存器件及其制造方法 |
| CN110010612B (zh) * | 2017-12-20 | 2023-07-18 | 三星电子株式会社 | 具有三维结构的存储器件 |
| CN110010612A (zh) * | 2017-12-20 | 2019-07-12 | 三星电子株式会社 | 具有三维结构的存储器件 |
| US11823888B2 (en) | 2017-12-20 | 2023-11-21 | Samsung Electronics Co., Ltd. | Memory stack with pads connecting peripheral and memory circuits |
| CN110379816A (zh) * | 2018-04-13 | 2019-10-25 | 三星电子株式会社 | 三维半导体存储器件 |
| CN110931457A (zh) * | 2018-09-19 | 2020-03-27 | 三星电子株式会社 | 包括多堆叠结构的半导体器件 |
| CN110931457B (zh) * | 2018-09-19 | 2024-10-29 | 三星电子株式会社 | 包括多堆叠结构的半导体器件 |
| CN112018125A (zh) * | 2019-05-31 | 2020-12-01 | 爱思开海力士有限公司 | 半导体存储器装置 |
| CN112018125B (zh) * | 2019-05-31 | 2024-05-24 | 爱思开海力士有限公司 | 半导体存储器装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20080903 |