CN102194826A - 三维半导体存储装置及其形成方法 - Google Patents

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Abstract

本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。

Description

三维半导体存储装置及其形成方法
本申请要求于2010年3月3日递交的韩国专利申请第10-2010-0018882号的优先权，该韩国专利申请的公开内容通过引用包含于此。
技术领域
本发明涉及一种半导体装置，更具体地讲，涉及一种非易失性半导体存储装置。
背景技术
随着电子工业发展的水平越高，半导体装置的集成密度逐渐增加。半导体装置的较高的集成度是确定产品价格的重要因素。换句话说，随着半导体装置的集成密度增加，半导体装置的产品价格会降低。因此，对更高集成度的半导体装置的需求正在增长。典型地，由于主要通过单位存储器单元所占面积来确定半导体装置的集成度，所以集成度极大地受到精细图案形成技术的影响。然而，由于极端昂贵的半导体设备和/或半导体制造工艺中的难度使得图案精细度受到限制。
为了克服这种限制，近来已经提出了三维半导体存储装置。然而，由于前面的新结构导致了诸如工艺不稳定和/或产品可靠性降低的限制，为了克服这些限制正在进行很多研究。
发明内容
根据本发明实施例的非易失性存储装置包括位于基底上的非易失性存储单元串。该非易失性存储单元串包括位于基底上的非易失性存储单元的第一垂直堆叠件以及位于非易失性存储单元的第一垂直堆叠件上的串选择晶体管。还在基底上设置非易失性存储单元的第二垂直堆叠件，接地选择晶体管被设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件被设置为与非易失性存储单元的第一垂直堆叠件相邻。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件串联电连接，使得这些堆叠件可用作NAND型存储单元的串。
根据本发明的这些实施例中的一部分，非易失性存储单元的第一垂直堆叠件包括第一栅极堆叠件以及位于栅极电极的第一垂直堆叠件的侧壁上的第一垂直型半导体有源区域。非易失性存储单元的第二垂直堆叠件还可包括栅极电极的第二垂直堆叠件以及位于栅极电极的第二垂直堆叠件的侧壁上的第二垂直型半导体有源区域。第一垂直型半导体有源区域和第二垂直型半导体有源区域可接触结掺杂半导体区域。在本发明的这些实施例的一部分中，第一垂直型半导体有源区域和第二垂直型半导体有源区域可以是第一导电类型的，结掺杂半导体区域可以是与第一导电类型相反的第二导电类型的。还可提供位线，所述位线电连接到串选择晶体管的端子上，可提供源极线，所述源极线电连接到接地选择晶体管的端子上。具体地，非易失性存储单元的第一垂直堆叠件和非易失性存储单元的第二垂直堆叠件以及结掺杂半导体区域可共同形成NAND-型非易失性半导体单元的串。
根据本发明的又一实施例，提供了一种非易失性存储装置，包括位于基底上的非易失性存储单元串。所述非易失性存储单元串可包括位于基底上的多个第一非易失性存储单元，所述多个第一非易失性存储单元形成为栅极电极的第一垂直堆叠件以及位于栅极电极的第一垂直堆叠件上的第一垂直有源区域。非易失性存储单元串还可包括位于基底上的多个第二非易失性存储单元，所述多个第二非易失性存储单元形成为栅极电极的第二垂直堆叠件以及位于栅极电极的第二垂直堆叠件上的第二垂直型有源区域。可设置串选择晶体管，所述串选择晶体管具有位于栅极电极的第一垂直堆叠件上的栅极电极。可设置接地选择晶体管，所述接地选择晶体管具有位于栅极电极的第二垂直堆叠件上的栅极电极。第一导电类型的半导体区域设置在基底中。所述半导体区域形成具有第一垂直有源区域和第二垂直有源区域的掺杂/未掺杂的半导体结和P-N整流结(rectifying junction)中的至少一种。可设置位线，所述位线被电连接到串选择晶体管的端子上，可设置源极线，所述源极线电连接到接地选择晶体管的端子上。
附图说明
所包含的附图是为了提供对本发明构思的进一步理解，所述附图包含在说明书中并构成说明书的一部分。附图示出了本发明构思的示例性实施例，并与描述一起用于解释本发明构思的原理，其中：
图1是根据本发明构思的实施例的三维半导体存储装置的平面图；
图2A是示出图1的A部分的透视图；
图2B是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的变型实施例；
图2C是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的另一变型实施例；
图2D是示出图1的A部分的透视图，用于描述根据本发明构思的实施例的三维半导体存储装置的又一变型实施例；
图3是示出图2A的B部分的放大视图；
图4A至图4J是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的透视图；
图5A和5B是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的变型实施例的透视图；
图6A至6C是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的另一变型实施例的透视图；
图7A和7B是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的又一变型实施例的透视图；
图8是示出示出根据本发明构思的另一实施例的三维半导体存储装置的平面图；
图9A是示出图8的C部分的透视图；
图9B是示出示出根据本发明构思的另一实施例的三维半导体存储装置的变型实施例的透视图；
图10A至图10E是示出形成根据本发明构思的另一实施例的三维半导体存储装置的方法的变型实施例的透视图；
图11A和图11B是示出形成根据本发明构思的另一实施例的三维半导体存储装置的方法的变形实施例；
图12是示出包括基于本发明构思的技术精神的三维半导体存储装置的示例性电子系统的框图；
图13是示出包括基于本发明构思的技术精神的三维半导体存储装置的示例性存储卡的框图。
具体实施方式
下面，将参照附图更详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式实现，不应该被理解为限于这里阐述的实施例。相反，提供这些实施例以使得本公开彻底和完整，并将本发明构思的范围完全传达给本领域技术人员。
在附图中，为了进行清晰图解，将层和区域的尺寸进行了夸大。还应该理解的是，当层(或膜)被称为“位于”另一层或基底“上”时，其可以直接位于所述另一层或基底上，或者也可存在中间层。此外，还应理解的是，当层被称为“位于”另一层“下面”时，其可以直接位于所述另一层下面，也可存在一个或多个中间层。此外，还应该理解的是，当层被称为“位于”两层之间时，其可以是这两层之间仅有的层，也可存在一个或多个中间层。相同的标号始终用于指示相同的元件。
下面，将参照附图详细描述本发明构思的示例性实施例。
(第一实施例)
图1是根据本发明构思的实施例的三维半导体存储装置的平面图。图2A是示出图1的A部分的透视图。图3是示出图2A的B部分的放大视图。三维半导体存储装置可以是非易失性存储装置。
参照图1和2A，第一栅极堆叠件和第二栅极堆叠件可横向相互隔开地设置在半导体基底(下面称为基底)100上。基底100可以是硅基底、锗基底或硅-锗基底。所述基底100可以掺杂有第一类型掺杂物。例如，掺杂有第一类型掺杂物的阱区可以形成在基底100中。
第一栅极堆叠件可包括第一电介质图案105a以及第一栅极CG1和SSG，第一电介质图案105a和第一栅极交替并重复地堆叠在基底100上，第二栅极堆叠件可包括第二电介质图案105b以及第二栅极CG2和GSG，第二电介质图案105b和第二栅极在第一栅极堆叠件一侧交替并重复地堆叠在基底100上。第一栅极堆叠件和第二栅极堆叠件可沿着平行于基底100的顶表面的第一方向平行地延伸。因此，第一栅极CG1和SSG、第二栅极CG2和GSG以及第一电介质图案105a和第二电介质图案105b可具有沿着第一方向平行地延伸的线形。
第一栅极堆叠件中包含的第一栅极CG1和SSG可包括堆叠的多个第一单元栅极CG1，以及设置在最上面的第一单元栅极上的串选择栅极SSG。堆叠的第一单元栅极CG1和串选择栅极SSG可通过第一电介质图案105a彼此绝缘。第一栅极堆叠件的第一栅极CG1和SSG中最下面的第一栅极可以是最下面的第一单元栅极CG1。第二栅极堆叠件中包含的第二栅极CG2和GSG可包括堆叠的多个第二单元栅极CG2，以及设置在最上面的第二单元栅极上的接地选择栅极GSG。堆叠的第二单元栅极CG2和接地选择栅极GSG可通过第二电介质图案105b而彼此绝缘。第二栅极堆叠件中包含的第二栅极CG1和GSG中的最下面的第二栅极可以是最下面的第二单元栅极CG2。第一栅极CG1和SSG以及第二栅极CG2和GSG可包括从掺杂IVA族元素(例如，掺杂硅和掺杂锗)、导电金属氮化物(例如，氮化钛和氮化钽)、金属(例如，钛、钽、钨和铝)以及金属-IVA族元素化合物(例如，硅化钴、硅化钨和硅化钛)中选择的至少一种。第一电介质图案105a和第二电介质图案105b可由氧化物形成。
如图1和图2A中所示，第一栅极CG1和SSG可包括一个串选择栅极SSG，但是本发明构思的实施例不限于此。根据本发明构思的实施例，第一栅极CG1和SSG可包括堆叠在最上面的第一单元栅极上的多个串选择栅极SSG。在这种情况下，第一电介质图案105a还可包括设置在堆叠于第一栅极堆叠件中的串选择栅极SSG之间的第一电介质图案。类似地，第二栅极CG2和GSG可包括设置在最上面的单元栅极上的一个接地选择栅极GSG，或者可包括堆叠在最上面的第二单元栅极上的多个接地选择栅极GSG。
第一电介质图案105a中的最下面的第一电介质图案可设置在基底100与堆叠的第一栅极CG1和SSG中的最下面的第一栅极之间。类似地，第二电介质图案105b中的最下面的第二电介质图案可设置在基底100与堆叠的第二栅极CG2和GSG中的最下面的第二栅极之间。所述最下面的第一电介质图案和第二电介质图案的厚度可等于或小于设置在比最下面的第一电介质图案和第二电介质图案高的位置上的那些第一电介质图案和第二电介质图案的厚度。
第一电介质图案105a中的最上面的第一电介质图案可设置在堆叠的第一栅极CG1和SSG中的最上面的第一栅极上。第二电介质图案105b中的最上面的第二电介质图案可设置在堆叠的第二栅极CG2和GSG中的最上面的第二栅极上。所述最上面的第一电介质图案和第二电介质图案的厚度可等于或小于设置在比最上面的第一电介质图案和第二电介质图案低的位置上的那些第一电介质图案和第二电介质图案的厚度。
第一栅极堆叠件和第二栅极堆叠件可被构造为一个栅极堆叠件组。所述栅极堆叠件组可以以多个的形式被设置在基底100上。栅极堆叠件组可并排地沿着第一方向延伸。栅极堆叠件组可在与第一方向垂直并平行于基底100的第二方向上相互隔开。第一方向可对应于图1和图2A中的y轴方向，第二方向可对应于x轴方向。在每个栅极堆叠件组中，可在第一栅极堆叠件和第二栅极堆叠件之间限定沟槽115。
有源结构125可设置在栅极堆叠件组的第一栅极堆叠件和第二栅极堆叠件之间。换句话说，有源结构125可设置在沟槽115中。有源结构125可包括第一垂直型有源部分122a和第二垂直型有源部分123a。在第一栅极堆叠件中，第一垂直型有源部分122a可与第一栅极堆叠件中第一栅极CG1和SSG的侧壁叠置。第二垂直型有源部分123a可与第二栅极CG2和GSG的侧壁叠置。更具体地，第一栅极CG1和SSG中的每一个都具有沿着第一方向并排延伸的两个侧壁，第二栅极CG2和GSG中的每一个也都具有沿着第一方向并排延伸的两个侧壁。第一垂直型有源部分122a可与沿第一方向延伸的第一栅极CG1和SSG中的每一个的一个侧壁的一部分叠置。第二垂直型有源部分123a可与第二栅极CG2和GSG中的每一个的一个侧壁的一部分叠置。与第一垂直型有源部分122a叠置的第一栅极CG1和SSG的所述一个侧壁可面对与第二垂直型有源部分123a叠置的第二栅极CG2和GSG的所述一个侧壁。第一垂直型有源部分122a和第二垂直型有源部分123a可由具有半导体特征的材料形成。第一垂直型有源部分122a和第二垂直型有源部分123a可由硅、锗和/或硅-锗形成。第一垂直型有源部分122a和第二垂直型有源部分123a可掺杂有第一类型掺杂物，或可以未掺杂。第一垂直型有源部分122a和第二垂直型有源部分123a是第一导电类型，结掺杂半导体区域是与第一导电类型相反的第二导电类型。对于基底中的第一导电类型的半导体区域，所述半导体区域形成具有第一垂直有源部分和第二垂直有源部分的掺杂/未掺杂的半导体结和至少一个P-N整流结。
栅极电介质层140可设置在第一栅极CG1和SSG与第一垂直型有源部分122a之间、以及第二栅极CG2和GSG与第二垂直型有源部分123a之间。设置在第一单元栅极CG1和第一垂直型有源部分122a之间的以及第二单元栅极CG2和第二垂直型有源部分123a之间的栅极电介质层140可包括信息存储元件。可参照图3详细描述栅极电介质层140。图3是示出第一单元栅极CG1和第一垂直型有源部分122a之间的栅极电介质层140的放大的示图。
参照图1、2A和3，栅极电介质层140可包括隧道电介质层137a、信息存储层137b和阻挡电介质层137c。信息存储层137b可被设置在隧道电介质层137a和阻挡电介质层137c之间。信息存储层137b可对应于信息存储元件。隧道电介质层137a可与第一垂直型有源部分122a相邻，阻挡电介质层137c可与第一单元栅极CG1相邻。信息存储层137b可包括包含可存储电荷的陷阱(trap)的电介质层。例如，信息存储层137b可包括氮化物层、金属氧化物层(例如，氧化铪和氧化铝)和/或纳米点(nano dot)。纳米点可由IVA族元素和/或金属形成，但是，本发明构思的实施例不限于此。信息存储层137b可以以其他形式实现。信息存储层137b可通过从氧化物层、氮化物层、氮氧化合物层和金属氧化物层中进行选择而形成为单层或多层。阻挡电介质层137c可通过从氧化物层和高电介质层(例如，诸如氧化铝层和氧化铪层的金属氧化物层)中选择而形成为单层或多层，所述高电介质层具有比隧道电介质层137a的介电常数高的介电常数。
参照图1和图2A，所述栅极电介质层140可延伸而被设置在栅极CG1、SSG、CG2、GSG中的每一个和与其相邻的电介质图案105a或105b之间。靠近选择栅极SSG和GSG的栅极电介质层140与靠近单元栅极CG1和CG2的栅极电介质层140可由相同的材料形成。第一垂直型有源部分122a可接触构成沟槽115的一个侧壁的第一电介质图案105a的一个侧壁，第二垂直型有源部分123a可接触构成沟槽115的一个侧壁的第二电介质图案105b的一个侧壁。
结掺杂区域(conjunction doped region)120可被设置在基底100中并位于有源结构125下面。结掺杂区域120可连接到有源结构125中的第一垂直型有源部分122a和第二垂直型有源部分123a的下端。更具体地，结掺杂区域120可接触第一垂直型有源部分122a和第二垂直型有源部分123a的下端。结掺杂区域120中主载流子(major carrier)可与通过施加到栅极CG1、SSG、CG2和GSG的操作电压在第一垂直型有源部分122a和第二垂直型有源部分123a中产生的沟道中的载流子相同。结掺杂区域120可掺杂有第二类型的掺杂物。第一类型的掺杂物和第二类型的掺杂物之一可以是n-型掺杂物，另一个可以是p-型掺杂物。
第一垂直型有源部分122a和第一单元栅极CG1之间的交叉区域可以被定义为第一单元区域，第二垂直型有源部分123a和第二单元栅极CG2之间的交叉区域可被定义为第二单元区域。此外，第一垂直型有源部分122a和串选择栅极SSG之间的交叉区域可被定义为串选择区域，第二垂直型有源部分123a和接地选择栅极GSG之间的交叉区域可被定义为接地选择区域。位于第一单元区域中的第一单元栅极CG1、第一垂直型有源部分122a以及它们之间的栅极电介质层140可被包含在第一单元晶体管中，第二单元区域中的第二单元栅极CG2、第二垂直型有源部分123a以及它们之间的栅极电介质层140可被包含在第二单元晶体管中。第一单元晶体管和第二单元晶体管可以是非易失性存储单元。类似地，串选择区域中的串选择栅极SSG、第一垂直型有源部分122a以及它们之间的栅极电介质层140可被包含在串选择晶体管中，接地选择栅极GSG、第二垂直型有源部分123a以及它们之间的栅极电介质层140可被包含在接地选择晶体管中。
由于第一栅极堆叠件的第一栅极CG1和SSG以及第一垂直型有源部分122a，多个第一单元晶体管和串选择晶体管可顺序堆叠以彼此串联。类似地，由于第二栅极堆叠件的第二栅极CG2和GSG以及第二垂直型有源部分123a，多个第二单元晶体管和接地选择晶体管可顺序堆叠以彼此串联。在这种情况下，结掺杂区域120可如上面所述连接到第一垂直型有源部分122a和第二垂直型有源部分123a的下端。因此，最下面的第一单元晶体管(其包括最下面的第一单元栅极CG1以及与最下面的第一单元栅极CG1叠置的第一垂直型有源部分122a)可被串联到最下面的第二单元晶体管(其包括最下面的第二单元栅极CG2和与所述最下面的第二单元栅极CG2叠置的第二垂直型有源部分123a)。结果，通过有源结构125实现的结掺杂区域120、堆叠的第一单元晶体管、串选择晶体管、堆叠的第二单元晶体管和接地选择晶体管可形成一个单元串。单元串可根据第一垂直型有源部分122a、结掺杂区域120和第二垂直型有源部分123a在x-z平面内具有“U”形形状。单元串可以是单个NAND型非易失性存储单元的串。
参照图1和2A，可以在沟槽115中设置多个有源结构125。沟槽115中的有源结构125可在第一方向上彼此隔开。此外，也可在沟槽115的底表面之下在基底100中设置多个结掺杂区域120。沟槽115下面的结掺杂区域120可分别被设置在沟槽115中的有源结构125下面。结掺杂区域120的每一个可连接到每个有源结构125中的第一垂直型有源部分122a和第二垂直型有源部分123a的下端。沟槽115下面的结掺杂区域120可沿着第一方向对齐，并且可相互隔开。结果，由于各个栅极堆叠件组、沟槽115中的有源结构125以及沟槽115下面的结掺杂区域120，可实现沿着第一方向对齐并具有“U”形形状的多个单元串。如上所述，多个栅极堆叠件组可设置在基底100上。因此，多个沟槽115可限定在基底100上，多个有源结构125可设置在沟槽115中的每一个中，多个结掺杂区域120可在每个沟槽115下面设置在基底100中。结果，如图1中所示，在平面图中，有源结构125以及结掺杂区域120可沿着第一方向和第二方向二维地布置。
串选择栅极SSG和接地选择栅极GSG可被彼此独立地控制。位于不同高度的第一单元栅极CG1可被彼此独立地控制，位于不同高度的第二单元栅极CG2可被彼此独立地控制。此外，位于相同高度的第一栅极CG1和第二栅极CG2可被彼此独立地控制。
如上所述，多个栅极堆叠件组可被设置在基底100上。在这种情况下，根据一个实施例，分别设置在栅极堆叠件组中并位于相同高度的第一单元栅极CG1可彼此电连接。类似地，分别设置在栅极堆叠件组中并位于相同高度的第二单元栅极CG2可彼此电连接。
第一填充电介质图案127b可设置在每个有源结构125中的第一垂直型有源部分122a和第二垂直型有源部分123a之间。根据本发明构思的实施例，第一填充电介质图案127b可接触第一垂直型有源部分122a和第二垂直型有源部分123a之间的结掺杂区域120。第一填充电介质图案127b可由氧化物、氮化物和/或氮氧化物形成。第二填充电介质图案155可填充在沟槽115中彼此相邻的有源结构125之间的空间。第二填充电介质图案155可由氧化物、氮化物和/或氮氧化物形成。器件隔离图案147可填充栅极堆叠件组之间形成的沟(trench)130中。器件隔离图案147可由氧化物、氮化物和/或氮氧化物形成。
根据本发明构思的实施例，设置在沟槽115下面的结掺杂区域120之间的基底100的顶表面可相对于结掺杂区域120的顶表面凹陷。因此，凹陷区域150可限定在沟槽115下面的结掺杂区域120之间。凹陷区域150的底表面可低于结掺杂区域120的底表面。第二填充电介质图案155可向下延伸以填充凹陷区域150。
位线170可电连接到第一垂直型有源部分122a的上端。位线170可位于比第一垂直型有源部分122a的上端高的位置。位线170可与第一栅极CG1和SSG以及第二栅极CG2和GSG交叉。例如，位线170可沿着第二方向延伸。多个位线170可在基底100上沿着第二方向并排延伸。各个位线170可电连接到沿着第二方向布置为形成行的有源结构125中的第一垂直型有源部分122a的上端。
第一导电焊盘160a可设置在第一垂直型有源部分122a上。第一导电焊盘160a可接触第一垂直型有源部分122a的上端。第一导电焊盘160a还可横向延伸以被设置在第一电介质图案105上。第一导电焊盘160a可由从掺杂的IVA族元素(例如，掺杂硅和掺杂锗)、导电金属氮化物(例如，氮化钛和氮化钽)、金属(例如，钛、钽、钨和铝)以及金属-IVA族元素化合物(例如，硅化钴、硅化钨和硅化钛)中选择的至少一种形成。掺杂有第二类型掺杂物漏极区可设置在第一垂直型有源部分122a的上部。漏极区域的底表面的高度可设置为近似于串选择栅极SSG的顶表面。漏极区可接触第一导电焊盘160a的下表面。根据本发明构思的实施例，可省略漏极区域。位线170可电连接到第一导电焊盘160a。即，位线170可通过第一导电焊盘160a电连接到第一垂直型有源部分122a的上端。
源极线180可电连接到第二垂直型有源部分123a的上端。源极线180可设置为高于第二垂直型有源部分123a的上端。第二导电焊盘160b可设置在第二垂直型有源部分123a的上面。第二导电焊盘160b可接触第二垂直型有源部分123a的上端。第二导电焊盘160b还可横向延伸以被设置在第二电介质图案105b上。第二导电焊盘160b可与第一导电焊盘160a由相同材料形成。掺杂有第二类型掺杂物的源极可设置在第二垂直型有源部分123a的上部。源极区域的底表面的高度可近似于接地选择栅极GSG的下表面。源极可接触第二导电焊盘160b的下表面。根据本发明构思的实施例，可省略源极区域。源极线180可电连接到第二导电焊盘160b，即，源极线180可通过第二导电焊盘160b电连接到第二垂直型有源部分123a的上端。
源极线180可平行于位线170延伸。源极线180可在基底100上设置为多条。源极线180的每一条可电连接到沿着第二方向布置的多个有源结构125中的第二垂直型有源部分123a的上端。
源极线180和位线170可相对于基底100的顶表面位于不同的高度。例如，如图2A所示，源极线180可被设置为高于位线170。第一层间电介质可覆盖包括第一导电焊盘160a和第二导电焊盘160b的基底100的整个表面，位线170可设置在第一中间层电介质上面。位线170可通过穿透第一中间电介质的位线销(bit line plug)165电连接到第一导电焊盘160a。第二中间层电介质可覆盖第一中间层电介质和源极线180。源极线180可通过穿透第一中间层电介质和第二中间层电介质的源极线销175电连接到第二导电焊盘160b。图2A中已经省略了第一中间层电介质和第二中间层电介质，以重点强调本发明构思的本实施例的特征。
已经描述了源极线180可高于位线170，但是，本发明构思的实施例不限于此。根据本发明构思的实施例，位线170可设置为高于源极线180。在这种情况下，源极线180可设置在第一中间层电介质和第二中间层电介质之间，位线170可设置在第二中间层电介质上。或者，位线170和源极线180可位于相同高度。
已经描述了源极线180可平行于位线170，但是本发明构思的实施例不限于此。根据本发明构思的实施例，源极线180可与位线170设置在不同高度，并且源极线180可沿着第一方向延伸以与位线170交叉。在这种情况下，源极线180可电连接到位于相应沟槽115中的有源结构125的第二垂直型有源部分123a。
位线170可包括具有低电阻率的导电材料。例如，位线170可包括从下列材料中选择的至少一种，所述材料包括：金属(例如，钨、钛、钽、铝和铜)、导电金属氮化物(例如，氮化钛和氮化钽)、金属-IVA族元素化合物(例如，硅化钨和硅化钴)。源极线180可包括具有低电阻率的导电材料。例如，源极线180可包括电阻率低于掺杂的IVA族元素(例如掺杂硅)的电阻率的导电材料。例如，源极线180可包括从下列材料中选择的至少一种，所述材料包括：金属(例如，钨、钛、钽、铝和铜)、导电金属氮化物(例如，氮化钛和氮化钽)、金属-IVA族元素化合物(例如，硅化钨和硅化钴)。位线销165可包括从下列材料中选择的至少一种，所述材料包括：掺杂的IVA族元素(例如掺杂硅)、金属(例如，钨、钛、钽、铝和铜)、导电金属氮化物(例如，氮化钛和氮化钽)、金属-IVA族元素化合物(例如，硅化钨和硅化钴)。源极线销175可包括从下列材料中选择的至少一种，所述材料包括：掺杂的IVA族元素(例如掺杂硅)、金属(例如，钨、钛、钽、铝和铜)、导电金属氮化物(例如，氮化钛和氮化钽)、金属-IVA族元素化合物(例如，硅化钨和硅化钴)。
根据上面描述的半导体存储装置，所述单元串可具有堆叠的第一单元栅极CG1和串选择栅极SSG、堆叠的第二单元栅极CG2和接地选择栅极GSG、第一垂直型有源部分122a和第二垂直型有源部分123a以及结掺杂区域120，使得单元串可被构造为具有“U”形形状。因此，被施加参考电压的源极线180可由低电阻率的导电金属形成。结果，可实现具有优良可靠性的三维半导体存储装置。此外，可实现能够以高速工作的三维半导体存储装置，此外，第一垂直型有源部分122a和第二垂直型有源部分123a可与结掺杂区域120连接，使得可简化具有“U”形形状的单元串的结构。
根据上面描述的三维半导体存储装置，位于沟槽115下面的结掺杂区域120可通过填充凹陷区域150的第二填充电介质图案155相互电隔离。或者，位于沟槽115下面的结掺杂区域120可通过其他形式电隔离，将参照附图详细描述所述其他形式。下面，将使用与上面描述的元素相同的标号表示变型实施例的元素。
图2B是示出图1的A部分的透视图，以描述根据本发明构思的实施例的三维半导体存储装置的变型实施例。
参照图2B，第一栅极堆叠件和第二栅极堆叠件之间的沟槽115的底表面整体上具有相同高度。换句话说，位于沟槽115下面的结掺杂区域120之间的基底100的顶表面基本上位于与结掺杂区域120的顶表面的高度相同的高度(在本变型实施例中可省略图2A的凹陷区域150)。在这种情况下，结掺杂区域120之间的基底100可如上所述掺杂有第一类型的掺杂物。因此，掺杂有第二类型的掺杂物的结掺杂区域120可彼此电隔离。
图2C是示出图1的A部分的透视图，以描述根据本发明构思的实施例的三维半导体存储装置的另一变型实施例。
参照图2C，三维半导体存储装置还包括场(field)电介质图案101，所述场电介质图案101形成在基底100中，以限定基础(base)有源部分102。场电介质图案101可填充基底100中形成的基础沟(base trench)。基础有源部分102可相互隔开。例如，在平面图中，基础有源部分102可沿着第一方向和第二方向二维地布置。结掺杂区域120可分别形成在基础有源部分102中。因此，结掺杂区域120可通过场电介质图案101彼此电连接。第一栅极堆叠件和第二栅极堆叠件之间的沟槽115的底表面可由沿着第一方向布置的基础有源部分102以及基础有源部分102之间的场电介质图案101构成。
图2D是示出图1的A部分的透视图，以描述根据本发明构思的实施例的三维半导体存储装置的又一变型实施例。根据本变型实施例的三维半导体存储装置可包括与图2A的有源结构不同的有源结构。
参照图2D，有源结构125a可包括第一垂直型有源部分122a、第二垂直型有源部分123a和平面部分124a。平面部分124a可设置在第一填充电介质图案127b和基底100之间。平面部分124a可设置在第一填充电介质图案127b和结掺杂区域120之间。平面部分124a可接触结掺杂区域120。平面部分124a可连接到第一垂直型有源部分122a和第二垂直型有源部分123a。平面部分124a可接触第一垂直型有源部分122a和第二垂直型有源部分123a而不存在界面。即，平面部分124a和第一垂直型有源部分122a以及第二垂直型有源部分123a可以是一体的。平面部分124a可与第一垂直型有源部分122a和第二垂直型有源部分123a由相同的材料形成。
图2D中示出的有源结构还可被应用于图2B和2C中示出的三维半导体存储装置。即，有源结构125可用图2D的有源结构125a代替。
接着，将参照附图详细描述形成根据本发明构思的实施例的三维半导体存储装置的方法。
图4A至图4J是示出形成根据本发明构思的实施例的三维半导体存储装置的方法。
参照图4A，电介质层105和牺牲层110可交替并重复地堆叠在基底100上。基底100可以是硅基底、锗基底或硅-锗基底。基底100可掺杂有第一类型掺杂物。牺牲层110可由相对于电介质层105具有蚀刻选择性的材料形成。例如，当电介质层105由氧化物层形成时，牺牲层110可由氮化物层和/或氮氧化合物层形成。最下面的电介质层可形成在最下面的牺牲层110和基底100之间。最下面的电介质层可形成为厚度等于或小于设置在其上面的牺牲层的厚度。最上面的电介质层可形成在最上面的牺牲层上。最上面的电介质层可形成为厚度等于或大于设置在其下面的电介质层的厚度。电介质层105的数量可以比牺牲层110的数量多1。
参照图4B，电介质层105和牺牲层110可被连续地图案化以形成沟槽115。沟槽115可沿着平行于基底100的顶表面的第一方向并排延伸。沟槽115可平行于基底100的顶表面，并可在与第一方向垂直的第二方向上彼此隔开。在附图中，第一方向可对应于y轴方向，第二方向可对应于x轴方向。
可通过离子注入法将第二类型掺杂物提供给具有沟槽115的基底100，以在沟槽115的底表面下面的基底中形成预备掺杂区域119。可通过沟槽115将第二类型掺杂物提供给沟槽115的底表面下面的基底100。因此，可通过沟槽115以自对齐方式形成预备掺杂区域119。
参照图4C，有源层可共形地形成在具有预备掺杂区域119的基底100上，可在有源层上执行各向异性蚀刻以形成预备有源结构。预备有源结构可包括与沟槽115的第一侧壁接触的第一预备有源部分122以及与沟槽115的第二侧壁接触的第二预备有源部分123。第一预备有源部分122和第二预备有源部分123可沿着沟槽115的第一侧壁和第二侧壁在第一方向上并排延伸。第一预备有源部分122和第二预备有源部分123的下端可接触预备掺杂区域119。可将第一预备有源部分122和第二预备有源部分123之间的预备掺杂区域119暴露出来。第一预备有源部分122和第二预备有源部分123可由IVA族元素(例如，硅、锗、硅-锗)形成。第一预备有源部分122和第二预备有源部分123可掺杂有第一类型掺杂物，或者未掺杂。
第一填充电介质层127a可被形成为填充位于具有预备有源结构的基底100上的沟槽115。可将第一填充电介质层127a平坦化。第一填充电介质层127a可被平坦化，直到暴露出预备有源部分122和123的上端。因此，平坦化的第一填充电介质层127a可形成在沟槽115中。平坦化的第一填充电介质层127a可接触第一预备有源部分122和第二预备有源部分123之间的预备掺杂区域119。平坦化的第一填充电介质层127a可由相对于牺牲层110具有蚀刻选择性的材料形成。例如，平坦化的第一填充电介质层127a可由氧化物形成。
参照图4D，电介质层105和牺牲层110可连续地被图案化以形成沟130。沟130可被形成为沿着第一方向并排延伸。沟130和沟槽115可沿着第二方向交替和重复地布置。通过形成沟130，第一图案堆叠件和第二图案堆叠件可形成在彼此相邻的一对沟之间。第一图案堆叠件可包括交替和重复地堆叠的第一电介质图案105a和第一牺牲图案110a，第二图案堆叠件可包括交替并重复地堆叠的第二电介质图案105b和第二牺牲图案110b。沟槽115可设置在第一图案堆叠件和第二图案堆叠件之间。第一图案堆叠件可接触第一预备有源部分122，第二图案堆叠件可接触第二预备有源部分123。
交替堆叠的第一电介质图案105和第一牺牲图案110a中的每一个均可具有沿着第一方向并排延伸的两个侧壁。第一电介质图案105a和第一牺牲图案110a中的每一个的一个侧壁可接触第一预备有源部分122，其另一个侧壁可被暴露到沟130中的一个。类似地，交替堆叠的第二电介质图案105b和第二牺牲图案110b中的每一个均可具有沿着第一方向并排延伸的两个侧壁。第二电介质图案105b和第二牺牲图案110b中的每一个的一个侧壁可接触第二预备有源部分123，另一个侧壁可暴露到沟130中另一个。
参照图4E，可移除暴露到沟130的第一牺牲图案110a和第二牺牲图案110b。在这种情况下，第一电介质图案105a和第二电介质图案105b可由预备有源部分122和123支撑并被保留。因此，可形成第一空区域135a和第二空区域135b。可通过移除第一牺牲图案110a来形成第一空区域135a，可通过移除第二牺牲图案110b来形成第二空区域135b。可通过各向同性蚀刻工艺来移除第一牺牲图案110a和第二牺牲图案110b。
参照图4F，栅极电介质层140可形成在具有第一空区域135a和第二空区域135b的基底100上。栅极电介质绝缘层140可被形成为沿着第一空区域135a和第二空区域135b的内表面具有基本均匀的厚度。栅极电介质层140还可被形成在沟130的侧壁上、最上面的电介质图案的顶表面上以及沟130的底表面上。如上面参照图3所描述的，栅极电介质层140可包括顺序形成的隧道电介质层、信息存储层和阻挡电介质层。接着，在基底100上可形成栅极导电层以填充第一空区域135a和第二空区域135b。栅极导电层可填充沟130的一部分或全部。可移除第一空区域135a和第二空区域135b外部的栅极导电层。因此，可分别在第一空区域135a中形成第一栅极CG1和SSG，可分别在第二空区域135b中形成第二栅极CG2和GSG。如上面参照图1和图2A所描述的，第一栅极CG1和SSG可包括堆叠的多个第一单元栅极CG1以及位于最上面的第一单元栅极上的串选择栅极SSG，第二栅极CG2和GSG可包括堆叠的多个第二单元栅极CG2和位于最上面的第二单元栅极上的接地选择栅极GSG。
如图中所示，可移除第一空区域135a和第二空区域135b外部的栅极电介质层。或者，根据本发明构思的实施例，可保留第一空区域135a和第二空区域135b外部的栅极电介质层。
参照图4G，可分别形成器件隔离图案145以填充沟130。例如，器件隔离图案145可包括氧化物、氮化物和/或氮氧化物。
接着，可在基底100上形成掩模图案147。掩模图案147可包括暴露平坦化的第一填充电介质层127a的一部分的开口148。掩模图案147可包括相互隔开的多个开口148。在平面图中，开口148可沿着行和列二维地布置。掩模图案147可覆盖平坦化的第一填充电介质层127a的其他部分。此外，掩模图案147可覆盖整个器件隔离图案145和整个最上面的电介质图案。
可通过使用掩模图案147作为蚀刻掩模来蚀刻暴露的第一填充电介质层127a。因此，第一填充电介质图案127b可形成在沟槽115中以沿第一方向彼此隔开。可暴露位于沟槽115中的第一填充电介质图案127b之间的第一预备有源部分122和第二预备有源部分123的部分。
根据本发明构思的实施例，当平坦化的第一填充电介质层127a由相对于器件隔离图案145和最上面的电介质图案具有蚀刻选择性的电介质材料形成时，掩模图案147可包括沿着第二方向并排延伸的掩模线。所述掩模线可在第一方向上彼此隔开。可通过掩模线覆盖平坦化的第一填充电介质层127a的一部分，并且可暴露位于掩模线之间的平坦化的第一填充电介质图层127a的另一部分。在这种情况下，可使用掩模线、最上面的电介质图案以及器件隔离图案145作为掩模，通过蚀刻暴露的第一填充电介质层127a来形成第一填充电介质图案127b。
下面，为了便于解释，将描述具有开口148的掩模图案147的形成。
参照图4H，在形成第一填充电介质图案127b之后，可移除第一预备有源部分122和第二预备有源部分123的暴露的部分。因此，可在沟槽115中形成有源结构125。有源结构125可包括设置在第一填充电介质图案127b与第一栅极CG1和SSG之间的第一垂直型有源部分122a以及设置在第一填充电介质图案127b与第二栅极CG2和GSG之间的第二垂直型有源部分123a。
当移除了第一预备有源部分122和第二预备有源部分123的暴露的部分时，第一填充电介质图案127b或第一填充电介质图案127b/掩模图案147可用作蚀刻掩模。可通过各向同性蚀刻移除第一预备有源部分122和第二预备有源部分123的暴露的部分。当移除了第一预备有源部分122和第二预备有源部分123的暴露的部分时，第一垂直型有源部分122a和第二垂直型有源部分123a在第一方向上的宽度可小于第一填充电介质图案127b在第一方向上的宽度。
参照图4I，位于沟槽115中的第一填充电介质图案127b之间的预备掺杂区域119的一部分可被蚀刻而被移除。因此，可形成凹陷区域150，并在有源结构125和第一填充电介质图案127b下面形成结掺杂区域120。结掺杂区域120可对应于预备掺杂区域119的一部分。换句话说，可通过部分移除预备掺杂区域119而将多个结掺杂区域120彼此分开。
可通过使用掩模图案147作为蚀刻掩模来移除一部分预备掺杂区域119。可通过各向同性蚀刻工艺和/或各向异性蚀刻工艺来移除预备掺杂区域119。凹陷区域150的底表面可低于结掺杂区域120的底表面。
参照图4J，在形成凹陷区域150之后，可移除掩模图案147。接着，可在基底100上形成第二填充电介质层。第二填充电介质层可填充沟槽115中的第一填充电介质图案127b之间的空间。此外，第二填充电介质层可填充凹陷区域150。此外，第二填充电介质层可接触位于沟槽115的两侧壁上的第一电介质图案105a和第二电介质图案105b。第二填充电介质层可被平坦化以形成第二填充电介质图案155。第一填充电介质图案127b和第二填充电介质图案155可在沟槽115中沿着第一方向交替并重复地布置。第二填充电介质图案155可填充沟槽115中的第一填充电介质图案127b与凹陷区域150之间的空间。此外，第二填充电介质图案155可接触形成沟槽115的两个侧壁的第一电介质图案105a和第二电介质图案105b的侧壁。
接着，焊盘导电层可形成在基底100上以接触第一垂直型有源部分122a和第二垂直型有源部分123a的上端，焊盘导电层可被图案化以形成图1和图2A的第一导电焊盘160a和第二导电焊盘160b。接着，可形成如上面参照图1和图2A描述的第一中间层电介质层、位线销165、位线170、第二中间层电介质层、源极线销175以及源极线180。因此，可以实现参照图1和2A所描述的三维半导体存储装置。
另一方面，根据形成三维半导体存储装置的方法，可在形成栅极CG1、SSG、CG2和GSG以及器件隔离图案145之后形成有源结构125.，但是本发明构思的实施例不限于此。
根据本发明构思的实施例，可在首先形成有源结构125之后形成沟130、栅极CG1、SSG、CG2和GSG以及器件隔离图案145。例如，可直接在形成图4C的所得物之后，顺序执行使用图4G的掩模图案147形成第一填充电介质图案127b的工艺、形成有源结构的工艺、形成凹陷区域150的工艺以及形成第二填充电介质图案155的工艺。
下面，将参照图2B描述形成三维半导体存储装置的方法。该方法可与形成参照图4A至图4J所描述的三维半导体存储装置的方法类似。因此，本发明的描述将注重于其特征部分。
图5A和5B是示出形成根据本发明构思的实施例的三维半导体存储装置的方法的变形实施例的透视图。
参照图5A，结掺杂区域120可通过将第二类型掺杂离子选择性地注入到掺杂第一类型掺杂剂的基底100中来形成。结掺杂区域120可彼此隔开。由于掺杂第一类型掺杂剂的基底100设置在结掺杂区域120之间，所以结掺杂区域120可彼此电隔离。结掺杂区域120可以在平面图中沿行和列二维布置。
参照图5B，电介质层105和牺牲层110可交替和重复地堆叠在具有结掺杂区域120的基底100上。电介质层105和牺牲层110可以被连续地图案化，以形成沿第一方向并排延伸的沟槽115。第一方向可对应于图的y轴方向。沟槽115可沿第一方向布置，以使成列的结掺杂区域120暴露。
接下来，可通过执行与参照图4C到图4H以及图4J描述的方法相同的方法来实现图2B中示出的三维半导体存储装置。在该变型实施例中，可以不形成参照图4I描述的凹陷区域150。
接下来，将参照附图来描述形成图2C中示出的三维半导体存储装置的方法的主要特点。
图6A至6C是示出根据本发明构思的实施例的用于形成三维半导体存储装置的方法的另一变型实施例的透视图。
参照图6A，场电介质图案101可被形成在掺杂第一类型掺杂剂的基底100中，以限定基础有源部分102。基础有源部分102可与基底100的被场电介质图案101围绕的部分对应。场电介质图案101可填充形成在基底100中的基础沟。基础有源部分102可彼此隔开，并且可在平面图中沿行和列二维布置。场电介质图案101可包括氧化物、氮化物和/或氮氧化物。
参照图6B，可通过将第二类型掺杂离子注入到基础有源部分102中来形成结掺杂区域120。多个结掺杂区域120可分别形成在多个基础有源部分102中。
参照图6C，电介质层105和牺牲层110可交替和重复地堆叠在具有场电介质图案101和结掺杂区域120的基底100上。电介质层105和牺牲层110可以被连续地图案化，以形成沿第一方向延伸的沟槽115。沟槽115可沿第一方向布置，以使成列的结掺杂区域120和结掺杂区域120之间的场电介质图案101暴露。
接下来，可通过执行与参照图4C到图4H以及图4J描述的方法相同的方法来实现图2C中示出的三维半导体存储装置。在该变型实施例中，可以不形成参照图4I描述的凹陷区域150。
接下来，将参照附图来描述形成图2D中示出的三维半导体存储装置的方法的主要特点。
图7A和7B是示出根据本发明构思的实施例的形成三维半导体存储装置的方法的又一变型实施例的透视图。形成根据该变型实施例的三维半导体存储装置的方法可包括参照图4A和图4B描述的方法。
参照图7A，有源层121可被共形地形成在具有沟槽115的基底100上。有源层121可被形成在沟槽115的两个侧壁和底表面上，以具有基本均匀的厚度。有源层121可填充沟槽115的仅仅一部分。第一填充电介质层127可形成在有源层121上，以填充沟槽115。
参照图7B，第一填充电介质层127和有源层121可被平坦化，直到最上面的电介质层105暴露，从而在沟槽115中形成预备有源结构和平坦化的第一填充电介质层127a。预备有源结构可包括：第一预备有源部分122，与沟槽115的第一侧壁接触；第二预备有源部分123，与沟槽115的第二侧壁接触；预备平坦部分124，设置在沟槽115的底表面与平坦化的第一填充电介质层127a之间。第一预备有源部分122、预备平坦部分124和第二预备有源部分123可形成为一体。可以类似于参照图4D到图4J描述的工艺执行随后的工艺。
参照图7A和图7B描述的方法可被应用到参照图5A和图5B和/或图6A到图6C描述的形成三维半导体存储装置的方法。
(第二实施例)
图8是示出示出根据本发明构思的另一实施例的三维半导体存储装置的平面图。图9A是示出图8的C部分的透视图。
参照图8和图9A，在基底200上的第一栅极堆叠件和第二栅极堆叠件可沿第一方向并排延伸。基底200可以是硅基底、锗基底或者硅锗基底。基底200可以掺杂第一类型掺杂剂。第一栅极堆叠件可包括交替和重复地堆叠的第一电介质图案205a以及第一栅极CGa1和SSGa，第二栅极堆叠件可包括交替和重复地堆叠在基底200上位于第一栅极堆叠件一侧的第二电介质图案205b以及第二栅极CGa2和GSGa。
包括在第一栅极堆叠件中的第一栅极CGa1和SSGa可包括堆叠的多个第一单元栅极CGa1和设置在最上面的第一单元栅极之上的串选择栅极SSGa。包括在第一栅极堆叠件中的第一栅极CGa1和SSGa中的最下面的第一栅极可以是最下面的第一单元栅极CGa1。包括在第二栅极堆叠件中的第二栅极CGa2和GSGa可包括堆叠的多个第二单元栅极CGa2和堆叠在最上面的第二单元栅极之上的接地选择晶体管GSGa。包括在第二栅极堆叠件中的第二栅极CGa2和GSGa中的最下面的第二栅极可以是最下面的第二单元栅极CGa2。第一栅极CGa1和SSGa以及第二栅极CGa2和GSGa可由与第一实施例中描述的栅极CG1、SSG、CG2和GSG的材料相同的材料形成。电介质图案205a和205b可由与第一实施例中描述的电介质图案105a和105b的材料相同的材料形成，并且可具有与第一实施例中描述的电介质图案105a和105b的特性(例如，厚度和/或位置)相同的特性。
根据本发明构思的实施例，第一栅极CGa1和SSGa可包括多个堆叠在最上面的第一单元栅极之上的串选择栅极SSGa。类似地，第二栅极CGa2和GSGa可包括设置在最上面的第二单元栅极之上的一个接地选择栅极GSGa，或者可包括堆叠在最上面的第二单元栅极之上的多个接地选择栅极GSGa。
第一栅极堆叠件和第二栅极堆叠件可被配置为一个栅极堆叠组。该栅极堆叠组在基底200之上可被设置为多个。所述多个栅极堆叠组可沿第一方向并排延伸。栅极堆叠组可沿与第一方向垂直的第二方向彼此隔开。第一方向可对应于图8和图9A中的y轴方向，第二方向可对应于图8和图9A中的x轴方向。沟230可分别被限定在各个所述堆叠组中的第一栅极堆叠件和第二栅极堆叠件之间以及栅极堆叠组之间。
掺杂第二类型掺杂剂的结掺杂区域203可设置在基底200中。结掺杂区域203可以沿着平面图中的行和列二维地布置。结掺杂区域203可以彼此隔开。掺杂第一类型掺杂剂的基底200可被设置在结掺杂区域203之间。因此，结掺杂区域203可被电隔离。结掺杂区域203可具有沿第二方向延伸的矩形顶表面。结掺杂区域203可包括与各个栅极堆叠组中的第一栅极堆叠件和第二栅极堆叠件叠置的边缘部分以及位于第一栅极堆叠件和第二栅极堆叠件之间的中央部分。结掺杂区域203可以不设置在栅极堆叠组之间。
第一垂直型有源部分222可穿过第一栅极堆叠件中的第一电介质图案205a和第一栅极CGa1和SSGa而连接到结掺杂区域203的边缘部分，第二垂直型有源部分223可穿过第二栅极堆叠件中的第二电介质图案205b和第二栅极CGa2和GSGa而连接到结掺杂区域203的另一边缘部分。第一垂直型有源部分222可被设置在穿透彼此交替地堆叠的第一电介质图案205a和第一栅极CGa1和SSGa的第一通道孔215a中，第二垂直型有源部分223可被设置在穿透彼此交替地堆叠的第二电介质图案205b和第二栅极CGa2和GSGa的第二通道孔215b中。第一垂直型有源部分222和第二垂直型有源部分223可分别接触结掺杂区域203的两个边缘部分。第一垂直型有源部分222和第二垂直型有源部分223可被包括在有源结构225中。第一栅极CGa1和SSGa可分别具有围绕第一垂直型有源部分222的侧壁。第一垂直型有源部分222可与第一栅极CGa1和SSGa的侧壁叠置。类似地，第二栅极CGa2和GSGa可分别具有围绕第二垂直型有源部分223的侧壁。第二垂直型有源部分223可与第二栅极CGa2和GSGa的侧壁叠置。
第一垂直型有源部分222和第二垂直型有源部分223可具有管形状或者通心粉形状。在这种情况下，第一垂直型有源部分222和第二垂直型有源部分223可分别被填充有填充电介质图案227。另外，根据实施例，第一垂直型有源部分222和第二垂直型有源部分223可以为柱形。在这种情况下，填充电介质图案227可以省略。第一垂直型有源部分222和第二垂直型有源部分223可由与第一实施例中描述的第一垂直型有源部分222和第二垂直型有源部分223的材料相同的材料形成。第一垂直型有源部分222和第二垂直型有源部分223可掺杂第一类型掺杂剂或者可以不掺杂。填充电介质图案227可包括氧化物、氮化物和氮氧化物。
栅极电介质层240可设置在第一栅极CGa1和SSGa与第一垂直型有源部分222之间以及第二栅极CGa2和GSGa与第二垂直型有源部分223之间。第一垂直型有源部分222可接触第一电介质图案205a的围绕第一垂直型有源部分222的侧壁。第二垂直型有源部分223可接触第二电介质图案205b的围绕第二垂直型有源部分223的侧壁。栅极电介质层240可由与根据第一实施例的参照图2A和图3描述的栅极绝缘层140的材料和三层相同的材料和三层来形成。
第一垂直型有源部分222、第一单元栅极CGa1和它们之间的栅极电介质层240可形成第一单元晶体管，第一垂直型有源部分222、串选择栅极SSGa和它们之间的栅极电介质层240可形成串选择晶体管。另外，第二垂直型有源部分223、第二单元栅极CGa2和它们之间的栅极电介质层240可形成第二单元晶体管，第二垂直型有源部分223、接地选择晶体管GSGa以及它们之间的栅极电介质层240可形成接地选择晶体管。
由于第一栅极堆叠件的第一栅极CGa1和SSGa以及第一垂直型有源部分222，所以多个第一单元晶体管和串选择晶体管可被顺序地堆叠，并且可以彼此串联地连接。类似地，由于第二栅极堆叠件的第二栅极CGa2和GSGa以及第二垂直型有源部分223，所以多个第二单元晶体管和串选择晶体管可被顺序地堆叠，并且可以彼此串联地连接。由于结掺杂区域203被连接到第一垂直型有源部分222和第二垂直型有源部分223的下端，所以包括最下面的第一单元栅极CGa1的第一单元晶体管和包括最下面的第二单元栅极CGa2的第二单元晶体管可彼此串联连接。结果，结掺杂区域203、堆叠的第一单元晶体管和串选择晶体管、堆叠的第二单元晶体管和接地选择晶体管可形成一个单元串。该单元串可在x-z平面上具有U形。
多个有源结构225可穿透各个栅极堆叠组中的第一栅极堆叠件和第二栅极堆叠件。在各个有源结构225中的第一垂直型有源部分222和第二垂直型有源部分223可接触各个结掺杂区域203的边缘部分。因此，多个U形的单元串可以分别以栅极堆叠组实现。
器件隔离图案245可填充沟230。器件隔离图案245可包括氧化物、氮化物和/或氮氧化物。第一导电焊盘260a可接触第一垂直型有源部分222的上端，第二导电焊盘260b可接触第二垂直型有源部分223的上端。第一导电焊盘260a和第二导电焊盘260b可由与上面描述的第一实施例的第一导电焊盘160a和第二导电焊盘160b的材料相同的材料形成。位线270可以电连接到第一垂直型有源部分222的上端，源极线280可被电连接到第二垂直型有源部分223的上端。位线270可经由连接到第一导电焊盘260a的位线销265电连接到第一垂直型有源部分222的上端和第一导电焊盘260a。源极线280可经由连接到第二导电焊盘260b的源极线销275电连接到第二垂直型有源部分223的上端和第二导电焊盘260b。位线270和源极线280可位于相对于基底100的顶表面的不同的高度。根据实施例，源极线280可定位为比位线270高。相反，位线270可定位为比源极线高。另外，源极线280和位线270可定位在相同的高度，并且可以横向彼此隔开。位线270和源极线280可由与上面描述的第一实施例的位线170和源极线180相同的材料形成。位线销265和源极线销275可由与上面描述的第一实施例的位线销165和源极线销175的材料相同的材料形成。
根据所述三维半导体存储装置，单元串可包括堆叠的第一单元栅极CGa1和串选择栅极SSGa、堆叠的第二单元栅极CGa2和接地选择栅极GSGa、第一垂直型有源部分222和第二垂直型有源部分223以及结掺杂区域203。因此，单元串可以以U形实现。从而，被施加参考电压的源极线280可由具有低电阻率的导电材料形成。结果，可以实现具有优良可靠性的三维半导体存储装置。另外，可以实现能够以高速运行的三维半导体存储装置。
另一方面，结掺杂区域203可通过其他的方法彼此电隔离，这将参照附图描述。
图9B是示出示出根据本发明构思的另一实施例的三维半导体存储装置的变型实施例的透视图。
参照图9B，场电介质图案201可设置在基底200中，以限定基础有源部分202。基础有源部分202可彼此隔开。场电介质图案201可具有填充形成在基底200中的基础沟的图案。场电介质图案201可包括氧化物、氮化物和/或氮氧化物。多个结掺杂区域203可分别形成在多个基础有源部分202中。因此，结掺杂区域203可通过场电介质图案201彼此电隔离。
图10A至图10E是示出根据本发明构思的另一实施例的形成三维半导体存储装置的方法的透视图。
参照图10A，结掺杂区域203可通过将第二类型掺杂离子选择性地注入到掺杂第一类型掺杂剂的基底200中来形成。第二类型掺杂剂可利用离子注入掩膜图案被选择性地注入到基底200中。结掺杂区域203可彼此隔开。因此，结掺杂区域203可通过设置在结掺杂区域203之间的掺杂第一类型掺杂剂的基底200而彼此电隔离。
参照图10B，电介质层205和牺牲层210可交替和重复地堆叠在具有结掺杂区域203的基底200上。交替地堆叠的电介质层205和牺牲层210可被连续地图案化，以形成第一通道孔215a和第二通道孔215b。第一通道孔215a可使结掺杂区域203的一个边缘部分暴露，第二通道孔215b可使结掺杂区域203的另一个边缘部分暴露。一个第一通道孔215a和一个第二通道孔215b可被形成在一个结掺杂区域203之上。
有源层可被共形地形成在具有第一通道孔215a和第二通道孔215b的基底200上。有源层可形成在第一通道孔215a和第二通道孔215b的侧壁和底表面上，以具有基本均匀的厚度。有源层可填充第一通道孔215a和第二通道孔215b的一部分。填充电介质层可形成在有源层上，以填充第一通道孔215a和第二通道孔215b。接下来，填充电介质层和有源层可被平坦化，直到最上面的电介质层205暴露为止，从而第一垂直型有源部分222和填充电介质图案227可形成在第一通道孔215a中，第二垂直型有源部分223和填充电介质图案227可形成在第二通道孔215b中。第一垂直型有源部分222和第二垂直型有源部分223可接触结掺杂区域203。另外，第一垂直型有源部分222和第二垂直型有源部分223可分别接触第一通道孔215a的侧壁和第二通道孔215b的侧壁。
根据本发明构思的实施例，可以省略填充电介质层。在这种情况下，有源层可被形成为完全填充第一通道孔215a和第二通道孔215b。因此，第一垂直型有源部分222和第二垂直型有源部分223可被形成为具有完全填充第一通道孔215a和第二通道孔215b的柱形。
参照图10C，电介质层205和牺牲层210可被连续地图案化，以形成沿平行于基底200的顶表面的第一方向并排延伸的沟230。因此，第一图案堆叠件和第二图案堆叠件可形成在基底200之上。第一图案堆叠件可包括交替地堆叠的第一电介质图案205a和第一牺牲图案210a，第二图案堆叠件可包括交替地堆叠的第二电介质图案205b和第二牺牲图案210b。第一垂直型有源部分222可穿透第一图案堆叠件，第二垂直型有源部分223可穿透第二图案堆叠件。
参照图10D，第一空区域235a和第二空区域235b可通过移除第一牺牲图案210a和第二牺牲图案210b来形成。在这种情况下，第一电介质图案205a可被第一垂直型有源部分222支撑，第二电介质图案205b可被第二垂直型有源部分223支撑。
参照图10E，栅极电介质层240可被共形地形成在具有第一空区域235a和第二空区域235b的基底200上。栅极电介质层240在第一空区域235a和第二空区域235b的内表面上可被形成为具有基本均匀的厚度。栅极导电层可形成在具有栅极电介质层240的基底200上，以填充第一空区域235a和第二空区域235b，位于第一空区域235a和第二空区域235b的外侧的栅极导电层可被移除，以形成栅极CGa1、SSGa、CGa2和GSGa。第一栅极CGa1和SSGa可分别形成在多个第一空区域235a中，第二栅极CGa2和GSGa可分别形成在多个第二空区域235b中。
接下来，装置隔离层可被形成为填充沟230，然后可被平坦化，以分别形成填充沟230的装置隔离层245。
接下来，如图1和图9A中示出的第一导电焊盘260a和第二导电焊盘260b、层间电介质、位线销265、位线270、源极线销275和源极线280可被形成为实现如图1和图9A中示出的三维半导体存储装置。
接下来，将参照附图描述形成图9B中示出的三维半导体存储装置的方法的主要特点。
图11A和图11B是示出根据本发明构思的另一实施例的形成三维半导体存储装置的方法的变型实施例的透视图。
参照图11A和图11B，场电介质图案201可形成在掺杂第一类型掺杂剂的基底200中，以限定基础有源部分202。基础有源部分202可彼此隔开。第二类型掺杂离子可被注入到基础有源部分202中，以形成结掺杂区域203。多个结掺杂区域203可分别形成在多个基础有源部分202中。可类似于参照图10B到图10E描述的方法来执行随后的工艺。因此，可以实现如图9B中示出的三维半导体存储装置。
如上描述的实施例中公开的三维半导体存储装置可被安装在各种类型的半导体封装中。例如，根据本发明构思的实施例的三维半导体存储装置可利用各种方法(例如，层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的芯片(Die in Waffle Pack)、晶圆形式的芯片(Die in wafer form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方型扁平封装(MQFP)、薄四方型扁平封装(TQFP)、小外形集成电路封装(SOIC)、窄间距小外型封装(SSOP)、薄型小尺寸封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP))来封装。根据本发明构思的实施例的安装有三维半导体存储装置的封装还可包括逻辑器件和/或用于控制三维半导体存储装置的控制器。
图12是示出包括基于本发明构思的技术精神的三维半导体存储装置的示例性电子系统的框图。
参照图12，根据本发明构思的实施例的电子系统1100可包括：控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储装置1130和/或接口1140可通过总线1150互相连接。总线1150可用作传输数据的路径。
控制器1110可包括从由微处理器、数字信号处理器、微控制器和能够执行与上述元件的功能的相似功能的逻辑器件构成的组中选择的至少一种元件。输入/输出装置1120可包括小键盘、键盘、显示器件等。存储器件1130可存储数据和/或命令。存储器件1130可包括在上面描述的实施例中公开的三维半导体存储装置中的至少一种装置。另外，存储装置1130还可包括其他类型的存储装置(例如，DRAM器件和/或SRAM器件)。接口1140可用于将数据传输到通信网络或者从通信网络接收数据。接口1140可包括有线接口和/或无线接口。例如，接口1140可包括天线和/或有线/无线收发器。尽管没有在图中示出，但是电子系统1100还可包括作为用于增强控制器1110的操作的工作存储器件的高速DRAM器件和/或SRAM器件。
电子系统1100可被应用到个人数字助理(PDA)、便携式计算机、网络浏览板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送/接收信息的所有的电子产品。
图13是示出包括基于本发明构思的技术精神的三维半导体存储装置的示例性存储卡的框图。
参照图13，根据本发明构思的实施例的存储卡1200包括存储装置1210。存储装置1210可包括上面描述的实施例中公开的三维半导体存储装置中的至少一种。另外，存储装置1210还可包括其他类型的半导体存储装置(例如，DRAM器件和/或SRAM器件)。存储卡1200可包括用于控制主机与存储装置1210的数据交换的存储控制器1220。
存储控制器1220可包括控制存储卡1200的整个操作的中央处理单元(CPU)1222。另外，存储控制器1220可包括用作处理单元1222的工作存储器的SRAM 1221。另外，存储控制器1220还可包括主机接口1223和存储器接口1225。可向主机接口1223提供存储卡1200和主机之间的数据交换协议。存储器接口1225可连接存储控制器1220和存储装置1210。此外，存储控制器1220还可包括误差校正块(ECC)1224。ECC 1224可检测和校正从存储装置1210读取的数据的误差。尽管没有示出，但是存储卡1200还可包括存储用于与主机进行接口连接的代码数据的ROM器件。存储卡1200可被用作便携式数据存储卡。可选择地，可以以固态盘(SSD)的形式提供存储卡1200，所述固态盘可以代替计算机系统的硬盘。
根据三维半导体存储装置，由于堆叠的第一单元栅极和串选择栅极、堆叠的第二单元栅极和接地选择栅极、第一垂直有源部分和第二垂直有源部分以及结掺杂区域，从而可以实现具有U形的单元串。因此，被施加参考电压的源极线可由具有低电阻率的导电材料形成。随后，可以实现具有优良可靠性的三维半导体存储装置。另外，可以实现以高速运行的三维半导体存储装置。
上面公开的主题被认为是示例性的而非限制性的，权利要求意图覆盖落入本发明构思的真正的精神和范围之内的所有的这样的修改、改进和其他实施例。因此，在法律允许的最大程度上，本发明构思的范围通过权利要求和其等同物的可允许的最广泛的解释来确定，而不应由前面详细的说明约束或限制。

Claims (33)

1.一种非易失性存储装置，所述非易失性存储装置包括在基底上的非易失性存储单元的串，所述非易失性存储单元的串包括：
在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管；
在基底上的非易失性存储单元的第二垂直堆叠件和非易失性存储单元的第二垂直堆叠件上的接地选择晶体管；
在基底中的结掺杂半导体区域，将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件串联地电连接。
2.根据权利要求1所述的装置，其中，非易失性存储单元的第一垂直堆叠件包括第一栅极堆叠件和在第一栅极堆叠件上的第一垂直型有源部分；其中，非易失性存储单元的第二垂直堆叠件包括第二栅极堆叠件和在第二栅极堆叠件上的第二垂直型有源部分；其中，第一垂直型有源部分和第二垂直型有源部分接触结掺杂半导体区域。
3.根据权利要求2所述的装置，其中，第一垂直型有源部分和第二垂直型有源部分是第一导电类型，结掺杂半导体区域是与第一导电类型相反的第二导电类型。
4.根据权利要求1所述的装置，所述装置还包括位线和源极线，所述位线电连接到串选择晶体管的端子，所述源极线电连接到接地选择晶体管的端子。
5.根据权利要求1所述的装置，其中，非易失性存储单元的第一垂直堆叠件和第二垂直堆叠件以及结掺杂半导体区域共同构成单个NAND型非易失性存储单元的串。
6.一种非易失性存储装置，所述非易失性存储装置包括在基底上的非易失性存储单元的串，所述非易失性存储单元的串包括：
在基底上的多个第一非易失性存储单元，包括第一栅极堆叠件和在第一栅极堆叠件上的第一垂直有源部分；
在基底上的多个第二非易失性存储单元，包括第二栅极堆叠件和在第二栅极堆叠件上的第二垂直有源部分；
串选择晶体管，具有在第一栅极堆叠件上的栅电极；
接地选择晶体管，具有在第二栅极堆叠件上的栅电极；
在基底中的第一导电类型的半导体区域，所述半导体区域形成具有第一垂直有源部分和第二垂直有源部分的掺杂/未掺杂的半导体结和至少一个P-N整流结。
7.根据权利要求6所述的装置，还包括位线和源极线，所述位线电连接到串选择晶体管的端子，所述源极线电连接到接地选择晶体管的端子。
8.一种三维半导体存储装置，包括：
第一栅极堆叠件，包括交替并重复地堆叠在基底上的第一电介质图案和第一栅极，第一栅极包括堆叠的多个第一单元栅极和在最上面的第一单元栅极之上的串选择栅极；
第二栅极堆叠件，所述第二栅极堆叠件包括替并重复地堆叠在第一栅极堆叠件的一侧的基底上的第二电介质图案和第二栅极，第二栅极包括堆叠的多个第二单元栅极和在最上面的第二单元栅极上的接地选择栅极；
有源结构，包括与第一栅极的侧壁叠置的第一垂直型有源部分和与第二栅极的侧壁叠置的第二垂直型有源部分；
栅极电介质层，位于第一栅极和第一垂直型有源部分之间且位于第二栅极和第二垂直型有源部分之间；
在基底中的结掺杂区域，结掺杂区域连接到第一垂直型有源部分和第二垂直型有源部分的下端。
9.根据权利要求8所述的三维半导体存储装置，其中：
最下面的第一栅极是最下面的第一单元栅极；
最下面的第二栅极是最下面的第二单元栅极；
包括最下面的第一单元栅极的第一单元晶体管通过结掺杂区域被串联连接到包括最下面的第二单元栅极的第二单元晶体管。
10.根据权利要求8所述的三维半导体存储装置，其中，在结掺杂区域中的主载流子与在第一垂直型有源部分和第二垂直型有源部分中产生的通道中的载流子相同。
11.根据权利要求10所述的三维半导体存储装置，其中：
基底掺杂第一类型掺杂剂；
结掺杂区域掺杂第二类型掺杂剂；
有源结构掺杂有第一类型掺杂剂或者未掺杂。
12.根据权利要求8所述的三维半导体存储装置，所述三维半导体存储装置还包括：
位线，所述位线电连接到第一垂直型有源部分的上端；
源极线，所述源极线电连接到第二垂直型有源部分的上端。
13.根据权利要求12所述的三维半导体存储装置，其中，位线和源极线相对于基底的顶表面位于不同的高度。
14.根据权利要求8所述的三维半导体存储装置，其中，在第一单元栅极与第一垂直型有源部分之间以及在第二单元栅极与第二垂直型有源部分之间的栅极电介质层包括信息存储元件。
15.根据权利要求8所述的三维半导体存储装置，其中：
第一栅极堆叠件和第二栅极堆叠件沿与基底的顶表面平行的一个方向并排延伸；
第一垂直型有源部分和第二垂直型有源部分被设置在第一栅极堆叠件和第二栅极堆叠件之间的基底上；
第一垂直型有源部分与沿所述一个方向延伸的第一栅极的一个侧壁的一部分叠置；
第二垂直型有源部分与沿所述一个方向延伸的第二栅极的一个侧壁的一部分叠置。
16.根据权利要求15所述的三维半导体存储装置，其中：
在基底上设置多个有源结构；
所述多个有源结构设置在第一栅极堆叠件与第二栅极堆叠件之间并且沿所述一个方向互相隔开；
多个结掺杂区域设置在基底中，且位于第一栅极堆叠件与第二栅极堆叠件之间；
所述多个结掺杂区域沿所述一个方向互相隔开；
各个结掺杂区域连接到各个有源结构的第一垂直型有源部分和第二垂直型有源部分的下端。
17.根据权利要求16所述的三维半导体存储装置，其中，
在结掺杂区域之间的基底的顶表面低于结掺杂区域的顶表面，以限定凹陷区域，
所述三维半导体存储装置还包括填充电介质图案，所述填充电介质图案填充第一栅极堆叠件和第二栅极堆叠件之间以及彼此相邻的有源结构之间的空间，
其中，填充电介质图案向下延伸，以填充凹陷区域。
18.根据权利要求16所述的三维半导体存储装置，所述三维半导体存储装置还包括：
场电介质图案，形成在基底中并限定互相隔开的多个基础有源部分，
其中，结掺杂区域分别形成在基础有源部分中。
19.根据权利要求15所述的三维半导体存储装置，所述三维半导体存储装置还包括：
在第一垂直型有源部分与第二垂直型有源部分之间的填充电介质图案。
20.根据权利要求19所述的三维半导体存储装置，其中，有源结构还包括位于填充电介质图案与基底之间的平坦部分，所述平坦部分连接到第一垂直型有源部分和第二垂直型有源部分。
21.根据权利要求8所述的三维半导体存储装置，其中，第一垂直型有源部分连续地穿透第一电介质图案和第一栅极并与第一栅极的侧壁叠置，所述第一栅极的侧壁围绕第一垂直型有源部分，
第二垂直型有源部分连续地穿透第二电介质图案和第二栅极并与第二栅极的侧壁叠置，所述第二栅极的侧壁围绕第二垂直型有源部分。
22.根据权利要求21所述的三维半导体存储装置，其中：
第一栅极堆叠件和第二栅极堆叠件沿与基底的顶表面平行的一个方向并排延伸；
有源结构设置为多个；
第一垂直型有源部分分别包括在沿所述一个方向互相隔开的多个有源结构中并且穿透第一栅极堆叠件；
第二垂直型有源部分分别包括在沿所述一个方向互相隔开的多个有源结构中并且穿透第二栅极堆叠件；
多个结掺杂区域设置在基底中；
所述多个结掺杂区域沿所述一个方向互相隔开；
各个结掺杂区域连接到各个有源结构中的第一垂直型有源部分的下端和第二垂直型有源部分的下端。
23.根据权利要求22所述的三维半导体存储装置，所述三维半导体存储装置还包括：
场电介质图案，形成在基底中并限定互相隔开的多个基础有源部分，其中，结掺杂区域分别形成在基础有源部分中。
24.一种形成三维半导体存储装置的方法，包括以下步骤：
形成第一栅极堆叠件和第二栅极堆叠件，所述第一栅极堆叠件包括堆叠在基底上的第一栅极，所述第二栅极堆叠件包括堆叠在第一栅极堆叠件的一侧的基底上的第二栅极，所述第一栅极包括堆叠的多个第一单元栅极以及在最上面的第一单元栅极之上的串选择栅极，所述第二栅极包括堆叠的多个第二单元栅极以及在最上面的第二单元栅极之上的接地选择栅极；
形成有源结构，包括在基底上的第一垂直型有源部分和第二垂直型有源部分，第一垂直型有源部分与第一栅极的侧壁叠置，第二垂直型有源部分与第二栅极的侧壁叠置；
形成栅极电介质层，设置在第一栅极与第一垂直型有源部分之间以及第二栅极与第二垂直型有源部分之间；
形成位于基底中的结掺杂区域，所述结掺杂区域连接到第一垂直型有源部分和第二垂直型有源部分的下端。
25.根据权利要求24所述的方法，所述方法还包括以下步骤：
形成位线，所述位线电连接到第一垂直型有源部分的上端；
形成源极线，所述源极线电连接到第二垂直型有源部分的上端。
26.根据权利要求25所述的方法，其中，所述位线和所述源极线位于相对于基底的顶表面的不同的高度。
27.根据权利要求24所述的方法，其中，形成第一栅极堆叠件和第二栅极堆叠件以及栅极电介质层的步骤包括：
形成交替并重复地堆叠在基底上的电介质层和牺牲层；
形成穿透电介质层和牺牲层的沟槽；
形成包括第一预备有源部分和第二预备有源部分的预备有源结构，所述第一预备有源部分接触所述沟槽的第一侧壁，所述第二预备有源部分接触所述沟槽的第二侧壁，
通过形成穿透具有所述沟槽的电介质层和牺牲层的沟，来形成交替地堆叠在沟槽的一侧的第一电介质图案和第一牺牲图案以及交替地堆叠在沟槽的另一侧的第二电介质图案和第二牺牲图案；
通过移除第一牺牲图案和第二牺牲图案，来形成第一空区域和第二空区域；
在第一空区域和第二空区域中形成栅极电介质层；
形成分别设置在第一空区域中的第一栅极以及分别设置在第二空区域中的第二栅极，
其中，所述有源结构由预备有源结构的部分形成。
28.根据权利要求27所述的方法，其中，形成结掺杂区域的步骤包括：
在初始的有源结构形成之前通过注入穿过沟槽的掺杂离子，形成在沟槽下的基底中的预备掺杂区域；
在形成有源结构之后通过在有源结构的两侧移除预备掺杂区域，形成在有源结构之下的基底中的结掺杂区域。
29.根据权利要求27所述的方法，其中，结掺杂区域在电介质层和牺牲层形成之前形成在基底中，沟槽使结掺杂区域暴露。
30.根据权利要求29所述的方法，所述方法还包括形成限定基底中的基础有源部分的场电介质图案，其中，结掺杂区域形成在基础有源部分中。
31.根据权利要求24所述的方法，其中，形成第一栅极堆叠件和第二栅极堆叠件、有源结构和栅极电介质层的步骤包括：
形成交替并重复地堆叠在基底上的电介质层和牺牲层；
形成穿透电介质层和牺牲层的第一通道孔和第二通道孔，所述第一通道孔和第二通道孔彼此横向隔开；
在第一通道孔和第二通道孔中分别形成第一垂直型有源部分和第二垂直型有源部分；
通过形成具有第一垂直型有源部分和第二垂直型有源部分的穿透电介质层和牺牲层的沟，来形成交替地堆叠并具有第一通道孔的第一电介质图案和第一牺牲图案以及交替地堆叠并具有第二通道孔的第二电介质图案和第二牺牲图案，
通过移除第一牺牲图案和第二牺牲图案，来形成第一空区域和第二空区域；
在第一空区域和第二空区域中形成栅极电介质层；
形成分别设置在第一空区域中的第一栅极和分别设置在第二空区域中的第二栅极。
32.根据权利要求31所述的方法，其中，结掺杂区域在电介质层和牺牲层形成之前形成在基底中，第一通道孔和第二通道孔分别暴露结掺杂区域的部分。
33.根据权利要求32所述的方法，所述方法还包括形成在基底中的限定基础有源部分的场电介质图案，其中，结掺杂区域形成在基础有源部分中。
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