CN108933139A - 垂直非易失性存储器装置 - Google Patents

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Abstract

公开了一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：基底，包括单元阵列区和接触区；第一堆叠结构和第二堆叠结构，在基底上沿第一方向彼此间隔开，第一堆叠结构和第二堆叠结构中的每个包括顺序地堆叠在基底上的第一导电线、第二导电线和第三导电线；第一阵列线，位于基底的接触区上，并将第一堆叠结构和第二堆叠结构中的每个的第一导电线和第二导电线电连接；以及第二阵列线，位于基底的接触区上，并将第一堆叠结构的第三导电线电连接到第二堆叠结构的第三导电线。第一阵列线和第二阵列线位于距基底的顶表面同一高度处。

Description

垂直非易失性存储器装置
技术领域
发明构思涉及非易失性存储器装置及其制造方法。更具体地，发明构思涉及包括晶体管的垂直串和多层金属布线的垂直非易失性存储器装置及其制造方法。
背景技术
半导体工业采用旨在使传统平面非易失性存储器装置的集成最大化的各种技术。这些技术包括设计单元晶体管的结构，使得两块或更多块数据可以存储在装置的单个单元中。尽管采用这些技术，但是由于所有布线层位于单个平面(层)中的事实，传统平面闪存装置的集成可以增加的程度受到限制。
因此，正在开发垂直存储器装置以提供更高的集成度。在垂直存储器装置中，芯片的多个单元晶体管在垂直(或竖直)方向上排列。
发明内容
根据本发明构思的示例性实施例，垂直非易失性存储器装置可以包括：基底，包括单元阵列区和接触区；第一堆叠结构和第二堆叠结构，在基底上沿第一方向彼此间隔开，第一堆叠结构和第二堆叠结构中的每个包括顺序地堆叠在基底上的第一导电线、第二导电线和第三导电线；第一阵列线，位于基底的接触区上，并将第一堆叠结构和第二堆叠结构中的每个的第一导电线和第二导电线电连接；以及第二阵列线，位于基底的接触区上，并将第一堆叠结构的第三导电线电连接到第二堆叠结构的第三导电线。第一阵列线和第二阵列线可以位于距基底的顶表面同一高度处。
根据本发明构思的示例性实施例，垂直非易失性存储器装置可以包括：第一堆叠结构，位于基底上，并包括顺序地堆叠在基底上的第一导电线、第二导电线、第三导电线和第四导电线；第一阵列线，将第一导电线与第二导电线彼此电连接；以及第二阵列线，将第三导电线与第四导电线彼此电连接。第一阵列线和第二阵列线可以位于距基底的顶表面同一高度处。
附图说明
通过下面结合附图的对发明构思的优选实施例的详细描述，发明构思将被更清楚地理解，在附图中：
图1是根据发明构思的垂直非易失性存储器装置的实施例的示意性布线图；
图2是图1中示出的垂直非易失性存储器装置的实施例的示意性透视图；
图3是图1中示出的垂直非易失性存储器装置的实施例的示意性平面图；
图4是根据发明构思的垂直非易失性存储器装置的另一实施例的示意性布线图；
图5是图4中示出的垂直非易失性存储器装置的实施例的示意性透视图；
图6是图4中示出的垂直非易失性存储器装置的实施例的一个层的示意性平面图；
图7是图4中示出的垂直非易失性存储器装置的实施例的示意性平面图；
图8是根据发明构思的垂直非易失性存储器装置的另一实施例的示意性透视图；
图9是图8中示出的垂直非易失性存储器装置的实施例的一个层的示意性平面图；
图10是图8中示出的垂直非易失性存储器装置的实施例的示意性平面图；
图11和图12是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图；
图13是根据发明构思的另一实施例的垂直非易失性存储器装置的示意性平面图；
图14和图15是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图；
图16是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图；
图17是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的示意性剖视图；
图18是根据发明构思的其它实施例的基底的接触区上的垂直非易失性存储器装置的简化示意性透视图；
图19是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的示意性剖视图；
图20是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的剖视图；
图21是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图；
图22A至图22G是中间存储器装置结构的剖视图，并一起示出了根据发明构思的制造垂直非易失性存储器装置的方法的实施例；
图23A至图23D是中间存储器装置结构的剖视图，并一起示出了根据发明构思的制造垂直非易失性存储器装置的方法的另一实施例。
具体实施方式
现在将参照图1至图3描述根据发明构思的垂直非易失性存储器装置的第一实施例。
首先参照图1，垂直非易失性存储器装置10包括基底100、多个存储单元串140、多条集成(或“一体化”)字线150、多条位线180、多个第一连接接触件250和多条字选择线300。
存储单元串140以n行乘以m列(例如，2行×4列)的水平矩阵来排列，每个存储单元串140在基底100上沿Z方向(在下文中，被称为“Z轴”方向)垂直地延伸。注意的是，在这里使用空间相对术语“垂直(的)”或“垂直地”来表示与基底100的平面大体垂直的方向，而使用术语“水平(的)”或“水平地”来表示与基底100的平面大体平行的方向。
存储单元串140可以分别包括k(例如，k＝4)个存储晶体管110、漏极选择晶体管120和源极选择晶体管130。例如，存储单元串140可以包括具有垂直NAND结构的存储晶体管110。沿着各行(在下文中，被称为“X轴”方向)设置的存储单元串140通过各位线180彼此连接。另外，每行中的存储单元串140可以被分成组，例如，第一存储单元串组GS1和第二存储单元串组GS2。因此，第一存储单元串组GS1和第二存储单元串组GS2在X轴方向上排列。
集成字线150分别设置在设置有存储单元串140中的存储晶体管110的数量k(例如，k＝4)个层上。对于集成字线150，i(例如，i＝2)条集成字线150在每层中沿X轴方向布置，k(例如，k＝4)条集成字线150沿Z轴方向布置。更具体地，各个集成字线150结合到设置在同一层中并构成存储单元串组GS1或GS2中相应一个存储单元串组的存储晶体管110的集合155。即，每条集成字线150结合到特定层中的作为第一存储单元串组GS1或第二存储单元串组GS2的一部分的存储晶体管的全部(集合)155。另外，每个集合155的存储晶体管110以n行乘以a列(例如，2行×2列)的矩阵来布置。因此，在该具体示例中，每条集成字线150结合到四个相应的存储晶体管110。此外，集成字线150包括字线200和阵列线(array line，或称为“排列线”、“布置线”)230，字线200中的每条在存储晶体管110之间沿Y轴方向(与X轴方向成例如直角的角度的水平方向)延伸，阵列线230中的每条在存储晶体管110之间沿X轴方向延伸。
每条字选择线300连接到结合到存储晶体管110的各集合155的集成字线150。具体地，字选择线300和集成字线150中的各集合字线150分别通过第一连接接触件250彼此连接。第一连接接触件250可以是通路塞(via plug)或再分布线(RDL)等。此外，对于字选择线300，k(例如，k＝4)条字选择线300在X轴方向上布置，i(例如，i＝2)条字选择线300在Z轴方向上布置。
图2和图3示出了集成字线150在基底100上沿X轴方向和Z轴方向以2×4矩阵布置的这个示例。虽然未示出，但是绝缘部设置在集成字线150之间，以防止集成字线150彼此导电地连接，即，将集成字线150彼此电隔离。具体地，层间绝缘层可以设置在基底上并分别在层之间。
如上面所述，集成字线150通过第一连接接触件250连接到字选择线300。在这方面，集成字线150可以具有一组阶梯(在Z轴方向上)的形式以便于它们与字选择线300的电连接。在这种情况下，第一连接接触件250可以是通路塞。
因此，图2和图3示出根据发明构思的方面的字选择线300与集成字线150之间的一对一连接以及字选择线300在Z轴方向上的堆叠。因此，在该示例中，每条字选择线300连接到被施加编程电压的2条字线200(图1)，因此，编程的数量(NOP)也是2。因此，编程的数量(NOP)小于如果具有相同节距的字选择线300设置在单个层上的情况下的编程数量。在那种情况下，仅四条字选择线300可以在X轴方向上布置，各条字选择线300将连接到四条字线200，因此NOP将为4。因此，根据发明构思的字选择线300的布置允许NOP最小化，从而获得高度可靠的垂直非易失性存储器装置。
图4示出了根据发明构思的垂直非易失性存储器装置的另一实施例的布局。参照图4，垂直非易失性存储器装置20包括基底100、存储单元串140、各字线200a和200b、第二连接接触件210a和210b、阵列线230、第一连接接触件250和字选择线300。存储单元串140包括位于每层中的存储晶体管156的阵列。例如，存储晶体管的4×2阵列在X轴方向和Y轴方向上设置。第二连接接触件210a、210b和第一连接接触件250可以是通路塞或RDL等。
对于字线200a和200b，m(例如，m＝4)条字线200a和200b在X轴方向上布置，k(例如，k＝4)条字线200a和200b在Z轴方向上布置。另外，字线200a和200b分别结合到在Y轴方向上布置的n(例如，n＝2)个存储晶体管156。更具体地，字线200a和200b中的每条结合到层内的设置在同一行中的各存储晶体管156。字线200a和200b在X轴方向上也划分为i(例如，i＝2)组。因此，在该示例中，字线200a和200b在X轴方向上划分为第一字线组GW1和第二字线组GW2。
对于阵列线230，i(例如，i＝2)条阵列线230在X轴方向上布置，k(例如，k＝4)条阵列线230在Y轴上方向布置。阵列线230分别连接到同一层内在X轴方向上布置的数量a(例如，a＝2)的各条字线200a和200b。阵列线230和各字线200a和200b经由第二连接接触件210a和210b彼此连接。另外，在该示例中，每条阵列线230分别连接到位于同一相应的字线组GW1或GW2中的各条字线200a和200b。
对于字选择线300，k(例如，k＝4)条字选择线300在X轴方向上布置，i(例如，i＝2)条字选择线300在Z轴方向上布置。字选择线300分别连接到阵列线230。字选择线300和阵列线230可以经由第一连接接触件250彼此连接。
现在将参照图5至图7的示意性透视图和平面图。
图5至图7示出垂直非易失性存储器装置20的各条字线200a和200b如何在基底100上沿X轴和Z轴方向以4×4的矩阵布置。尽管未示出，但是绝缘部设置在各条字线200a和200b之间，以防止各条字线200a和200b彼此导电地结合。
每条阵列线230分别连接到各条字线200a和200b中的一些。另外，各条字线200a和200b以阶梯的形式堆叠，以便于阵列线230与字线200a和200b之间的电连接。在这种情况下，第二连接接触件210a和210b可以是通路塞。
将参照图8至图10描述根据发明构思的垂直非易失性存储器装置的另一实施例。
垂直非易失性存储器装置30包括基底100、基底100上的多个存储单元串(未示出)、各字线200a、200b、200c和200d、第二连接接触件210a、210b、210c和210d、阵列线230、第一连接接触件250以及字选择线300。
存储单元串以n行×m列(例如，m＝8)的矩阵来布置，并且每个存储单元串在Z轴方向上延伸(即，具有在Z轴方向上布置的多个存储晶体管)。存储单元串可以分别包括k(例如，k＝8)个存储晶体管(未示出)、漏极选择晶体管(未示出)和源极选择晶体管(未示出)。在X轴方向上布置的每组存储单元串中的存储单元串通过相应的位线(未示出)彼此连接。
对于字线200a、200b、200c和200d，m(例如，m＝8)条各字线200a、200b、200c和200d在X轴方向上布置，k(例如，k＝8)条各字线200a、200b、200c、200d在Z轴方向上布置。字线200a、200b、200c和200d设置在k(例如，k＝8)层中的每层中的i(例如，i＝2)组中。另外，字线200a、200b、200c和200d中的每条连接到在Y轴方向上布置的n个存储晶体管(未示出)。
对于阵列线230，i(例如，i＝2)条阵列线230在X轴方向上布置，k(例如，k＝8)条阵列线230在Y轴方向上布置。阵列线230分别结合到各字线200a、200b、200c和200d的组，并且每条阵列线230分别连接到在X轴方向上成组布置的那些字线200a、200b、200c和200d。因此，每条阵列线230连接到数量a(例如，a＝4)条的字线。阵列线230以及各字线200a、200b、200c和200d通过第二连接接触件210a、210b、210c和210d彼此连接。第二连接接触件210a、210b、210c和210d可以是通路塞或RDL等。
对于字选择线300，k(例如，k＝8)条字选择线300在X轴方向上布置，i(例如，i＝2)条字选择线300在Z轴方向上布置。字选择线300分别结合到阵列线230。在这方面，字选择线300和阵列线230通过第一连接接触件250彼此连接。第一连接接触件250可以是通路塞或RDL等。
图11和图12示出了根据发明构思的垂直非易失性存储器装置40的另一实施例。
垂直非易失性存储器装置40包括具有第一区410、第二区420和第三区430的基底100、存储单元串140、字线200a、200b、200c和200d、第二连接接触件210a、210b、210c和210d、多条第一阵列线230a、多条第二阵列线230b、多条第一字选择线300a以及多条第二字选择线300b。
存储单元串140以n行乘以m列(例如，m＝8)的矩阵布置在基底100的第一区410上，并且存储单元串140中的每个在基底100上沿Z轴方向延伸。存储单元串140可以分别包括k(例如，k＝8)个存储晶体管(未示出)、漏极选择晶体管(未示出)和源极选择晶体管(未示出)。分布在X轴方向上的每组存储单元串140中的存储单元串140通过相应的位线(未示出)彼此连接。
对于各字线200a、200b、200c和200d，m(例如，m＝8)条各字线200a、200b、200c和200d在X轴方向上布置，k(例如，k＝8)条各字线200a、200b、200c、200d在Z轴方向上布置。字线200a、200b、200c和200d中的每条在基底100的第一区410至第三区430之上沿Y轴方向延伸。另外，字线200a、200b、200c和200d中的每条结合到在k(例如，k＝8)层中的各层内沿Y轴方向分布的n个存储晶体管(未示出)。
对于设置在第二区420中的第一阵列线230a，j(例如，j＝2)条第一阵列线230a在X轴方向上布置，k(例如，k＝8)条第一阵列线230a在Y轴方向上布置。第一阵列线230a分别结合到在X轴方向上彼此相邻的数量a(例如，a＝2)的相应的字线，即，字线200a和200b。
对于设置在第三区430中的第二阵列线230b，j(例如，j＝2)条第二阵列线230b在X轴方向上布置，k(例如，k＝8)条第二阵列线230b在Y轴方向上布置。第二阵列线230b分别结合到在X轴方向上彼此相邻但是相对于基底100的第二区420上被第一阵列线230a连接的字线200a和200b在X轴方向上偏移的数量a(例如，a＝2)的各字线，即，字线200c和200d。
第一阵列线230a和第二阵列线230b以及各字线200a、200b、200c和200d通过第二连接接触件210a、210b、210c和210d彼此连接。第二连接接触件210a、210b、210c和210d可以是通路塞或RDL等。在这方面，k(例如，k＝8)条字线200a、200b、200c或200d可以具有阶梯的形式(具有从第一区410朝向第二区420和第三区430中的每个延伸的台阶)以便于它们与阵列线230a和230b的电连接。
对于第一字选择线300a，k(例如，k＝8)条第一字选择线300a在X轴方向上布置，j(例如，j＝2)条第一字选择线300a在Z轴方向上布置。第一字选择线300a分别结合到第一阵列线230a。
对于第二字选择线300b，k(例如，k＝8)条第二字选择线300b在X轴方向上布置，并且j(例如，j＝2)条第二字选择线300b在Z轴方向上布置。第二字选择线300b分别结合到第二阵列线230b。
第一字选择线300a和第二字选择线300b与第一阵列线230a和第二阵列线230b通过第一连接接触件250a和250b彼此连接。第一连接接触件250a和250b可以是通路塞或RDL等。
图13示出了根据发明构思的垂直非易失性存储器装置50的另一实施例。除了多条集成字线150代替字线200a、200b、200c和200d、第二连接接触件210a、210b、210c和210d以及第一阵列线230a和第二阵列线230b之外，该实施例与图11和12中所示的垂直非易失性存储器装置40的实施例类似。因此，这里将不重复与垂直非易失性存储器装置40的特征/方面类似的垂直非易失性存储器装置50的特征/方面的描述。
对于集成字线150，2*j(例如，2*j＝4)条集成字线150在X轴方向上布置，k(例如，k＝8)条集成字线150在Z轴方向上布置。集成字线150均在基底100的第一区410至第三区430上沿Y轴方向延伸。另外，集成字线150分别设置在设置有存储单元串140的存储单元(未示出)的数量k(例如，k＝8)个层上。集成字线150中的每条分别结合到基底100上的同一层中以n行乘以a(例如，a＝2)列的矩阵布置的一组存储晶体管(未示出)。尽管未示出，但是层间绝缘部设置在集成字线150之间，以防止集成字线150彼此导电连接。
对于设置在第二区420中的第一字选择线300a，k(例如，k＝8)条第一字选择线300a在X轴方向上布置，j(例如，j＝2)条第一字选择线300a在Z轴方向上布置。第一字选择线300a结合到位于基底100的第二区420之上的相应的集成字线150。
对于设置在第三区430中的第二字选择线300b，k(例如，k＝8)条第二字选择线300b在X轴方向上布置，j(例如，j＝2)条第二字选择线300b在Z轴方向上布置。第二字选择线300b结合到位于基底100的第三区430之上的相应的集成字线150。
第一字选择线300a和第二字选择线300b通过第一连接接触件250a和250b连接到相应的集成字线150。在这方面，在Z轴方向上分布的每组集成字线150的k(例如，k＝8)条集成字线150可以被构造为阶梯(具有从第一区410朝向第二区420和第三区430中的每个延伸的台阶)，以便于它们与第一字选择线300a和第二字选择线300b电连接。在这种情况下，第一连接接触件250a和250b可以是通路塞。
图14和图15示出了根据发明构思的垂直非易失性存储器装置的另一实施例。除了关于阵列线与字线之间以及字选择线与阵列线之间的连接的形式之外，垂直非易失性存储器装置60与参照图11和图12描述的垂直非易失性存储器装置40的实施例类似。因此，这里将不再重复与垂直非易失性存储器装置40的特征/方面相同的垂直非易失性存储器装置60的其它特征/方面的描述。
参照图14和图15，设置在第二区420上的第一阵列线230a中的每条连接到在X轴方向上不相邻的相应的一对字线，即，字线200a和200c。类似地，设置在第三区430上的第二阵列线230b中的每条连接到在X轴方向上不相邻的相应的一对字线，即，字线200b和200d。
第一阵列线230a和第二阵列线230b以及相应的字线200a和200c或200b和200d经由第二连接接触件210a和210c或210b和210d彼此连接。第二连接接触件210a和210c或210b和210d可以是通路塞或RDL等。
图16是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图。图17是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的示意性剖视图。图18是根据发明构思的其它实施例的基底的接触区上的垂直非易失性存储器装置的简化示意性透视图。为了描述的简洁，将省略对重复组件的说明。
参照图16和图17，垂直非易失性存储器装置70可以包括基底100、第一堆叠结构ST1、第二堆叠结构ST2、连接接触件210以及第一至第五阵列线230a、230b、230c、230d和230e。
基底100可以包括单元阵列区CAR和接触区CR。接触区CR可以设置在单元阵列区CAR的一侧上。基底100可以是硅基底、硅锗基底、锗基底或在单晶硅基底上生长的单晶外延层。
第一堆叠结构ST1和第二堆叠结构ST2可以设置在基底100的单元阵列区CAR和接触区CR上。第一堆叠结构ST1和第二堆叠结构ST2可以在基底100的顶表面上沿第一方向X彼此间隔开设置。第一堆叠结构ST1和第二堆叠结构ST2中的每个可以包括在基底100的顶表面上交替地且重复地堆叠的栅极绝缘线170以及栅极导电线130a、130b、200a、200b、200c、200d、120a和120b。
栅极绝缘线170可以顺序地堆叠在基底100的单元阵列区CAR和接触区CR上。栅极绝缘线170可以包括例如氧化硅层。
栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以设置在栅极绝缘线170之间。栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以设置在不同的水平处。栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以包括第一地选择线130a和第二地选择线130b、第一至第四字线200a、200b、200c和200d以及第一串选择线120a和第二串选择线120b。第一地选择线130a和第二地选择线130b可以顺序地堆叠在基底100上，第一至第四字线200a至200d可以顺序地堆叠在第二地选择线130b上。第一串选择线120a和第二串选择线120b可以顺序地堆叠在第四字线200d上。
栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以具有在与第一方向X交叉的第二方向Y上的它们的长度，并且该长度可以随着远离基底100而减小。例如，在栅极导电线之中，第一地选择线130a可以具有在第二方向Y上的最大的长度，在栅极导电线之中，第二串选择线120b可以具有在第二方向Y上的最小的长度。在这种构造中，栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以在基底100的接触区CR上具有暴露的端部。
在一些实施例中，第一地选择线130a和第二地选择线130b中的一条或两条可以与图1中讨论的源极选择晶体管130的栅电极对应，并且第一串选择线120a和第二串选择线120b中的一条或两条可以与图1中讨论的漏极选择晶体管120的栅电极对应。第一至第四字线200a至200d可以与图1中讨论的单元存储晶体管110的栅电极对应。
在基底100的单元阵列区CAR上，垂直沟道结构VC可以设置在形成于第一堆叠结构ST1和第二堆叠结构ST2的每个中的沟道孔CH内。多个垂直沟道结构VC可以沿着第二方向Y以Z字形或以直线布置。垂直沟道结构VC可以包括空心管、圆柱体或杯的形状。垂直沟道结构VC可以电连接到基底100。垂直沟道结构VC可以包括单个层或多个层。垂直沟道结构VC可以包括例如单晶硅层、有机半导体层和碳纳米结构中的一种或更多种。
沟道孔CH可以包括第一孔H1和第二孔H2。第二孔H2可以设置在第一孔H1上。第一孔H1和第二孔H2可以互相连接以形成单个孔。第一孔H1可以具有比其上部宽度小的下部宽度，并且第二孔H2可以具有比其上部宽度小的下部宽度。第一孔H1的上部宽度可以大于第二孔H2的下部宽度。垂直沟道结构VC可以包括第一段PA1和第二段PA2。第一段PA1可以设置在沟道孔CH的第一孔H1内，第二段PA2可以设置在沟道孔CH的第二孔H2内。在一些实施例中，关于垂直沟道结构VC，第一段PA1可以具有其宽度W1大于第二段PA2的下部的宽度W2(W1>W2)的上部。因此，垂直沟道结构VC可以具有局部歪斜(crooked)的侧壁。
在一些实施例中，垂直沟道结构VC的第一段PA1可以穿透第一字线200a和第二字线200b，垂直沟道结构VC的第二段PA2可以穿透第三字线200c和第四字线200d以及第一串选择线120a和第二串选择线120b。
半导体柱SP可以设置在沟道孔CH内。例如，半导体柱SP可以设置在基底100与垂直沟道结构VC之间，并可以穿透第一地选择线130a和第二地选择线130b。半导体柱SP可以电连接到垂直沟道结构VC。可以执行选择性外延生长，以通过沟道孔CH暴露的部分用作种子从基底100生长半导体柱SP。半导体柱SP可以包括具有与基底100的方向性(directionality)相同的方向性的材料，并可以是例如本征或p导电型半导体。
沟道孔CH可以在其中设置有围绕垂直沟道结构VC的外侧壁的电荷存储结构VIL。例如，电荷存储结构VIL可以设置在垂直沟道结构VC与第一至第四字线200a至200d中的每条之间以及垂直沟道结构VC与第一串选择线120a和第二串选择线120b中的每条之间。电荷存储结构VIL可以在与基底100的顶表面垂直的方向上延伸。电荷存储结构VIL可以包括隧穿绝缘层(未示出)、阻挡绝缘层(未示出)和电荷存储层(未示出)。隧穿绝缘层可以靠近垂直沟道结构VC设置，阻挡绝缘层可以靠近第一至第四字线200a至200d以及第一串选择线120a和第二串选择线120b设置，电荷存储层可以设置在隧穿绝缘层与阻挡绝缘层之间。隧穿绝缘层可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层可以包括例如氮化硅层。阻挡绝缘层可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
填隙层490可以设置在被垂直沟道结构VC围绕的内腔中。例如，填隙层490可以包括诸如氧化硅层、氮化硅层或氮氧化硅层的绝缘材料。垫(pad)P可以设置在垂直沟道结构VC的上部上或垂直沟道结构VC的上部处。垫P可以电连接到垂直沟道结构VC。垫P可以包括导电材料或掺杂有与垂直沟道结构VC的导电性不同的导电性的杂质的半导体材料。
水平绝缘层PIL可以设置在半导体柱SP与第一地选择线130a和第二地选择线130b中的每条之间、垂直沟道结构VC与第一至第四字线200a至200d中的每条之间以及垂直沟道结构VC与第一串选择线120a和第二串选择线120b中的每条之间。水平绝缘层PIL可以延伸到第一地选择线130a和第二地选择线130b中的每条的顶表面和底表面、第一至第四字线200a至200d中的每条的顶表面和底表面以及第一串选择线120a和第二串选择线120b中的每条的顶表面和底表面上。水平绝缘层PIL可以包括例如氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
第一层间绝缘层500可以设置在第一堆叠结构ST1和第二堆叠结构ST2中的每个上。第一层间绝缘层500可以覆盖垫P和最上栅极绝缘线170的顶表面。第一层间绝缘层500可以包括例如氧化硅层。
共源极区CSR可以设置在基底100中并在第一堆叠结构ST1与第二堆叠结构ST2之间。共源极区CSR可以在第二方向Y上延伸。共源极区CSR可以具有与基底100的导电性不同的导电性。接触结构510可以设置在基底100的顶表面上并在第一堆叠结构ST1与第二堆叠结构ST2之间。接触结构510可以沿着共源极区CSR在第二方向Y上延伸。接触结构510可以具有线形或矩形形状。接触结构510可以电连接到共源极区CSR。接触结构510可以包括共源极接触件511和间隔件513。共源极接触件511可以电连接到共源极区CSR。共源极接触件511可以包括例如金属材料(例如，钨、铜或铝)或过渡金属材料(例如，钛或钽)。间隔件513可以围绕共源极接触件511的外侧壁。间隔件513可以包括例如绝缘材料(例如，氧化硅层或氮化硅层)。
第二层间绝缘层520可以设置在第一层间绝缘层500和接触结构510上。第二层间绝缘层520可以覆盖第一层间绝缘层500和接触结构510的顶表面。第二层间绝缘层520可以包括例如绝缘材料(例如，氧化硅层)。
位线接触塞530可以设置在垫P上。位线接触塞530可以穿透第一层间绝缘层500和第二层间绝缘层520，然后可以与垫P接触。位线接触塞530可以通过垫P电连接到垂直沟道结构VC。位线180可以设置在位线接触塞530上。位线180可以在第一方向X上延伸并跨越第一堆叠结构ST1和第二堆叠结构ST2。位线180可以电连接到位线接触塞530。
参照图16至图18，连接接触件210可以设置在基底100的接触区CR上。如上所述，第一堆叠结构ST1和第二堆叠结构ST2中的每个中的栅极导电线130a、130b、200a、200b、200c、200d、120a和120b可以具有暴露在基底100的接触区CR上的端部，连接接触件210可以设置在暴露的端部上。连接接触件210可以电连接到栅极导电线130a、130b、200a、200b、200c、200d、120a和120b。连接接触件210可以使其顶表面处于同一水平处。
第一至第五阵列线230a至230e可以设置在基底100的接触区CR上。第一至第五阵列线230a至230e可以设置在连接接触件210的顶表面上。第一至第五阵列线230a至230e中的每条可以电连接到一对连接接触件210。
第一阵列线230a可以电连接到设置在第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一地选择线130a和第二地选择线130b的端部上的一对连接接触件210。因此，第一阵列线230a可以电连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一地选择线130a和第二地选择线130b。换句话说，第一阵列线230a可以共同连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一地选择线130a和第二地选择线130b。在一些实施例中，两条第一地选择线130a和第二地选择线130b可以用作一个地选择晶体管的栅电极。第一阵列线230a可以在第二方向Y上延伸。第一阵列线230a可以位于距离基底100的顶表面第一高度处。
第二阵列线230b可以电连接到一对连接接触件210，一对连接接触件210中的一个设置在包括在第一堆叠结构ST1中的第一字线200a的端部上，一对连接接触件210中的另一个设置在包括在第二堆叠结构ST2中的第一字线200a的端部上。因此，第二阵列线230b可以电连接到包括在第一堆叠结构ST1中的第一字线200a和包括在第二堆叠结构ST2中的第一字线200a。换句话说，第二阵列线230b可以共同连接到第一堆叠结构ST1的第一字线200a和第二堆叠结构ST2的第一字线200a。第二阵列线230b可以在与第一阵列线230a的延伸方向交叉的方向上延伸。例如，第二阵列线230b可以在第一方向X上延伸。第二阵列线230b可以跨越共源极区CSR。第二阵列线230b可以位于距离基底100的顶表面第一高度处。即，第二阵列线230b可以位于与第一阵列线230a的高度相同的高度处。
第三阵列线230c可以电连接到设置在第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第二字线200b和第三字线200c的端部上的一对连接接触件210。因此，第三阵列线230c可以电连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第二字线200b和第三字线200c。换句话说，第三阵列线230c可以共同连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第二字线200b和第三字线200c。第三阵列线230c可以在第二方向Y上延伸。例如，第三阵列线230c可以在与第一阵列线230a的延伸方向相同的方向并在与第二阵列线230b的延伸方向交叉的方向上延伸。第三阵列线230c可以位于距离基底100的顶表面第一高度处。即，第三阵列线230c可以位于与第一阵列线230a和第二阵列线230b的高度相同的高度处。
在一些实施例中，第二字线200b和第三字线200c可以是虚设字线。即，第二字线200b和第三字线200c可以不被用作单元存储晶体管的栅电极。作为一个示例，由于第一孔H1的上部宽度与第二孔H2的下部宽度之间的宽度差，因此沟道孔CH可以在第一孔H1与第二孔H2之间的侧壁处具有不均匀性。当电荷存储结构VIL有缺陷地形成在沟道孔CH的不均匀的侧壁上时，设置在有缺陷地形成的电荷存储结构VIL的侧壁上的至少一条字线(例如，第二字线200b)可以不被用作单元存储晶体管的栅电极。
作为另一示例，由于第一孔H1的上部宽度与第二孔H2的下部宽度之间在宽度上的差异，因此任何其它字线与垂直沟道结构VC的设置在第一孔H1中的第一段PA1的上侧壁上的第二字线200b之间可以在面积上存在差异。同样地，任何其它字线与垂直沟道结构VC的设置在第二孔H2中的第二段PA2的下侧壁上的第三字线200c之间也可以在面积上存在差异。例如，第三字线200c可以具有比任何其它字线的面积大的面积，第二字线200b可以具有比任何其它字线的面积小的面积。在这种情况下，第二字线200b和第三字线200c的阈值电压可以大于或小于任何其它字线的阈值电压。因此，第二字线200b和第三字线200c可以不被用作单元存储晶体管的栅电极。
第四阵列线230d可以电连接到一对连接接触件210，一对连接接触件210中的一个设置在第一堆叠结构ST1中包括的第四字线200d的端部上，一对连接接触件210中的另一个设置在第二堆叠结构ST2中包括的第四字线200d的端部。因此，第四阵列线230d可以电连接到第一堆叠结构ST1的第四字线200d和第二堆叠结构ST2的第四字线200d。换句话说，第四阵列线230d可以共同连接到第一堆叠结构ST1的第四字线200d和第二堆叠结构ST2的第四字线200d。第四阵列线230d可以在与第二阵列线230b的延伸方向相同的方向上延伸。例如，第四阵列线230d可以在第一方向X上延伸。第四阵列线230d可以位于距离基底100的顶表面第一高度处。即，第四阵列线230d可以位于与第一阵列线230a至第三阵列线230c的高度相同的高度处。
第五阵列线230e可以电连接到设置在第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一串选择线120a和第二串选择线120b的端部上的一对连接接触件210。因此，第五阵列线230e可以电连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一串选择线120a和第二串选择线120b。换句话说，第五阵列线230e可以共同连接到第一堆叠结构ST1和第二堆叠结构ST2中的每个中包括的第一串选择线120a和第二串选择线120b。在一些实施例中，两条第一串选择线120a和第二串选择线120b可以用作一个串选择晶体管的栅电极。第五阵列线230e可以在与第一阵列线230a和第三阵列线230c的延伸方向相同的方向上延伸。例如，第五阵列线230e可以在第二方向Y上延伸。第五阵列线230e可以位于距离基底100的顶表面第一高度处。即，第五阵列线230e可以位于与第一阵列线230a至第四阵列线230d的高度相同的高度处。
根据本发明构思的实施例，基底100可以在其上设置有在第一方向X上延伸的第二阵列线230b和第四阵列线230d以及在与第一方向X交叉的第二二方向Y上延伸的第一阵列线230a、第三阵列线230c和第五阵列线230e，并且第一阵列线230a至第五阵列线230e中的全部可以位于距离基底100的顶表面相同的高度处。第一阵列线230a至第五阵列线230e可以通过一个蚀刻工艺和一个沉积工艺同时形成在同一高度处，因此，可以简化制造工艺。
图19是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的示意性剖视图。为了描述的简洁，将省略对重复组件的说明。
参照图19，垂直沟道结构VC和电荷存储结构VIL可以穿透第一地选择栅极线130a和第二地选择栅极线130b，从而与基底100接触。即，图19的垂直非易失性存储器装置可以不具有图17中所示的半导体柱SP。
图20是示出根据发明构思的其它实施例的垂直非易失性存储器装置的沿图16的线I-I’截取的剖视图。为了描述的简洁，将省略对重复组件的说明。
参照图20，在基底100的单元阵列区CAR上，第一垂直沟道结构VC1和第二垂直沟道结构VC2可以分别设置在第一堆叠结构ST1和第二堆叠结构ST2内。第二垂直沟道结构VC2可以设置在第一垂直沟道结构VC1上。在一些实施例中，第一垂直沟道结构VC1可以穿透第一地选择线130a和第二地选择线130b以及第一字线200a和第二字线200b。第一垂直沟道结构VC1可以与基底100接触。第二垂直沟道结构VC2可以穿透第三字线200c和第四字线200d以及第一串选择线120a和第二串选择线120b。在一些实施例中，第一垂直沟道结构VC1可以具有宽度小于它的上部的宽度的下部。第二垂直沟道结构VC2同样可以具有宽度小于它的上部的宽度的下部。第一垂直沟道结构VC1的上部可以具有比第二垂直沟道结构VC2的下部的宽度大的宽度。
第一电荷存储结构VIL1可以围绕第一垂直沟道结构VC1的外侧壁，第二电荷存储结构VIL2可以围绕第二垂直沟道结构VC2的外侧壁。填隙层490可以设置在被第一电荷存储结构VIL1和第二电荷存储结构VIL2中的每个围绕的内腔中。
第一垫P1可以设置在第一垂直沟道结构VC1的上部处或设置在第一垂直沟道结构VC1的上部上，第二垫P2可以设置在第二垂直沟道结构VC2的上部处或设置在第二垂直沟道结构VC2的上部上。在一些实施例中，第一垫P1可以具有与栅极绝缘线170中的至少一条的顶表面位于同一水平处的顶表面。例如，第一垫P1的顶表面可以与置于第二字线200b与第三字线200c之间的栅极绝缘线170的顶表面的水平位于同一水平处。第二垫P2可以具有与最上栅极绝缘线170的顶表面的水平位于同一水平处的顶表面。
第一垫P1可以在其中容纳第二垂直沟道结构VC2和第二电荷存储结构VIL2的下部。第二垂直沟道结构VC2可以与第一垫P1接触。第二垂直沟道结构VC2可以通过第一垫P1和第一垂直沟道结构VC1电连接到基底100。
图21是根据发明构思的其它实施例的垂直非易失性存储器装置的示意性平面图。为了描述的简洁，将省略对重复组件的说明。
参照图21，栅极导电线200和栅极绝缘线170可以交替地且重复地堆叠在基底100的顶表面上。分离绝缘层515可以水平地分离栅极导电线200。最上栅极导电线200可以包括通过分离绝缘层515彼此水平地分离的串选择线SSL和地选择线GSL。多个垂直沟道孔CH可以穿透栅极导电线200。基底100可以在其中设置有水平沟道孔RSR，水平沟道孔RSR连接在水平方向上彼此间隔开的一对垂直沟道孔CH。即，一个垂直沟道孔CH可以穿透串选择线SSL，该垂直沟道孔CH通过水平沟道孔RSR连接到穿透地选择线GSL的与其相邻的另一垂直沟道孔CH。电荷存储结构VIL和垂直沟道结构VC可以顺序地设置在垂直沟道孔CH的侧壁和水平沟道孔RSR的侧壁上。
垂直沟道结构VC可以具有一端部，该端部穿透串选择线SSL，并在其上顺序地设置有用于将垂直沟道结构VC连接到位线180的第一接触件540、辅助线(subsidiary line)550和第二接触件560。垂直沟道结构VC可以具有相反的端部，该端部穿透地选择线GSL并通过其它第一接触件540连接到共源极线CSL。
图22A至图22G示出了根据发明构思的制造垂直非易失性存储器装置的方法。
参照图22A，在基底(未示出)上沿Z轴方向一个在另一个顶上交替地形成各条字线200和层间绝缘层205。各条字线200可以越来越短，以整体上具有阶梯的形式，将层间绝缘层205一体化以形成(电气的)层间绝缘的块。
参照图22B，使层间绝缘部图案化以在其中形成分别与字线200连通的开口209。填充开口209以形成分别连接到各字线200的第二连接接触件210。通过本领域本身公知的“图案化”工艺执行在层中形成开口和使用导电材料填充开口的步骤。例如，这种图案化工艺涉及蚀刻(蚀刻层以形成开口)、沉积(沉积材料以填充开口)和平坦化(使所得到的结构平坦化)工艺。
参照图22C，通过图案化工艺分别在第二连接接触件210的上部上形成下层阵列线231和第一临时连接接触件229。因此，字线200的下层2通过一组第二连接接触件210连接到下层阵列线231。字线200的上层1通过另一组第二连接接触件210连接到第一临时连接接触件229。
参照图22D，通过图案化工艺在下层阵列线231的上部上形成下层第一连接接触件251，并在第一临时连接接触件229的上部上形成上层阵列线232。
参照图22E，在已有结构上形成额外的层间绝缘层205，通过图案化工艺在下层第一连接接触件251的上部上形成下层字选择线301。注意的是，稍微放大该图的右上部分以示出透视图，从而示出了基本上在同一层间绝缘层205中形成的下层字选择线301。
参照图22F，在已有的结构上形成额外的层间绝缘层205，通过图案化工艺在上层阵列线232的上部上形成上层第一连接接触件252。
参照图22G，在已有的结构上形成额外的层间绝缘层205，通过图案化工艺在上层第一连接接触件252的上部上形成上层字选择线302。
图23A至图23D示出了根据发明构思的制造垂直非易失性存储器装置的方法的另一实施例。该方法与参照图22A至图22G描述的方法类似，因此，将仅描述方法之间的主要差异。
参照图23A，该方法与图22A至图22C所示并参照其描述的方法类似地开始。然后，在已有的结构上形成额外的层间绝缘层205。接下来，通过图案化工艺在下层阵列线231的上部上形成下层第一连接接触件251并在第一临时连接接触件229的上部上形成第二临时连接接触件228。
参照图23B，在已有的结构上形成额外的层间绝缘层205。然后，通过图案化工艺在下层第一连接接触件251的上部上形成下层字选择线301并在第二临时连接接触件228的上部上形成上层阵列线232。
参照图23C，在已有的结构上形成额外的层间绝缘层205，然后通过图案化工艺在上层阵列线232的上部上形成上层第一连接接触件252。
参照图23D，在已有的结构上形成额外的层间绝缘层205，然后通过图案化工艺在上层第一连接接触件252的上部上形成上层字选择线302。
在该实施例中，上层阵列线232形成在第一临时连接接触件229和第二临时连接接触件228上。第一临时连接接触件229和第二临时连接接触件228提供字线200的上层1与上层阵列线232之间的更多的空间。因此，当形成上层阵列线232时(即，当执行用于形成上层阵列线的蚀刻工艺时)，防止字线200的上层1被过蚀刻。
如上所述，根据发明构思的方面，提供了一种将NOP保持在最小的高集成度的垂直存储器装置。因此，可以实现高可靠性的垂直非易失性存储器装置。
最后，已经在这里详细描述了发明构思的实施例。然而，发明构思可以以许多不同的形式实施，并且不应被解释为局限于上述实施例。相反，描述这些实施例，使得本公开是彻底和完整的，并且这些实施例将发明构思充分传达给本领域技术人员。因此，发明构思的真实精神和范围不受上述实施例的限制，而受权利要求的限制。

Claims (20)

1.一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：
基底，包括单元阵列区和接触区；
第一堆叠结构和第二堆叠结构，在基底上沿第一方向彼此间隔开，第一堆叠结构和第二堆叠结构中的每个堆叠结构包括顺序地堆叠在基底上的第一导电线、第二导电线和第三导电线；
第一阵列线，位于基底的接触区上，并将第一堆叠结构和第二堆叠结构中的每个堆叠结构的第一导电线和第二导电线电连接；以及
第二阵列线，位于基底的接触区上，并将第一堆叠结构的第三导电线电连接到第二堆叠结构的第三导电线，
其中，第一阵列线和第二阵列线位于距基底的顶表面同一高度处。
2.根据权利要求1所述的垂直非易失性存储器装置，其中，
第一阵列线在与第一方向交叉的第二方向上延伸，
第二阵列线在第一方向上延伸。
3.根据权利要求1所述的垂直非易失性存储器装置，其中，第一导电线至第三导电线是字线。
4.根据权利要求1所述的垂直非易失性存储器装置，其中，第一堆叠结构和第二堆叠结构中的每个堆叠结构还包括顺序地堆叠在第三导电线上的第四导电线和第五导电线，
其中，所述垂直非易失性存储器装置还包括将第一堆叠结构和第二堆叠结构中的每个堆叠结构的第四导电线和第五导电线电连接的第三阵列线。
5.根据权利要求4所述的垂直非易失性存储器装置，其中，第三阵列线位于与第一阵列线和第二阵列线的高度相同的高度处，所述高度从基底的顶表面测量。
6.根据权利要求4所述的垂直非易失性存储器装置，其中，
第一导电线和第二导电线是地选择线，
第三导电线是字线，
第四导电线和第五导电线是虚设字线。
7.根据权利要求4所述的垂直非易失性存储器装置，其中，
第一导电线和第二导电线是地选择线，
第三导电线是字线，
第四导电线和第五导电线是串选择线。
8.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
第一垂直沟道结构，位于基底的单元阵列区上并在第一堆叠结构和第二堆叠结构中的每个堆叠结构中；
第二垂直沟道结构，位于第一垂直沟道结构上；以及
垫，位于第一垂直沟道结构与第二垂直沟道结构之间。
9.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括位于基底的单元阵列区上并穿透第一堆叠结构和第二堆叠结构中的每个堆叠结构的垂直沟道结构，
其中，垂直沟道结构包括第一段和位于第一段上的第二段，第一段具有宽度比第二段的下部的宽度大的上部。
10.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括位于基底中并在第一堆叠结构与第二堆叠结构之间的共源极区，
其中，第二阵列线跨越共源极区。
11.根据权利要求1所述的垂直非易失性存储器装置，所述垂直非易失性存储器装置还包括：
垂直沟道结构，位于基底的单元阵列区上并在第一堆叠结构和第二堆叠结构中的每个堆叠结构中；以及
半导体柱，位于基底与垂直沟道结构之间。
12.一种垂直非易失性存储器装置，所述垂直非易失性存储器装置包括：
第一堆叠结构，位于基底上，并包括顺序地堆叠在基底上的第一导电线、第二导电线、第三导电线和第四导电线；
第一阵列线，将第一导电线与第二导电线彼此电连接；以及
第二阵列线，将第三导电线与第四导电线彼此电连接，
其中，第一阵列线和第二阵列线位于距基底的顶表面同一高度处。
13.根据权利要求12所述的垂直非易失性存储器装置，其中，第一阵列线和第二阵列线在相同方向上延伸。
14.根据权利要求12所述的垂直非易失性存储器装置，其中，
第一导电线和第二导电线是地选择线，
第三导电线和第四导电线是虚设字线。
15.根据权利要求12所述的垂直非易失性存储器装置，其中，
第一导电线和第二导电线是地选择线，
第三导电线和第四导电线是串选择线。
16.根据权利要求12所述的垂直非易失性存储器装置，其中，第一堆叠结构还包括位于第二导电线与第三导电线之间的第五导电线，
其中，所述垂直非易失性存储器装置还包括：
第二堆叠结构，位于基底上，并与第一堆叠结构间隔开，第二堆叠结构包括与第一堆叠结构的第五导电线位于同一水平处的第六导电线；以及
第三阵列线，将第五导电线与第六导电线彼此电连接，
其中，第三阵列线位于与第一阵列线和第二阵列线的高度相同的高度处，所述高度从基底的顶表面测量。
17.根据权利要求16所述的垂直非易失性存储器装置，其中，
第一阵列线和第二阵列线在第一方向上延伸，
第三阵列线在与第一方向交叉的第二方向上延伸。
18.根据权利要求12所述的垂直非易失性存储器装置，其中，第一导电线至第四导电线设置在不同水平处。
19.根据权利要求12所述的垂直非易失性存储器装置，其中，基底包括单元阵列区和接触区，第一阵列线和第二阵列线设置在基底的接触区上，
其中，所述垂直非易失性存储器装置还包括位于基底的单元阵列区上的垂直沟道结构，所述垂直沟道结构穿透第一堆叠结构。
20.根据权利要求19所述的垂直非易失性存储器装置，其中，所述垂直沟道结构包括第一段和位于第一段上的第二段，其中，
第一段穿透第一导电线至第三导电线，
第二段穿透第四导电线，
第一段具有宽度比第二段的下部的宽度大的上部。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110235249A (zh) * 2019-04-30 2019-09-13 长江存储科技有限责任公司 具有弯折的背面字线的三维存储器件
TWI677970B (zh) * 2018-12-07 2019-11-21 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
US10770478B1 (en) 2019-04-30 2020-09-08 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
CN113053440A (zh) * 2019-04-29 2021-06-29 长江存储科技有限责任公司 多层存储器及其制作方法

Citations (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040160820A1 (en) * 2002-08-02 2004-08-19 Darrell Rinerson Re-writable memory with multiple memory layers
CN101106140A (zh) * 2006-07-11 2008-01-16 三星电子株式会社 包括虚拟字线的非易失性存储器件及相关结构和方法
CN101290801A (zh) * 2007-04-16 2008-10-22 台湾积体电路制造股份有限公司 存储器单元阵列
US20090267139A1 (en) * 2008-04-23 2009-10-29 Hiroshi Maejima Three dimensional stacked nonvolatile semiconductor memory
TW201027713A (en) * 2008-11-18 2010-07-16 Sandisk 3D Llc Self-aligned three-dimensional non-volatile memory fabrication
US20100195395A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US20100315875A1 (en) * 2009-02-02 2010-12-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
CN102130134A (zh) * 2010-01-11 2011-07-20 海力士半导体有限公司 3d非易失性存储器件及其制造方法
CN102194826A (zh) * 2010-03-03 2011-09-21 三星电子株式会社 三维半导体存储装置及其形成方法
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
US20110316069A1 (en) * 2010-06-25 2011-12-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20120051138A1 (en) * 2010-08-26 2012-03-01 Tae-Young Kim Nonvolatile memory device, operating method thereof and memory system including the same
US20120061744A1 (en) * 2010-09-10 2012-03-15 Sung-Min Hwang Three dimensional semiconductor memory devices
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices
US20120081958A1 (en) * 2010-10-05 2012-04-05 Lee Changhyun Nonvolatile memory devices and methods forming the same
US20120104484A1 (en) * 2010-10-29 2012-05-03 Lee Changhyun Nonvolatile memory device and manufacturing method thereof
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20130032875A1 (en) * 2011-08-04 2013-02-07 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20130270643A1 (en) * 2012-04-16 2013-10-17 Juyul Lee Three-dimensional semiconductor memory devices and methods of fabricating the same
TW201411798A (zh) * 2012-06-29 2014-03-16 Intel Corp 交叉點陣列之小型插座連接
US20140203442A1 (en) * 2013-01-18 2014-07-24 Jang-Gn Yun Wiring structures for three-dimensional semiconductor devices
US20150060979A1 (en) * 2013-09-02 2015-03-05 Gil-Sung Lee Vertical memory devices and methods of manufacturing the same
WO2015095653A1 (en) * 2013-12-20 2015-06-25 Sandisk 3D Llc Multilevel contact to a 3d memory array and method of making thereof
CN105074923A (zh) * 2013-02-22 2015-11-18 美光科技公司 三维存储器的互连
CN105742286A (zh) * 2014-12-12 2016-07-06 华邦电子股份有限公司 半导体存储装置及其制造方法
US20170053906A1 (en) * 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件
CN106560927A (zh) * 2015-09-30 2017-04-12 旺宏电子股份有限公司 存储器结构

Patent Citations (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040160820A1 (en) * 2002-08-02 2004-08-19 Darrell Rinerson Re-writable memory with multiple memory layers
CN101106140A (zh) * 2006-07-11 2008-01-16 三星电子株式会社 包括虚拟字线的非易失性存储器件及相关结构和方法
CN101290801A (zh) * 2007-04-16 2008-10-22 台湾积体电路制造股份有限公司 存储器单元阵列
US20090267139A1 (en) * 2008-04-23 2009-10-29 Hiroshi Maejima Three dimensional stacked nonvolatile semiconductor memory
TW201027713A (en) * 2008-11-18 2010-07-16 Sandisk 3D Llc Self-aligned three-dimensional non-volatile memory fabrication
US20100315875A1 (en) * 2009-02-02 2010-12-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US20100195395A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
CN102130134A (zh) * 2010-01-11 2011-07-20 海力士半导体有限公司 3d非易失性存储器件及其制造方法
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
CN102194826A (zh) * 2010-03-03 2011-09-21 三星电子株式会社 三维半导体存储装置及其形成方法
US20110316069A1 (en) * 2010-06-25 2011-12-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20120051138A1 (en) * 2010-08-26 2012-03-01 Tae-Young Kim Nonvolatile memory device, operating method thereof and memory system including the same
US20120061744A1 (en) * 2010-09-10 2012-03-15 Sung-Min Hwang Three dimensional semiconductor memory devices
US20120070944A1 (en) * 2010-09-17 2012-03-22 Hyu-Jung Kim Methods of Manufacturing Three Dimensional Semiconductor Devices
US20120081958A1 (en) * 2010-10-05 2012-04-05 Lee Changhyun Nonvolatile memory devices and methods forming the same
US20120104484A1 (en) * 2010-10-29 2012-05-03 Lee Changhyun Nonvolatile memory device and manufacturing method thereof
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20130032875A1 (en) * 2011-08-04 2013-02-07 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20130270643A1 (en) * 2012-04-16 2013-10-17 Juyul Lee Three-dimensional semiconductor memory devices and methods of fabricating the same
TW201411798A (zh) * 2012-06-29 2014-03-16 Intel Corp 交叉點陣列之小型插座連接
US20140203442A1 (en) * 2013-01-18 2014-07-24 Jang-Gn Yun Wiring structures for three-dimensional semiconductor devices
CN105074923A (zh) * 2013-02-22 2015-11-18 美光科技公司 三维存储器的互连
US20150060979A1 (en) * 2013-09-02 2015-03-05 Gil-Sung Lee Vertical memory devices and methods of manufacturing the same
WO2015095653A1 (en) * 2013-12-20 2015-06-25 Sandisk 3D Llc Multilevel contact to a 3d memory array and method of making thereof
CN105742286A (zh) * 2014-12-12 2016-07-06 华邦电子股份有限公司 半导体存储装置及其制造方法
US20170053906A1 (en) * 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件
CN106560927A (zh) * 2015-09-30 2017-04-12 旺宏电子股份有限公司 存储器结构

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677970B (zh) * 2018-12-07 2019-11-21 大陸商長江存儲科技有限責任公司 新型3d nand記憶體元件及其形成方法
US10950623B2 (en) 2018-12-07 2021-03-16 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
US11404441B2 (en) 2018-12-07 2022-08-02 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
US11430811B2 (en) 2018-12-07 2022-08-30 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device with select gate cut
US11825656B2 (en) 2018-12-07 2023-11-21 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
CN113053440A (zh) * 2019-04-29 2021-06-29 长江存储科技有限责任公司 多层存储器及其制作方法
CN110235249A (zh) * 2019-04-30 2019-09-13 长江存储科技有限责任公司 具有弯折的背面字线的三维存储器件
CN110235249B (zh) * 2019-04-30 2020-06-26 长江存储科技有限责任公司 具有弯折的背面字线的三维存储器件
US10714490B1 (en) 2019-04-30 2020-07-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having bent backside word lines
US10770478B1 (en) 2019-04-30 2020-09-08 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
WO2020220268A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having bent backside word lines

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