KR20190101641A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 상부 기판에 적층되는 적층 구조체를 구비하고 상기 적층 구조체가 식각되어 제 1 방향으로 연장되는 워드 라인 컷을 구비하는 셀 어레이 영역 및 상기 셀 어레이 영역의 하부에 위치하며 하부 기판의 상부에서 워드 라인 컷과 교차하는 방향으로 형성되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 개시의 실시예들은 집적도 및 신뢰성이 향상된 수직 적층형 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전자 장치의 경박단소화와 가격 경쟁력 증가를 위하여 집적도를 증가시키는 것이 요구된다. 최근에는 2차원 반도체 메모리 장치의 집적도 한계를 극복하기 위하여, 3차원으로 배열되는 메모리 셀을 구비하는 3차원 또는 수직형 반도체 메모리 장치가 개발되고 있다. 3차원 반도체 메모리 장치는 집적도를 증가시키기 위하여 다수의 층들이 수직으로 적층되고 다수의 층들을 관통하는 채널 구조체를 구비한다. 3차원 반도체 메모리 장치는 셀 어레이 영역에 워드 라인 형성을 위한 트렌치가 형성된다. 3차원 반도체 메모리 장치는 트렌치 형성 과정에서 새들형 비틀림(warpage)가 발생될 가능성이 있으며, 제품에 대한 신뢰성에 영향을 줄 수 있다.
본 개시의 실시예들에 따른 과제는 고집적화되면서 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 메모리 장치는 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하고, 상기 적층 구조체들 사이에서 제 1 방향으로 연장되는 워드 라인 컷을 구비하는 셀 어레이 영역 및 상기 셀 어레이 영역의 하부에 위치하며 상기 제 1 방향과 교차하는 방향으로 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 메모리 장치는 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하며, 상기 적층 구조체들 사이에서 제 1 방향으로 연장되는 워드 라인 컷을 구비하는 셀 어레이 영역과, 상기 셀 어레이 영역들 사이에 위치하며, 상기 제 1 방향으로 연장되는 중간 연결 영역 및 상기 셀 어레이 영역의 하부에 위치하며, 상기 중간 연결 영역을 연결하도록 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 메모리 장치는 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하는 셀 어레이 영역과, 상기 셀 어레이 영역 사이에 위치하며, 제 1 방향으로 연장되는 적어도 1개의 중간 라인 컷을 포함하는 중간 연결 영역 및 상기 셀 어레이 영역의 하부에 위치하며, 상기 제 1 방향과 수직한 제 2 방향으로 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함할 수 있다.
본 개시의 실시예들에 따르면, 셀 어레이 영역의 하부에 위치하는 주변 회로 영역에 워드 라인과 교차하는 방향으로 지지 패턴을 형성함으로써 새들형 워피지를 감소시켜 집적도와 신뢰성이 향상된 반도체 메모리 장치를 구현할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 2는 도 1의 A-A에 대한 평면도이다.
도 3은 도 1의 B에 대한 수평 확대도이다.
도 4는 도 3의 C 도 7의 E에 대한 확대도이다.
도 5는 도 4의 D에 대한 부분 확대도이다.
도 6은 도 1의 E에 대한 부분 확대도이다.
도 7은 도 6의 F-F에 대한 수직 단면도이다.
도 8은 도 6의 G-G에 대한 수직 단면도이다.
도 9는 도 7의 H에 대한 확대도이다.
도 10은 도 7의 I-I에 대한 수평 단면도이다.
도 11은 본 개시의 일 실시예의 도 10에 대응되는 수평 단면도이다.
도 12는 본 개시의 일 실시예의 도 10에 대응되는 수평 단면도이다.
도 13은 도 12의 J-J에 대한 수직 단면도이다.
도 14는 본 개시의 일 실시예의 도 10에 대응되는 수평 단면도이다.
이하에서, 본 개시의 실시예들에 따른 반도체 메모리 장치에 대하여 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 2는 도 1의 A-A에 대한 평면도이며, 도 3은 도 1의 B에 대한 수평 확대도이며, 도 4는 도 3의 C 도 7의 E에 대한 확대도이며, 도 5는 도 4의 D에 대한 부분 확대도이다. 도 6은 도 1의 E에 대한 부분 확대도이며, 도 7은 도 6의 F-F에 대한 수직 단면도이며, 도 8은 도 6의 G-G에 대한 수직 단면도이다. 도 9는 도 7의 H에 대한 확대도이며, 도 10은 도 7의 I-I에 대한 수평 단면도이다.
본 개시의 일 실시예에 따른 반도체 메모리 장치는, 도 1 내지 도 10을 참조하면, 셀 어레이 영역(100)과 주변 회로 영역(200)과 중간 연결 영역(300) 및 주변 연결 영역(400)을 포함할 수 있다. 반도체 메모리 장치는 3차원 메모리 장치일 수 있다. 예를 들면, 반도체 메모리 장치는 3차원 낸드 플래시 메모리 장치일 수 있다. 반도체 메모리 장치는 주변 회로 영역(200)의 상부에 셀 어레이 영역(100)이 적층되는 씨오피(COP: Cell on Peripheral) 구조로 형성될 수 있다. 반도체 메모리 장치는 셀 어레이 영역(100)이 주변 회로 영역(200)의 적어도 일부와 오버랩될 수 있다. 반도체 메모리 장치는 비트 라인(BL)과 상부 금속 배선(TML)을 더 포함할 수 있다.
이하에서, 제 1 방향(D1)은 셀 어레이 영역(100)이 연장되는 방향을 의미하며, 제 2 방향(D2)은 제 1 방향(D1)과 수직하고 셀 어레이 영역(100)이 이격되는 방향을 의미할 수 있다. 제 3 방향(D3)은 제 1 방향(D1) 및 제 2 방향(D2)과 수직한 방향이며, 셀 어레이 영역(100)과 주변 회로 영역(200)이 적층되는 방향을 의미할 수 있다.
셀 어레이 영역(100)은, 도 1 및 도 2를 참조하면, 복수 개로 형성되며, 제 1 방향(D1)으로 연장되면서 제 2 방향(D2)으로 이격될 수 있다. 주변 회로 영역(200)은 셀 어레이 영역(100)의 하부에 위치할 수 있다. 중간 연결 영역(300)은 제 1 방향(D1)으로 연장되면서 셀 어레이 영역(100)들 사이에 위치할 수 있다. 중간 연결 영역(300)은 셀 어레이 영역(100)들 사이에 형성되는 중간 라인 컷(MLC)에 형성될 수 있다. 중간 라인 컷(MLC)은 셀 어레이 영역(100)이 제 3 방향(D3)으로 주변 회로 영역(200)까지 식각되어 형성될 수 있다. 주변 연결 영역(400)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되면서 가장 외측에 위치하는 셀 어레이 영역(100)의 외측에 위치할 수 있다.
셀 어레이 영역(100)은, 도 6 내지 도 9를 참조하면, 상부 기판(110)과 적층 구조체(120)와 셀 채널 구조체(130)와 더미 채널 구조체(140) 및 공통 소스 라인(Common Source Line; CSL)(150)을 포함할 수 있다. 셀 어레이 영역(100)은 적층 구조체(120)와 셀 채널 구조에 의하여 형성되어 3차원상의 어레이로 배열된 메모리 셀들을 포함할 수 있다.
셀 어레이 영역(100)은 워드 라인 컷(WLC)을 포함할 수 있다. 또한, 셀 어레이 영역(100)은 스트링 셀렉션 라인 컷(SLC)을 포함할 수 있다.
셀 어레이 영역(100)은 적층 구조체(120)의 외측에 형성되는 계단 영역에 배치되어 적층 구조체(120)를 지지하는 지지 채널 구조체(미도시)를 포함할 수 있다. 셀 어레이 영역(100)은, 구체적으로 도시하지 않았지만, 적층 구조체(120)의 상부를 감싸서 절연하는 몰드 절연층과 몰드 절연층의 상부에서 비트 라인(BL)들을 절연하는 상부 절연층을 포함할 수 있다.
셀 어레이 영역(100)은 셀 블록(CB)과 더미 블록(DB)을 포함할 수 있다. 셀 블록(CB)은 복수 개의 셀 채널 구조체(130)를 포함하며, 더미 블록(DB)은 복수 개의 더미 채널 구조체(140)를 포함할 수 있다. 셀 블록(CB)과 더미 블록(DB)은 제 1 방향(D1)으로 연장되어 형성될 수 있다. 셀 블록(CB)은 제 2 방향(D2)을 기준으로 셀 어레이 영역(100)의 내측에 위치하며, 더미 블록(DB)은 셀 어레이 영역(100)에서 외측에 위치한다. 더미 블록(DB)은 셀 어레이 영역(100)의 내측에서 셀 블록(CB)사이에도 위치할 수 있다. 더미 블록(DB)은 중간 연결 영역(300)과 인접하여 위치할 수 있다. 여기서, 셀 블록(CB)은 셀 채널 구조체(130)를 포함하는 메모리 셀이 데이터를 저장하는 블록을 의미할 수 있다. 더미 블록(DB)은 더미 채널 구조체(140)를 포함하는 메모리 셀이 데이터를 저장하지 않는 블록을 의미할 수 있으며, 데이터를 저장하는데 필요한 회로가 형성되지 않을 수 있다. 더미 블록(DB)은 테스트 로직 또는 이와 관련된 회로들을 포함할 수 있다.
워드 라인 컷(WLC)은 각각의 셀 어레이 영역(100)에 적어도 2개로 포함될 수 있다. 워드 라인 컷(WLC)은 셀 블록(CB)과 셀 블록(CB) 사이, 셀 블록(CB)과 더미 블록(DB) 사이 또는 더미 블록(DB)과 더미 블록(DB) 사이에 제 1 방향(D1)으로 연장되어 형성될 수 있다. 워드 라인 컷(WLC)은 적층 구조체(120)에서 제 1 방향(D1)으로 연장되며 소정 폭과 깊이를 갖는 트렌치 형상으로 식각되어 형성될 수 있다. 워드 라인 컷(WLC)은 적층 구조체(120)의 상부에서 상부 기판(110)의 표면이 노출되도록 형성될 수 있다. 워드 라인 컷(WLC)은 상부 기판(110)의 표면으로부터 소정 깊이로 형성될 수 있다. 공통 소스 라인(150)은 워드 라인 컷(WLC)의 내측에 형성될 수 있다.
스트링 셀렉션 라인 컷(SLC)은 각각의 셀 블록(CB)에서 제 1 방향(D1)으로 연장될 수 있다. 스트링 셀렉션 라인 컷(SLC)은 소정 깊이와 폭으로 형성되며, 적층 구조체(120)의 가장 상부에 위치하는 게이트 전극을 관통하는 깊이로 형성될 수 있다. 스트링 셀렉션 라인 컷(SLC)은 각각의 셀 블록(CB)에서 제 1 방향(D1)으로 연장되면서 셀 채널 구조체(130)를 제 2 방향(D2)으로 분리할 수 있다. 스트링 셀렉션 라인 컷(SLC)은 각각의 셀 블록(CB)에 제 2 방향(D2)을 따라 형성되는 셀 채널 구조체(130)의 수에 따라 적어도 1개로 형성될 수 있다.
상부 기판(110)은 반도체 물질을 포함할 수 있다. 예를 들면, 상부 기판(110)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 상부 기판(110)은 P형 반도체 기판일 수 있다. 상부 기판(110)은 보론(B), 갈륨(Ga) 또는 인듐(In)과 같은 P형 불순물을 포함할 수 있다. 상부 기판(110)은 P형 반도체 기판에 한정되지 않는다. 상부 기판(110)은 SOI(Silicon on Insulator) 기판일 수 있다. 상부 기판(110)은 주변 회로 영역(200)의 상부에 형성되는 반도체 패턴으로 형성될 수 있다. 상부 기판(110)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 활성층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 상부 기판(110)은 웰 영역(미도시)을 포함할 수 있다.
상부 기판(110)은 공통 소스 영역(111)을 포함할 수 있다. 공통 소스 영역(111)은 셀 블록(CB)과 셀 블록(CB) 사이 및 셀 블록(CB)과 더미 블록(DB) 사이의 영역에 형성될 수 있다. 공통 소스 영역(111)은 상부 기판(110) 내에서 제 1 방향(D1)으로 연장되어 형성될 수 있다. 공통 소스 영역(111)은 상부 기판(110)과 다른 도전형 예를 들어, 비소(As) 또는 인(P)과 같은 N형 불순물을 포함할 수 있다.
적층 구조체(120)는 층간 절연층(121)과 게이트 전극(123) 및 게이트 컨택(125)을 포함할 수 있다. 적층 구조체(120)는 상부 기판(110)의 상면에 배치되어 형성될 수 있다. 적층 구조체(120)는 복수 개가 배치될 수 있다. 적층 구조체(120)는 상부 기판 컨택(127)을 더 포함할 수 있다. 적층 구조체(120)는 복수 개의 층간 절연층(121, 121a, 121b, 121c, 121d, 121e, 121f)과 게이트 전극(123, 123a, 123b, 123c, 123d, 123e, 123f)이 제 3 방향(D3)으로 교대로 적층되어 형성될 수 있다. 적층 구조체(120)는 셀 어레이 영역(100)내에 형성되며, 상부 기판(110)의 표면과 평행한 제 1 방향(D1)으로 연장되어 형성된다. 게이트 전극(123)은 층간 절연층(121)에 의하여 서로 절연될 수 있다. 적층 구조체(120)는 셀 블록(CB) 또는 더미 블록(DB)별로 서로 분리되어 형성될 수 있다. 적층 구조체(120)는 셀 블록(CB)과 셀 블록(CB) 사이 또는 셀 블록(CB)과 더미 블록(DB) 사이에 위치하는 공통 소스 라인(150)에 의하여 분리될 수 있다. 적층 구조체(120)는 제 1 방향(D1)의 양 단부에 계단식 구조를 가질 수 있다. 보다 구체적으로는 게이트 전극(123)은 연장 길이가 서로 다르게 형성될 수 있다. 게이트 전극(123)은 상부에 위치할수록 연장되는 연장 길이가 짧게 형성될 수 있다. 게이트 전극(123)들 중에서 최하부에 위치하는 게이트 전극(123a)의 연장 길이가 가장 길고, 최상부에 위치하는 게이트 전극(123f)의 연장 길이가 가장 짧을 수 있다. 게이트 전극(123)은 계단식 구조에서 상부 방향으로 노출되는 게이트 패드부(GEP)가 형성될 수 있다.
층간 절연층(121)은 실리콘 산화막, 실리콘 질화막, 실리콘산질화막과 같은 절연 물질을 포함할 수 있다. 게이트 전극(123)은 도전막을 포함할 수 있다. 예를 들면, 게이트 전극(123)은 반도체막(예를 들면, 불순물이 도핑된 실리콘막), 금속 실리사이드막(예를 들면, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 실리사이드막, 텅스텐 실리사이드막, 또는 탄탈륨 실리사이드막), 금속 질화막(예를 들면, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막), 금속막(예를 들면, 텅스텐막, 니켈막, 코발트막, 티타늄막, 루테늄막 또는 탄탈륨막) 및/또는 이들의 조합으로 형성되는 막을 포함할 수 있다. 게이트 전극(123)은 셀 어레이 영역(100)에 어레이로 배열된 메모리 셀들의 제어 전극으로 사용될 수 있다. 게이트 전극(123)은 셀 채널 구조체(130)와 결합하여 메모리 셀을 구성할 수 있다. 따라서, 셀 어레이 영역(100)에는 수직으로 배열되는 메모리 셀을 포함하는 수직 메모리 셀 스트링이 형성될 수 있다.
게이트 컨택(125)은 각각의 게이트 전극(123)의 게이트 패드부(GEP)의 상면에서 상부로 연장되어 형성된다. 게이트 컨택(125)은 게이트 전극(123)의 게이트 패드부(GEP)와 전기적으로 연결된다. 게이트 컨택(125)은 위치가 셀 어레이 영역(100)에서 멀어질수록 높이가 증가될 수 있다. 게이트 전극(123)의 상부에는 게이트 금속 배선(124)이 더 형성될 수 있다.
상부 기판 컨택(127)은 적층 구조체(120)의 외측으로 노출된 상부 기판(110)의 상면에서 상부로 연장되어 형성될 수 있다. 상부 기판 컨택(127)은 상부 기판(110)과 전기적으로 연결될 수 있다.
셀 채널 구조체(130)는 제 3 방향(D3)으로 연장되면서 적층 구조체(120)를 관통하여 상부 기판(110)과 접촉될 수 있다. 셀 채널 구조체(130)는 셀 블록(CB)의 셀 어레이 영역(100)에서 제 1 방향(D1)과 제 2 방향(D2)을 따라 복수 개가 배열될 수 있다. 셀 채널 구조체(130)는 제 1 방향(D1)을 따라 지그재그 형태를 이루며 제 2 방향(D2)으로 서로 이웃하게 배열될 수 있다.
셀 채널 구조체(130)는 중심축을 기준으로 외측으로 형성되는 다양한 층 구조로 형성될 수 있다. 예를 들면, 셀 채널 구조체(130)는 외측에서 내측으로 셀 정보 저장 패턴(132)과 셀 채널 패턴(133) 및 셀 매립 절연 패턴(134)을 포함할 수 있다. 셀 채널 구조체(130)는 셀 반도체 패턴(131) 및 셀 도전 패드(135) 및 셀 비트 컨택(136)을 더 포함할 수 있다.
셀 반도체 패턴(131)은 셀 채널 구조체(130)의 가장 하부에 위치한다. 셀 반도체 패턴(131)은 상부 기판(110)과 직접 접촉하며, 상부 기판(110)의 내부로 연장될 수 있다. 셀 반도체 패턴(131)은 일부가 상부 기판(110)의 내부에 매립되고, 다른 일부가 상부 기판(110)의 상면에서 수직으로 돌출된 원형의 필라 형상을 가질 수 있다. 셀 반도체 패턴(131)은 상부 기판(110)과 전기적으로 연결된다. 셀 반도체 패턴(131)은 실리콘(Si)을 포함할 수 있다, 셀 반도체 패턴(131)은 단결정 실리콘 또는 다결정 실리콘을 포함하는 에피택셜 패턴일 수 있다. 셀 반도체 패턴(131)은 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물 또는 II-VI족 반도체 화합물을 포함할 수 있다. 셀 반도체 패턴(131)은 불순물이 언도프트된 패턴이거나, 기판(110)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
셀 정보 저장 패턴(132)은 셀 반도체 패턴(131)의 상면에 배치되고 제 3 방향(D3)으로 연장될 수 있다. 셀 정보 저장 패턴(132)은 내부가 중공이며, 상단과 하단이 개방된 파이프 형태로 형성될 수 있다. 셀 정보 저장 패턴(132)은 형태로 형성될 수 있다. 셀 정보 저장 패턴(132)은 데이터를 저장하는 박막을 포함할 수 있다.
셀 채널 패턴(133)은 셀 반도체 패턴(131)의 상면에 배치되고 제 3 방향(D3)으로 연장될 수 있다. 셀 채널 패턴(133)은 내부가 중공이며, 상단과 하단이 개방된 파이프 형태로 형성될 수 있다. 셀 채널 패턴(133)은 하단이 셀 반도체 패턴(131)과 접촉되어 전기적으로 연결될 수 있다. 셀 채널 패턴(133)은 외주면이 정보 저장 패턴의 내주면에 접촉할 수 있다. 셀 채널 패턴(133)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs) 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 셀 채널 패턴(133)은 불순물이 언도프트된 반도체 물질이거나, 상부 기판(110)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
셀 매립 절연 패턴(134)은 셀 반도체 패턴(131)의 상면에 배치되고 제 3 방향(D3)으로 연장될 수 있다. 셀 매립 절연 패턴(134)은 셀 채널 패턴(133)의 내부에 형성된 빈 공간을 채우도록 형성될 수 있다. 셀 매립 절연 패턴(134)은 원기둥 형태로 형성될 수 있다. 셀 매립 절연 패턴(134)은 외주면이 셀 반도체 패턴(131)과 접촉할 수 있다. 셀 매립 절연 패턴(134)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
셀 도전 패드(135)는 셀 채널 패턴(133)의 상부에 위치한다. 셀 도전 패드(135)는 셀 매립 절연 패턴(134)의 상부에 위치할 수 있다. 셀 도전 패드(135)는 도전 물질을 포함할 수 있다. 셀 도전 패드(135)는 생략될 수 있다.
셀 비트 컨택(136)은 셀 도전 패드(135)의 상면에서 상부로 연장되어 형성된다. 셀 비트 컨택(136)은 셀 도전 패드(135)와 비트 라인(BL)을 전기적으로 연결한다. 셀 비트 컨택(136)은 도핑된 실리콘, 금속 실리사이드 또는 금속과 같은 전도성 물질을 포함할 수 있다.
더미 채널 구조체(140)는 셀 채널 구조체(130)와 동일한 구조 또는 유사한 구조로 형성될 수 있다. 더미 채널 구조체(140)는 셀 비트 컨택(136)과 전기적으로 연결되지 않는 점을 제외하고는 셀 채널 구조체(130)와 동일하게 형성될 수 있다. 더미 채널 구조체(140)는 메모리 셀을 형성하지 않을 수 있다. 더미 채널 구조체(140)는 셀 어레이 영역(100)에서 제 2 방향(D2)을 기준으로 외측에 위치하여 내측에 위치하는 셀 채널 구조체(130)와 환경이 다른 관계로 형성되는 메모리 셀이 형성되더라도 정상적으로 작동하지 않을 수 있다. 한편, 더미 채널 구조체(140)는 하부가 상부 기판(110)과 전기적으로 절연되도록 형성될 수 있다. 예를 들면, 상기 더미 채널 구조체(140)는 하부가 소자 분리막에 의하여 상부 기판(110)과 절연되도록 형성될 수 있다.
더미 채널 구조체(140)는 더미 정보 저장 패턴(142)과 더미 채널 패턴(143) 및 더미 매립 절연 패턴(144)을 포함할 수 있다. 더미 채널 구조체(140)는 더미 반도체 패턴(141) 및 더미 도전 패드(145) 및 더미 비트 컨택(146)을 더 포함할 수 있다. 더미 채널 구조체(140)에 대한 구체적인 설명은 한다.
공통 소스 라인(150)은 공통 소스 플러그(151) 및 공통 소스 스페이서(152)를 포함한다. 공통 소스 라인(150)은 셀 블록(CB)과 셀 블록(CB) 사이, 셀 블록(CB)과 더미 블록(DB) 사이 또는 더미 블록(DB)과 더미 블록(DB) 사이에 위치한다. 공통 소스 라인(150)은 워드 라인 컷(WLC)의 내측에 위치할 수 있다. 워드 라인 컷(WLC)은 적층 구조체(120)가 제 1 방향(D1)으로 식각되어 형성될 수 있다. 보다 구체적으로는, 워드 라인 컷(WLC)은 적층 구조체(120)를 관통하여 제 1 방향(D1)으로 연장되는 트렌치 형상으로 형성될 수 있다. 워드 라인 컷(WLC)은 상부 기판(110)의 상면까지 식각되어 형성될 수 있다. 워드 라인 컷(WLC)은 상부 기판(110)의 상면이 소정 깊이로 식각되어 형성될 수 있다. 공통 소스 라인(150)은 상부 기판(110)의 공통 소스 영역(111)으로 연장되어 공통 소스 영역(111)과 전기적으로 연결될 수 있다.
공통 소스 플러그(151)는 워드 라인 컷(WLC)의 내부에서 공통 소스 영역(111)을 따라 제 1 방향(D1)으로 연장될 수 있다. 공통 소스 플러그(151)는 공통 소스 영역(111)으로부터 적층 구조체(120)의 상부로 연장될 수 있다. 공통 소스 플러그(151)는 벽 구조로 형성될 수 있다. 공통 소스 플러그(151)는 상부에서 보았을 때 제 1 방향(D1)으로 연장되는 바(bar) 형상으로 형성될 수 있다. 공통 소스 플러그(151)는 텅스텐, 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 또는 알루미늄과 같은 도전 물질을 포함할 수 있다.
공통 소스 스페이서(152)는 워드 라인 컷(WLC)의 내측면과 공통 소스 플러그(151) 사이에 형성된다. 공통 소스 스페이서(152)는 공통 소스 플러그(151)와 적층 구조체(120) 사이의 공간을 채울 수 있다. 공통 소스 스페이서(152)는 적층 구조체(120)의 측벽을 덮을 수 있다. 공통 소스 스페이서(152)는 공통 소스 플러그(151)를 적층 구조체(120)의 게이트 전극(123)과 전기적으로 절연시킨다. 공통 소스 스페이서(152)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전 물질을 포함할 수 있다.
중간 라인 컷(MLC)은 셀 어레이 영역(100)의 적층 구조체(120)와 상부 기판(110)이 제 1 방향(D1)으로 식각되어 형성될 수 있다. 중간 라인 컷(MLC)은 셀 어레이 영역(100)과 셀 어레이 영역(100) 사이에 제 1 방향(D1)으로 연장되어 형성될 수 있다. 중간 라인 컷(MLC)은 적층 구조체(120)의 상부에서 상부 기판(110)의 하부까지 식각될 수 있다. 중간 라인 컷(MLC)은 주변 회로 영역(200)의 주변 회로 절연층(260)의 상면을 노출시킬 수 있다. 중간 라인 컷(MLC)은 셀 어레이 영역(100)의 개수에 따라 적어도 1개로 형성될 수 있다. 중간 라인 컷(MLC)은 복수 개로 형성될 수 있다.
비트 라인(BL)은 셀 어레이 영역(100)과 중간 연결 영역(300)의 상부 또는 주변 영역의 상부에서 제 2 방향(D2)으로 연장될 수 있다. 비트 라인(BL)은 셀 채널 구조체(130)의 셀 비트 컨택(136)의 상부와 접촉하여 셀 채널 구조체(130)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 더미 채널 구조체(140)와 전기적으로 연결되지 않는다. 비트 라인(BL)은 알루미늄, 구리 또는 텅스텐과 같은 전도성 금속을 포함할 수 있다.
상부 금속 배선(TML)은 셀 어레이 영역(100)과 주변 연결 영역(400)의 상부에서 제 1 방향(D1)으로 연장될 수 있다. 상부 금속 배선(TML)은 게이트 건택이 상부에 접촉하여 게이트 전극(123)과 전기적으로 연결될 수 있다. 상부 금속 배선(TML)은 텅스텐과 같은 전도성 금속을 포함할 수 있다. 주변 회로 영역(200)은 하부 기판(210)과 복수 개의 주변 트랜지스터(220)와 주변 회로 배선(230)과 주변 회로 컨택(240)과 지지 패턴(250) 및 주변 회로 절연층(260)을 포함할 수 있다. 주변 트랜지스터(220)와 주변 회로 배선(230)은 주변 회로를 구성할 수 있다. 주변 회로 영역(200)은 셀 어레이 영역(100)의 하부에 위치할 수 있다. 주변 회로 영역(200)은 적어도 일부가 셀 어레이 영역(100)의 전체 영역과 겹칠 수 있다.
하부 기판(210)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 하부 기판(210)은 상부 기판(110)과 동일한 물질로 형성될 수 있다. 하부 기판(210)은 상부 기판(110)보다 넓은 면적으로 형성되며, 상부 기판(110)의 전부가 하부 기판(210)의 적어도 일부와 겹칠 수 있다. 하부 기판(210)은 구체적으로 도시하지 않았지만 주변 트랜지스터(220)를 전기적으로 절연하기 위하여 주변 트랜지스터(220) 사이에 형성되는 소자 분리막(미도시)을 구비할 수 있다.
주변 트랜지스터(220)는 주변 게이트 절연막(221)과 주변 게이트 전극(223) 및 소스/드레인 영역(225)을 포함할 수 있다. 주변 트랜지스터(220)는 주변 게이트 스페이서(미도시)를 더 포함할 수 있다. 주변 게이트 전극(223)은 주변 게이트 절연막(221)의 상부에 배치된다. 주변 게이트 전극(223)은 실리콘, 금속 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 티탄 실리사이드, 탄탈륨 실리사이드(TaSi) 또는 금속을 포함할 수 있다. 주변 게이트 스페이서는 주변 게이트 전극(223)의 측벽들 상에 배치될 수 있다. 소스/드레인 영역(225)은 하부 기판(210)내에 배치되고, N형의 불순물(예를 들어, 인(P)) 또는 P형의 불순물(예를 들어, 보론(B))을 포함할 수 있다. 주변 트랜지스터(220)는 주변 회로 영역(200)에 복수 개로 형성될 수 있다, 주변 트랜지스터(220)는 고전압 또는 저전압 트랜지스터를 포함할 수 있다.
주변 회로 배선(230)은 하부 기판(210)의 상부에 증착되는 금속 배선을 포함할 수 있다. 주변 회로 배선(230)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 라인 형상 또는 패드 형상으로 형성될 수 있다. 주변 회로 배선(230)은 주변 트랜지스터(220)의 위치에 따라 다양한 위치에 형성될 수 있다. 주변 회로 배선(230)은 하부 기판(210)의 상부에 순차적으로 증착되는 하부 금속 배선(231)과 중간 금속 배선(233) 및 상부 금속 배선(235)을 포함할 수 있다. 주변 회로 배선(230)은 주변 회로 영역(200)의 구조에 따라 더 많거나 적은 층으로 구분되어 형성될 수 있다.
주변 회로 컨택(240)은 하부 기판(210)의 상부에 증착되는 금속 컨택을 포함할 수 있다. 주변 회로 컨택(240)은 제 3 방향(D3)으로 연장되는 비아(via) 형상으로 형성될 수 있다. 주변 회로 컨택(240)은 하부 기판(210)의 상부에 순차적으로 하부 금속 컨택(241)과 중간 금속 컨택(243) 및 상부 금속 컨택(245)을 포함할 수 있다. 하부 금속 컨택(241)은 주변 트랜지스터(220)와 하부 금속 배선(231)과 접촉하여 전기적으로 연결할 수 있다. 중간 금속 컨택(243)은 하부 금속 배선(231)과 중간 금속 배선(233)과 접촉하여 전기적으로 연결할 수 있다. 상부 금속 컨택(245)은 중간 금속 배선(233)과 상부 금속 배선(235)과 전기적으로 접촉하여 전기적으로 연결할 수 있다. 주변 회로 컨택(240)은 주변 트랜지스터(220)의 위치에 따라 다양한 위치에 다양한 형상으로 형성될 수 있다.
지지 패턴(250)은 하부 기판(210)의 상부에 증착되는 금속 레이어로 형성될 수 있다. 지지 패턴(250)은 셀 어레이 영역(100)의 하부에 위치할 수 있다. 지지 패턴(250)은 직선 형상으로 형성될 수 있다. 지지 패턴(250)은 전체가 일직선 형상일 수 있다. 지지 패턴(250)은 제 1 방향(D1)과 교차하는 방향으로 배치될 수 있다. 지지 패턴(250)은 제 2 방향(D2)으로 연장되어 형성될 수 있다. 지지 패턴(250)은 적어도 2개의 워드 라인 컷(WLC)과 교차하도록 형성될 수 있다. 지지 패턴(250)은 적어도 2개의 워드 라인 컷(WLC)과 교차하는 길이로 형성될 수 있다. 지지 패턴(250)은 워드 라인 컷(WLC)과 수직으로 교차할 수 있다. 지지 패턴은 제 1 방향(D1) 및 제 2 방향(D2)에 수직한 제 3 방향(D3)을 기준으로 동일한 평면에 배치될 수 있다. 지지 패턴(250)은 적어도 일부가 제 3 방향(D3)을 기준으로 동일 평면을 이루도록 배치될 수 있다. 지지 패턴(250)은 모두가 제 3 방향(D3)을 기준으로 동일 평면을 이루도록 형성될 수 있다. 지지 패턴(250)은 모두 동일 평면을 이루도록 배치될 수 있다. 셀 어레이 영역(100)이 복수 개의 워드 라인 컷(WLC)을 구비하는 경우에 지지 패턴(250)은 복수 개의 워드 라인 컷(WLC)을 교차하여 제 2 방향(D2)으로 연장되어 형성될 수 있다.
지지 패턴(250)은 바람직하게는 셀 어레이 영역(100)의 제 2 방향(D2)의 길이에 상응하는 길이로 형성될 수 있다. 지지 패턴(250)은 셀 어레이 영역(100)의 제 2 방향(D2)의 길이보다 긴 길이로 형성될 수 있다. 지지 패턴(250)은 중간 연결 영역(300)의 제 2 방향(D2)의 외면과 접촉될 수 있다. 지지 패턴(250)은 중간 연결 영역(300)의 일측에 위치하는 셀 어레이 영역(100)부터 중간 연결 영역(300)의 타측에 위치하는 셀 어레이 영역(100)까지 배치될 수 있다. 지지 패턴(250)은 서로 인접하는 2개의 중간 라인 컷(MLC)을 제 2 방향(D2)으로 연결할 수 있다.
지지 패턴(250)은 바 형상 또는 띠 형상으로 형성될 수 있다. 지지 패턴(250)은 제 2 방향(D2)과 수직한 단면이 소정 폭과 두께를 갖는 형상으로 형성될 수 있다. 지지 패턴(250)은 금속 물질을 포함하여 형성될 수 있다. 지지 패턴(250)은 텅스텐(W), 구리 또는 니켈과 같은 금속 물질을 포함하여 형성될 수 있다.
지지 패턴(250)은 하부 기판(210)의 상부에 증착되어 형성될 수 있다. 지지 패턴(250)은 주변 회로 배선(230)과 함께 형성될 수 있다. 지지 패턴(250)은 주변 회로 배선(230)과 동일한 공정으로 형성될 수 있다. 이러한 경우에 지지 패턴(250)은 제 3 방향(D3)을 기준으로 주변 회로 배선(230)과 동일한 높이에 배치될 수 있다. 또한, 지지 패턴(250)은 주변 회로 배선(230)과 동일한 두께로 형성될 수 있다. 주변 회로 배선(230)이 제 3 방향(D3)을 기준으로 복수 개의 층으로 배열되며, 지지 패턴(250)도 복수 개의 층에 형성될 수 있다. 지지 패턴(250)은 하부 기판(210)의 상부에 순차적으로 증착되는 하부 보강 레이어(251)와 중간 보강 레이어(252) 및 상부 보강 레이어(253)를 포함할 수 있다. 지지 패턴(250)은 주변 회로 영역(200)의 구조에 따라 상하 방향으로 더 많거나 적은 층으로 구분되어 형성될 수 있다. 또한, 지지 패턴(250)은 주변 회로 배선(230)이 형성되는 않는 높이에도 형성될 수 있다.
지지 패턴(250)은 워드 라인 컷(WLC)과 교차하는 방향으로 형성되어 제 2 방향(D2)으로 반도체 메모리 장치의 강도를 보강하는 작용을 할 수 있다. 지지 패턴(250)은 워드 라인 컷(WLC)의 형성 과정에서 발생되는 새들(saddle)형 워피지(warpage)를 방지할 수 있다. 지지 패턴(250)은 적어도 2개의 워드 라인 컷(WLC)을 교차하도록 형성되므로 새들형 워피지를 효과적으로 감소시킬 수 있다. 지지 패턴(250)은 모두 동일 평면을 이루도록 배치되는 경우에 보다 효율적으로 새들형 워피지를 감소시킬 수 있다.
지지 패턴(250)은 적어도 일부가 주변 트랜지스터(220), 주변 회로 배선(230) 및 주변 회로 컨택(240)과 전기적으로 절연되도록 형성될 수 있다. 또한, 지지 패턴(250a)은, 도 8을 참조하면, 주변 트랜지스터(220), 주변 회로 배선(230) 또는 주변 회로 컨택(240)과 전기적으로 연결되도록 형성될 수 있다. 이때, 주변 트랜지스터(220)는 주변 회로 컨택(240)과 전기적으로 연결될 수 있다. 지지 패턴(250)은 주변 회로 배선(230) 또는 주변 회로 컨택(240)과 직접 접촉되어 형성될 수 있다. 이러한 경우에 지지 패턴(250a)은 적어도 일부가 서로 이격되어 위치하는 주변 트랜지스터(220) 또는 주변 회로 컨택(240)을 전기적으로 연결하는 회로 배선으로 작용할 수 있다.
본 개시의 일 실시예에 따르면, 지지 패턴(250b)은, 도 11을 참조하면, 셀 중간 라인 컷(MLC)과 교차하는 방향으로 연장될 수 있다. 지지 패턴(250b)은 제 1 방향(D1)과 수직한 제 2 방향(D2)과 경사진 방향으로 연장될 수 있다. 보다 구체적으로는 지지 패턴(120b)은 제 2 방향(D2)을 기준으로 제 1 방향(D1)으로 소정 각도로 경사지게 형성될 수 있다. 지지 패턴은 적어도 일부가 제 2 방향(D2)과 평행한 방향으로 연장되고, 나머지가 제 2 방향(D2)과 경사진 방향으로 연장될 수 있다.
본 개시의 일 실시예에 따르면, 지지 패턴(250c)은, 도 12 및 도 13을 참조하면, 셀 어레이 영역(100)과 중간 연결 영역(300)의 하부에서 중간 라인 컷(MLC)과 교차하는 방향으로 형성될 수 있다. 지지 패턴(250c)은 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 연장될 수 있다. 지지 패턴(120)은 중간 라인 컷(MLC)과 수직한 방향으로 연장될 수 있다. 지지 패턴(250c)은 셀 어레이 영역(100) 및 셀 어레이 영역(100) 사이에 위치한 중간 연결 영역(300)에서 연장되어 중간 연결 영역(300)의 하부에도 형성될 수 있다. 지지 패턴(250c)은 중간 연결 영역(300)의 일측에 위치하는 셀 어레이 영역(100)부터 중간 연결 영역(300)의 타측에 위치하는 셀 어레이 영역(100)까지 연장되어 형성될 수 있다. 지지 패턴(250c)은 적어도 2개의 중간 라인 컷(MLC)을 교차하도록 형성될 수 있다.
지지 패턴(250c)은 중간 연결 영역(300)의 하부에 위치하는 부분이 셀 어레이 영역(100)의 하부에 위치하는 부분보다 제 2 방향(D2)에 수직한 패턴 단면적이 상대적으로 크게 형성될 수 있다. 지지 패턴(250c)은 중간 연결 영역(300)의 하부에 위치하는 영역이 셀 어레이 영역(100)의 하부에 위치하는 영역보다 상대적으로 두께가 두껍게 형성될 수 있다. 지지 패턴(250c)은 중간 연결 영역(300)의 하부에 위치하는 영역이 셀 어레이 영역(100)의 하부에 위치하는 영역보다 상대적으로 폭이 넓게 형성될 수 있다. 워드 라인 컷(WLC)은 상부 기판(110)의 상면까지 형성되지만, 중간 라인 컷(MLC)은 상부 기판(110)의 하면을 관통하여 형성될 수 있다. 또한, 중간 라인 컷(MLC)은 워드 라인 컷(WLC)에 비하여 상대적으로 넓은 폭으로 형성될 수 있다. 따라서, 워드 라인 컷(WLC)에 비하여 중간 라인 컷(MLC)이 새들형 워피지 발생에 더 영향을 줄 수 있다. 지지 패턴(250c)은 중간 연결 영역(300)에 대응되는 위치에서 상대적으로 두껍게 형성되어 보다 효율적으로 새들형 워피지를 감소시킬 수 있다.
일 실시예에 따르면, 지지 패턴(250d)은, 도 14를 참조하면, 제 2 방향(D2)으로 연장되면서 부분적으로 제 1 방향(D1)으로 굴곡되는 부분을 포함할 수 있다. 또한, 지지 패턴(250d)은, 구체적으로 도시하지 않았지만, 제 1 방향(D1) 및 제 2 방향(D2)에 수직한 제 3 방향(D3)으로 굴곡되는 부분을 포함할 수 있다. 주변 회로 영역(200)은 주변 트랜지스터(220)와 주변 회로 배선(230) 또는 주변 회로 컨택(240)이 배치되어 형성될 수 있다. 주변 회로 영역(200)은 지지 패턴(250d)이 연장되는 선상에 주변 트랜지스터(220)와 주변 회로 배선(230) 또는 주변 회로 컨택(240)이 위치할 수 있다. 이러한 경우에, 지지 패턴(250d)은 제 1 방향(D1) 또는 제 3 방향(D3)으로 절곡되면서 주변 트랜지스터(220)와 주변 회로 배선(230) 또는 주변 회로 컨택(240)과 접촉되지 않도록 형성될 수 있다. 지지 패턴(250d)은 중간에 끊어지지 않고 필요한 길이로 형성될 수 있다. 따라서, 지지 패턴(250d)은 보다 효율적으로 새들형 워피지를 감소시킬 수 있다.
주변 회로 절연층(260)은 하부 기판(210)의 상부에서 주변 트랜지스터(220)와 주변 회로 배선(230)과 주변 회로 컨택(240)과 지지 패턴(250)를 덮도록 형성될 수 있다. 주변 회로 절연층(260)은 하부 기판(210)과 상부 기판(110) 사이에 증착되어 형성될 수 있다. 주변 회로 절연층(260)은 복수의 층간 절연층(121)으로 형성될 수 있다. 주변 회로 절연층(260)은 주변 회로 배선(230)의 층의 개수에 대응되는 층으로 형성될 수 있다. 주변 회로 절연층(260)은 하부 기판(210)의 상부에 순차적으로 증착되는 주변 하부 절연층과 주변 중간 절연층 및 주변 상부 절연층으로 구분될 수 있다. 주변 회로 절연층(260)은 지지 패턴(250)의 층 수에 따라 상하 방향으로 더 많거나 적은 층으로 구분되어 형성될 수 있다. 주변 회로 절연층(260)은 실리콘 산화막 또는 저유전체 물질로 형성될 수 있다.
중간 연결 영역(300)은 중간 연결 컨택(310) 및 중간 연결 절연층(320)을 포함할 수 있다. 중간 연결 영역(300)은 적층 구조체(120)와 상부 기판(110)이 제 1 방향(D1)으로 식각되어 형성될 수 있다. 보다 구체적으로는, 중간 연결 영역(300)은 셀 어레이 영역(100)의 적층 구조체(120)와 상부 기판(110)이 제 1 방향(D1)으로 식각되는 중간 라인 컷(MLC)의 내측에 형성될 수 있다. 중간 라인 컷(MLC)은 셀 어레이 영역(100)과 셀 어레이 영역(100) 사이에 제 1 방향(D1)으로 연장되어 형성될 수 있다. 중간 연결 영역(300)은 주변 회로 영역(200)의 상부에 위치할 수 있다. 중간 라인 컷(MLC)은 적층 구조체(120)의 상부에서 상부 기판(110)의 하면까지 식각되어 형성될 수 있다. 중간 라인 컷(MLC)은 상부 기판(110)을 관통하여 형성될 수 있다. 중간 라인 컷(MLC)은 주변 회로 영역(200)의 주변 회로 절연층(260)의 상면을 노출시킬 수 있다.
중간 연결 컨택(310)은 중간 라인 컷(MLC)의 내측에서 제 3 방향(D3)으로 연장되어 형성될 수 있다. 중간 연결 컨택(310)은 복수 개가 중간 라인 컷(MLC)의 내측에서 제 1 방향(D1)으로 이격되어 위치할 수 있다. 중간 연결 컨택(310)은 하부가 주변 회로 영역(200)의 주변 회로 배선(230)과 접촉되어 전기적으로 연결될 수 있다. 중간 연결 컨택(310)은 상부가 비트 라인(BL)이 접촉되어 전기적으로 연결될 수 있다. 중간 연결 컨택(310)은 셀 채널 구조체(130)와 주변 회로를 전기적으로 연결할 수 있다. 중간 연결 컨택(310)은 셀 채널 구조체(130)와 주변 회로 배선(230)의 배치와 개수에 대응되는 배치와 개수로 형성될 수 있다. 한편, 중간 연결 컨택(310)은 셀 어레이 영역(100)의 게이트 전극(123)과 주변 회로 영역(200)의 주변 회로를 전기적으로 연결할 수 있다. 중간 연결 컨택(310)은 실리콘 또는 텅스텐과 같은 도전 물질을 포함할 수 있다.
중간 연결 절연층(320)은 주변 회로 영역(200)의 상부에서 중간 라인 컷(MLC)의 내측을 채우도록 형성될 수 있다. 중간 연결 절연층(320)은 중간 연결 컨택(310)의 측부를 감싸서 전기적으로 절연시킬 수 있다. 중간 연결 절연층(320)은 중간 연결 컨택(310)의 상부를 노출시킬 수 있다. 중간 연결 절연층(320)은 실리콘 산화막 또는 저유전체 물질로 형성될 수 있다.
주변 연결 영역(400)은 주변 연결 컨택(410) 및 주변 연결 절연층(420)을 포함할 수 있다. 주변 연결 영역(400)은 제 2 방향(D2)으로 가장 외측에 위치하는 셀 어레이 영역(100)의 외측에서 제 1 방향(D1)으로 연장되어 형성될 수 있다. 또한, 주변 연결 영역(400)은 셀 어레이 영역(100)의 제 1 방향(D1)의 전측과 후측에 위치할 수 있다. 이러한 경우에 주변 연결 영역(400)은 제 2 방향(D2)으로 연장되어 형성될 수 있다. 주변 연결 영역(400)은 주변 회로 영역(200)의 상부에 위치할 수 있다.
주변 연결 컨택(410)은 주변 연결 영역(400)에서 제 3 방향(D3)으로 연장되어 형성될 수 있다. 주변 연결 컨택(410)은 복수 개가 주변 연결 영역(400)에서 제 1 방향(D1)으로 이격되어 위치할 수 있다. 주변 연결 컨택(410)은 하부가 주변 회로 영역(200)의 주변 회로 배선(230)과 접촉하여 전기적으로 연결될 수 있다. 주변 연결 컨택(410)은 상부가 비트 라인(BL)과 전기적으로 연결되어 셀 어레이 영역(100)의 셀 채널 구조체(130)와 주변 회로 영역(200)의 주변 회로를 전기적으로 연결할 수 있다. 또는, 주변 연결 컨택(410)은 상부 금속 배선(TML)과 전기적으로 연결되어 셀 어레이 영역(100)의 게이트 전극(123)과 주변 회로 영역(200)의 주변 회로를 전기적으로 연결할 수 있다. 주변 연결 컨택(410)은 주변 회로 배선(230)에 대응되는 위치에 형성될 수 있다. 주변 연결 컨택(410)은 실리콘 또는 텅스텐과 같은 도전 물질을 포함할 수 있다.
주변 연결 절연층(420)은 주변 회로 영역(200)의 상부에서 주변 연결 컨택(410)을 감싸도록 형성될 수 있다. 주변 연결 절연층(420)은 주변 회로 절연층(260)의 상부에서 소정 높이로 형성될 수 있다. 주변 연결 절연층(420)은 실리콘 산화막 또는 저유전체 물질로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 셀 어레이 영역
110: 상부 기판 120: 적층 구조체
121: 층간 절연층 123: 게이트 전극
125: 게이트 컨택 127: 상부 기판 컨택
130: 셀 채널 구조체 131: 셀 반도체 패턴
132: 셀 정보 저장 패턴 133: 셀 채널 패턴
134: 셀 매립 절연 패턴 135: 셀 도전 패드
136: 셀 비트 컨택 140: 더미 채널 구조체
141: 더미 반도체 패턴 142: 더미 정보 저장 패턴
143: 더미 채널 패턴 144: 더미 매립 절연 패턴
145: 더미 도전 패드 146: 더미 비트 컨택
150: 공통 소스 라인 151: 공통 소스 플러그
152: 공통 소스 스페이서
200: 주변 회로 영역
210: 하부 기판 220: 주변 트랜지스터
230: 주변 회로 배선 231: 하부 금속 배선
233: 중간 금속 배선 235: 상부 금속 배선
240: 주변 회로 컨택 241: 하부 금속 컨택
243: 중간 금속 컨택 245: 상부 금속 컨택
250, 250b, 250c, 250d: 지지 패턴 260: 주변 회로 절연층
300: 중간 연결 영역
310: 중간 연결 컨택 320: 중간 연결 절연층
400: 주변 연결 영역
410: 주변 연결 컨택 420: 주변 연결 절연층
CB: 셀 블록 DB: 더미 블록
BL: 비트 라인 WLC: 워드 라인 컷
SLC: 스트링 셀렉션 라인 컷(SLC)

Claims (20)

  1. 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하고, 상기 적층 구조체들 사이에서 제 1 방향으로 연장되는 워드 라인 컷을 구비하는 셀 어레이 영역 및
    상기 셀 어레이 영역의 하부에 위치하며 상기 제 1 방향과 교차하는 방향으로 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지지 패턴은 적어도 2개의 상기 워드 라인 컷과 교차하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 지지 패턴은 상기 제 1 방향과 수직한 제 2 방향을 기준으로 적어도 상기 셀 어레이 영역의 길이에 상응하는 길이로 형성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 지지 패턴은 적어도 일부가 상기 제 1 방향에 수직한 제 3 방향을 기준으로 동일한 평면에 배치되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 회로 영역은 주변 트랜지스터와 상기 주변 트랜지스터에 전기적으로 연결되는 주변 회로 컨택 및 상기 주변 회로 컨택에 전기적으로 연결되는 주변 회로 배선을 포함하며,
    상기 지지 패턴은 상기 주변 회로 배선과 동일한 높이에 배치되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 주변 회로 배선은 상기 제 1 방향에 수직한 제 3 방향을 기준으로 복수 개의 층으로 배치되며,
    상기 지지 패턴은 상기 주변 회로 배선과 동일한 높이에 복수 개의 층으로 배치되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 지지 패턴은 금속 물질을 포함하며, 상기 주변 회로 컨택 또는 주변 회로 배선과 전기적으로 절연되는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 지지 패턴은 금속 물질을 포함하며, 적어도 일부는 서로 이격되어 위치하는 상기 주변 회로 컨택 또는 주변 회로 배선과 전기적으로 연결되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 지지 패턴은 상기 제 1 방향과 수직한 제 2 방향과 평행한 방향 또는 상기 제 2 방향과 경사진 방향으로 연장되는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 지지 패턴은 상기 제 2 방향으로 연장되며, 상기 제 1 방향 또는 상기 제 1 방향 및 제 2 방향에 수직한 제 3 방향으로 굴곡되는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 워드 라인 컷은 상기 적층 구조체가 상기 제 1 방향으로 식각되어 형성되는 반도체 메모리 장치.
  12. 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하며, 상기 적층 구조체들 사이에서 제 1 방향으로 연장되는 워드 라인 컷을 구비하는 셀 어레이 영역과,
    상기 셀 어레이 영역들 사이에 위치하며, 상기 제 1 방향으로 연장되는 중간 연결 영역 및
    상기 셀 어레이 영역의 하부에 위치하며, 상기 중간 연결 영역을 연결하도록 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 지지 패턴은 상기 워드 라인 컷의 적어도 2개와 교차하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 주변 회로 영역은 상기 하부 기판의 상부에 위치하는 주변 트랜지스터와 상기 주변 트랜지스터와 전기적으로 연결되는 주변 회로 컨택 및 상기 주변 회로 컨택과 전기적으로 연결되는 주변 회로 배선을 포함하며,
    상기 지지 패턴은 상기 주변 회로 배선과 동일한 높이에 배치되는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 주변 회로 배선은 상기 제 1 방향 및 제 2 방향에 수직한 제 3 방향을 기준으로 복수 개의 층으로 배열되며,
    상기 지지 패턴은 상기 주변 회로 배선과 동일한 높이에 복수 개의 층으로 배치되는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 워드 라인 컷은 상기 적층 구조체가 상기 제 1 방향으로 식각되어 형성되며,
    상기 중간 연결 영역은 상기 상부 기판과 상기 적층 구조체가 상기 제 1 방향으로 식각되어 형성되는 반도체 메모리 장치.
  17. 상부 기판의 상부에 배치되는 복수 개의 적층 구조체를 구비하는 셀 어레이 영역과,
    상기 셀 어레이 영역 사이에 위치하며, 제 1 방향으로 연장되는 적어도 1개의 중간 라인 컷을 포함하는 중간 연결 영역 및
    상기 셀 어레이 영역의 하부에 위치하며, 상기 제 1 방향과 수직한 제 2 방향으로 배치되는 복수 개의 지지 패턴을 구비하는 주변 회로 영역을 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 중간 연결 영역은 상기 상부 기판과 적층 구조체가 식각되어 형성되며,
    상기 셀 어레이 영역은 상기 적층 구조체가 식각되어 제 1 방향으로 연장되는 워드 라인 컷을 구비하며,
    상기 지지 패턴은 적어도 2개의 상기 워드 라인 컷과 교차하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 지지 패턴은 상기 중간 연결 영역의 일측에 위치하는 상기 셀 어레이 영역부터 상기 중간 연결 영역의 타측에 위치하는 상기 셀 어레이 영역까지 배치되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 지지 패턴은 상기 중간 연결 영역의 하부에 위치하는 부분이 상기 셀 어레이 영역의 하부에 위치하는 부분보다 상기 제 2 방향에 수직한 패턴 단면적이 상대적으로 크게 형성되는 반도체 메모리 장치.
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