CN102194793A - 三维半导体器件 - Google Patents

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Abstract

一种三维半导体器件，包括在基板上二维布置的堆叠结构、包括第一互连且设置在堆叠结构上的第一互连层以及包括第二互连且设置在第一互连层上的第二互连层。每个堆叠结构具有包括多个堆叠下部字线的下部区和包括设置在堆叠下部字线上的多个堆叠上部字线的上部区。每个第一互连连接到一条下部字线，每个第二互连连接到一条上部字线。

Description

三维半导体器件
技术领域
发明构思涉及半导体器件。更具体地，发明构思涉及具有堆叠的字线层的三维半导体器件。
背景技术
半导体存储器件变得被更高度地集成以满足消费者对于高性能且买得起的电子器件的需求。也就是说，半导体器件的集成度是确定其价格的重要因素。因此，半导体存储器件的集成度必须增加以保持降低成本。典型的二维半导体存储器件或平面半导体存储器件的集成度主要由这种器件的单位存储单元占据的面积确定。按比例缩小单位存储单元的面积的能力取决于精细技术的水平，该精细技术用于形成构成存储单元的特征的精细图案。在这方面，需要高价、不同的设备部件用来形成精细图案。因此，限制了在增大二维半导体存储器件的集成度时能获得的成本节约。
发明内容
根据发明构思的一个方面，提供一种三维半导体器件，包括：基板；堆叠结构，每个堆叠结构包括在基板上的多个堆叠字线；第一互连层，包括第一互连并且设置在堆叠结构上；和第二互连层，包括第二互连并且设置在第一互连层上。堆叠结构在水平方向上彼此相邻的设置在基板上从而在基板上占据二维空间。每个第一互连电连接到堆叠结构的下部区中的一条字线，每个第二互连电连接到堆叠结构的位于下部区上的上部区中的一条字线。
根据发明构思的另一方面，提供了一种三维半导体器件，包括：基板；至少单层的多个互连，在基板上；和字线层的若干堆叠层，插置在基板与互连之间，其满足W1＜L*P2。这里，每个字线层包括多个字线组，每个字线组包括处于等电位状态的多条字线，每个互连连接到字线组的相应一个，L为字线的堆叠层数，W1为每层中字线组的节距，P2为在层中互连的最小节距。
附图说明
在附图中：
图1为半导体存储器件的方框图，该半导体存储器件包括根据发明构思的三维存储单元阵列；
图2为半导体存储器件的三维存储单元阵列的电路图；
图3至图5的每个均为根据发明构思的三维存储单元阵列的各自实例的透视图，该三维存储单元阵列可以构成图1的半导体存储器件的存储块；
图6为根据发明构思的三维半导体器件的第一实施方式的一部分的截面图；
图7为根据发明构思的三维半导体器件的第一实施方式的字线组的透视图；
图8为根据发明构思的三维半导体器件的第一实施方式的导电元件的透视图；
图9为图8所示的互连结构的一部分的透视图；
图10为三维半导体器件的第一实施方式的互连结构的布局图；
图11为根据发明构思的三维半导体器件的第一实施方式的导电元件的另一个实例的截面图；
图12为图11所示的互连结构的一部分的透视图；
图13为图11所示的三维半导体器件的互连结构的布局图；
图14为根据发明构思的三维存储器半导体器件的另一实施方式的截面图；
图15为根据发明构思的三维半导体器件的字线组的透视图；
图16为根据发明构思的三维半导体器件的第二实施方式的导电元件的透视图；
图17为图16所示的互连结构的一部分的透视图；
图18为图16所示的三维存储单元阵列的第二实施方式的互连结构的布局图；
图19为根据发明构思的三维半导体器件的第二实施方式的导电元件的另一个实例的透视图；
图20为图19所示的互连结构的一部分的透视图；
图21为图19所示的三维半导体器件的互连结构的布局图；
图22为包括根据发明构思的三维半导体器件的存储系统的方框图；
图23为包括根据发明构思的三维半导体器件的存储卡的方框图；和
图24为包括根据发明构思的三维半导体器件的数据处理系统的方框图。
具体实施方式
现将参考附图在其后更加全面地描述本发明构思的实施方式的实例和不同的实施方式。在附图中，为了清晰夸大了元件、层和区域的尺寸和相对尺寸以及形状。特别地，半导体器件的截面图大体是示意性的。同样，整个附图中相似的附图标记指示相似的元件。
此外，这里采用的术语用于描述发明构思的具体实例或实施方式，应该在上下文中考虑。例如，当在此说明书中使用时术语“包括”和/或“包含”说明所述特征或工艺的存在，但是不排除额外的特征或工艺的存在。还将理解，当元件或层被称为在另一元件或层“上”或者“连接到”另一元件或层时，其能直接在另一元件或层上或直接连接到另一元件或层，或者可以存在中间元件或层。相反，当元件或层被称为“直接”在另一元件或层“上”或“直接连接到”另一元件或层时，则没有中间元件或层存在。术语“图案”一般的意思为：涉及通过利用本领域技术人员所知的工艺对层进行构图而形成的元件或特征。
此外，当特征被描述为“二维地布置”时，与从附图中易于理解的一样，这样的描述涉及在其中特征占据二维空间的布置。因此，例如，尽管这样的描述包括直线的特征并排的布置，但是描述将排除相同的直线特征首尾相连的布置。
此后，将以NAND快闪存储器作为例子详细描述发明构思的实施方式。
参考图1，半导体存储器件包括存储单元陈列10、行解码器20、字线驱动器30、页缓冲器40和列解码器50。
存储单元陈列10包括多个存储块BLK0至BLKn，存储块BLK0至BLKn包括多条字线、位线和存储单元并储存数据。将参考图3至图5更详细地描述存储块BLK0至BLKn。
行解码器20选择存储单元陈列10的存储块BLK0至BLKn并且基于地址数据在所选择的存储块中选择字线。
字线驱动器30施加编程电压或通过电压(pass voltage)到字线。例如，在编程操作中，字线驱动器30施加编程电压到所选择的字线并且施加接地电压或通过电压到未选择的字线。
页缓冲器40根据操作模式暂时储存即将存储在存储单元中的数据或感应存储在存储单元中的数据。页缓冲器40在编程操作期间作为写入驱动器，在读出操作期间作为感应放大器。虽然未在附图中示出，但是页缓冲器40可包括连接到相应的位线或相应的位线对的页缓冲器。
列解码器50提供在页缓冲器40和外部装置(例如，存储控制器)之间的数据传输路径。
图2为部件的电路图，将参考该电路图基本理解三维存储单元阵列的布局。图3至图5示出了根据发明构思的存储单元陈列的实例。
根据发明构思的存储单元陈列包括公共源线CSL、多条位线BL0至BL2、多层字线WLO至WL3、串源线层SSL和设置在公共源线CSL和位线BL0至BL2之间的多个单元串CSTR。
公共源线CSL可以是设置在基板100上的导电薄层110(图5)或形成在基板100中的杂质区102(图3和图4)。位线BL0至BL2为与基板100间隔开并设置在其上的导电图案(例如，金属线)。位线BL0至BL2二维地布置，多个相应的单元串CSTR并联连接到位线BL0至BL2的每条。因此，连接到每条位线BL的单元串CSTR二维地布置在公共源线CSL或基板100上。
每个单元串CSTR包括连接到公共源线CSL的接地选择晶体管GST、连接到位线的串选择晶体管以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管串联连接。此外，设置在公共源线CSL与位线BL0至BL2之间的接地选择线GSL、字线WL0至WL3和串选择线SSL，可分别作为接地选择晶体管GST、存储单元晶体管和串选择晶体管SST的栅电极。为此，接地选择线GSL、字线WL0至WL3和串选择线SSL堆叠在基板100上，绝缘中间层210插置有中间绝缘层211至216，其分别插置在接地选择线GSL和垂直相邻的字线WL0之间、在字线WL0至WL3中垂直相邻的字线之间以及在串选择线SSL的组与位线BL0至BL2的组之间。中间绝缘层211至216一起构成阵列的绝缘中间层210。
所有接地选择晶体管GST设置为与基板100的距离基本相同，它们的栅电极共同地连接到接地选择线GSL，因此处于等电位状态。为此目的，接地选择线GSL可以是板形状或梳形状的导电图案，其设置在公共源线CSL与最靠近公共源线CSL的存储单元晶体管MCT之间。类似地，那些存储单元晶体管MCT的栅电极共同连接到本层中的字线WL0至WL3，由此处于等电位状态，其中该些存储单元晶体管MCT设置为与公共源线CSL的距离基本相同。也就是说，相同的电压能施加到距离基板100相同高度设置的那些存储单元晶体管MCT(即，一个存储块的存储单元晶体管MCT)的栅电极。为此目的，字线WL0至WL3可以通过板形状或梳形状的导电图案平行于基板100的上表面来构成。另外，因为一个单元串CSTR包括分别距离公共源线CSL不同距离的多个存储单元晶体管MCT，字线WL0至WL3的堆叠层设置在公共源线CSL和位线BL0至BL2的组之间。字线层WL0至WL3彼此电隔离。
每个单元串CSTR包括半导体图案200，其从公共源线CSL垂直地延伸并且导电连接位线BL。半导体图案200穿透字线层WL0至WL3和接地选择线GSL。此外，每个半导体图案200可包括形成在其一端或两端处的杂质区。例如，如图4所示，漏区D可以形成在每个半导体图案200的顶端(每个半导体图案200连接到位线BL0至BL2中相应的一个的部分)。
根据图3所示的一个实例，半导体图案200为U形。半导体图案200横穿接地选择线GSL、字线层WL0至WL3以及串选择线SSL的内侧壁。绝缘层265可以插置在相邻的半导体图案200之间。根据图4和图5所示的另一个实例，每个半导体图案200具有穿透接地选择线GSL、字线层WL0至WL3以及串选择线SSL的中空圆柱(hollow cylindrical)形。绝缘层220填充半导体图案200。
另外，数据存储层230可以设置在字线WL0至WL3与半导体图案200之间。在图3和图4所示的实例中，数据存储层230在每条字线WL0至WL3的顶表面和底表面上以及导电线GSL、WL0至WL3和SSL的内侧壁上延伸，插置在这些内侧壁与半导体图案200之间。可替换地，如图5的实例所示，数据存储层230在堆叠的中间绝缘层211至216和导电线GSL、WL0至WL3以及SSL的内侧壁上延伸，插置在这些内侧壁与半导体图案200之间。此外，在发明构思的此实施方式的实例中，数据存储层为电荷储存层。例如，数据存储层可包括俘获绝缘层、浮置栅电极或包括导电纳米点的层。然而，数据存储层230可以由不同于那些上文所述的材料形成并具有与上文所述不同的结构，因为发明构思不局限于快闪存储器件。
电介质层可以设置在接地选择线GSL和半导体图案200之间作为接地选择晶体管GST的栅绝缘层。同样，电介质层可以设置在串选择线SSL和半导体图案200之间作为串选择晶体管SST的栅绝缘层。接地选择晶体管GST的栅绝缘层和串选择晶体管SST的栅绝缘层中的至少一个可以由与存储单元晶体管MCT的数据存储层相同的材料形成，但是可以是在典型的MOSFET中用于形成栅绝缘层的绝缘材料(例如，硅氧化物)。
在示出的实例中，接地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT构成MOSFET，其中半导体图案200作为沟道区。然而，发明构思也能应用于MOS电容器的三维阵列。在这种情况下，半导体图案200与接地选择线GSL、字线WL0至WL3和串选择线SSL一起构成MOS电容器。同样，串CSTR的接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST将共用反型层，该反型层通过接地选择线GSL、字线WL0至WL3和串选择线SSL的边缘区域(fringe field)来形成，使得它们电连接。
此外，接地选择线GSL或串选择线SSL可以比字线WL0至WL3厚。另外，接地选择线GSL或串选择线SSL可包括至少两个堆叠导电层。
参考图3至图5描述的三维半导体器件阵列的字线通过多个互连(其实例在后文参考图8-12示出和描述)连接到行解码器20。此外，参考图3至图5描述的单元阵列具有中间层分离和字线节距使得不同电压能施加到字线层WL0至WL3。因此中间层分离表示字线层WL0至WL3的彼此分离和电绝缘。
包括如上所述的单元阵列的三维半导体器件具有局部共用型单层结构，其中字线WL的每层包括多个字线组WG，每个字线组WG包括水平相邻的字线，这些水平相邻的字线在该层中彼此导电连接并与该层中所有其它字线组中的字线电隔离。前述的将单元阵列连接到外部电路的互连被分成不少于两层从而以不同高度设置。
根据发明构思的三维半导体器件满足以下公式：
P2*L＞W1
这里(例如，参考图10)，W1为字线组WG的水平节距，L为(堆叠)在基板100上的字线的层数，P2为设置在同一级(level)的互连的最小节距。如图7和图10所示，以及如上文所提到的，字线组WG为距离基板100相同高度设置并共同连接的水平相邻字线的组。
字线的水平节距P1为一个重要的设计参数，其影响三维半导体器件的集成度。字线的水平节距P1为字线的最小宽度与任意水平相邻的字线中的两个字线之间的最小间隔之和。并且，字线的最小宽度为字线中最窄字线的宽度，最小间隔为两个相邻字线之间所有各自的间隔中的最小值。基于所使用的生产技术的精细程度以及对于器件的所需尺寸的设计(通常被称为设计规则)来确定最小宽度和最小间隔。
现在将参考图6至图10进一步详细描述根据发明构思的三维半导体器件的第一实施方式。
参考图6，器件具有单元阵列区CAR、第一互连区ICR1和第二互连区ICR2以及外围电路区(未示出)。第一互连区ICR1和第二互连区ICR2设置在单元阵列区CAR和外围电路区(未示出)之间，单元阵列区CAR可以设置在第一互连区ICR1和第二互连区ICR2之间。
基板100可以是裸半导体材料(例如，可以是硅晶片)、绝缘材料(例如，玻璃)、被绝缘材料覆盖的半导体材料或导电材料的基板。
参考图2至图5描述的存储单元晶体管MCT类型和连接到存储单元晶体管MCT的位线BL和字线WL0至WL3设置在单元阵列区CAR中。构成参考图1描述的行解码器20、字线驱动器30、页缓冲器40等等的电路设置在外围电路区中。例如，用于驱动存储单元阵列的解码器电路、字线驱动电路、页缓冲器、感应放大器、电压发生器电路和输入/输出电路设置在外围电路区中。
另外，电连接字线WL0至WL3与行解码器20的互连结构设置在第一互连区ICR1和第二互连区ICR2中。更具体地，多个堆叠结构STR1至STR8(图10)彼此间隔开预定(规则)间距从而二维地布置在基板100上。每个堆叠结构STR(图8)包括L数量(其中，L是从数列22、23、24...中选出来的)的堆叠的字线层WL。每个堆叠结构STR中字线的数量L基于半导体存储器件的期望容量来选择。在此实例中，数量为4(WL0至WL3)。此外，每个堆叠结构STR包括在其最低部的接地选择线GSL和在其最顶部的串选择线SSL。此堆叠结构STR从单元阵列区CAR延伸到第一和第二互连区ICR1和ICR2的每个，并可具有在第一和第二互连区ICR1和ICR2的每个上的阶梯形式(图8)。
竖直堆叠的字线连接图案201(图10)设置在第(2n+1)堆叠结构STR与第(2n+2)堆叠结构STR之间的第二互连区ICR2上，每个整数n由2n+2等于堆叠结构STR的数量的情况决定(在此实例中n＝0、1、2、3)。也就是说，字线连接图案201设置在堆叠结构STR1和STR2、STR3和STR4、STR5和STR6以及STR7和STR8之间。字线连接图案201分别连接水平相邻的字线。
此外，在平行于基板的上表面的水平方向上，字线连接图案201与单元阵列区CAR之间的距离随着字线WL0至WL3与基板100之间的距离增大而减小。同样，字线WL0至WL3和连接图案201的厚度和材料在每层中基本相同，因为字线连接图案201与字线WL0至WL3形成在一起，即，与字线WL0至WL3成为一体。此外，连接到行解码器的互连可以通过接触插塞CPLUG真正地连接到各自的字线连接图案201，因为堆叠结构STR1至STR8在第一和第二互连区ICR1和ICR2中为阶梯形式(图8)。
同样，根据发明构思的实施方式，关于堆叠结构STR1至STR8中的每层，相邻的接地选择线GSL彼此电连接，在第(n+1)堆叠结构STR中的接地选择线GSL与第(n+3)堆叠结构STR中的接地选择线GSL电隔离，每个整数n由n+3等于堆叠结构STR的总数量的情况决定。更具体地说，在多个堆叠结构STR1至STR8中，第(2n+1)堆叠结构STR1、STR3、STR5和STR7的接地选择线GSL通过连接图案201分别与第(2n+2)堆叠结构STR2、STR4、STR6和STR8的接地选择线GSL在第二互连区ICR2上连接，与字线类似。此外，接地选择互连311a和311b分别连接到连接图案201，连接图案201连接接地选择线GSL。
每个水平相邻的串选择线SSL在堆叠结构STR1至STR8中彼此电隔离。为此目的，串选择线SSL通过连接到各自串选择线SSL的串选择互连323s连接到串选择线驱动器。如图6所示，每个串选择线可包括在堆叠结构STR的顶部上的两个导电材料层。另外，串选择线SSL可共同接收电压或可以彼此电隔离。另外，如图6所示，每个堆叠结构STR包括下部区LR和上部区UR，构成堆叠结构STR的字线可以在下部区和上部区之间分配。此外，堆叠结构的上部区UR包括串选择线SSL。
更具体地说，堆叠结构STR的邻近于基板100的下部区LR包括第一至第m字线(m是小于L的自然数)，堆叠结构的上部区UR包括剩余的字线(即，具有第(m+1)至第L高度的字线)。根据图6所示的实例，第一和第二字线WL0和WL1构成堆叠结构STR的下部区LR，第三和第四字线WL2和WL3构成上部区UR。然而，其他数量的字线可构成下部区LR和上部区UR。
另外，参考图6和图8，第一互连层M1和第二互连层M2顺序地堆叠在堆叠结构STR1至STR8的顶部上。
第一互连层M1包括连接到字线WL0和WL1的第一互连312和313，该字线WL0和WL1包括在堆叠结构STR的下部区LR内。而且，第一互连层M1包括在单元阵列区CAR中的连接到半导体图案200的位线BL，还包括在第一互连区ICR1中的连接到接地选择线GSL的接地选择互连311a和311b。第二互连层M2包括在第二互连区ICR2中的第二互连321和322，该第二互连321和322连接到堆叠结构STR的上部区UR中的字线WL2和WL3。第二互连321和322可以在第二互连区ICR2中的第一互连312和313的顶部上方穿过。而且，第二互连层M2包括在第一互连区ICR1中并电连接到串选择线SSL的串选择互连323s。
第一互连312和313电连接到堆叠结构STR的下部区LR中各自的字线WL0至WL1，第二互连321和322电连接到堆叠结构STR的上部区中各自的字线WL2和WL3。而且，第一和第二互连312、313、321和322连接到行解码器。接地选择互连311a和311b可以以与第一互连312和313相同的高度形成，该第一互连312和313连接到堆叠结构STR的下部区LR中的字线WL0和WL1。因此，接地选择互连311a和311b以及第一互连312和313可以在制造半导体器件期间同时形成。
位线BL电连接到穿透堆叠结构STR的半导体图案200并可以以与连接到字线WL0和WL1的第一互连312和313相同的高度形成。因此，位线BL和第一互连312和313可以在制造半导体器件期间同时形成。而且，位线插塞可以形成在半导体图案200和位线BL之间。
串选择互连323s可以形成为与连接到堆叠结构STR的上部区UR中的字线的第二互连321和322的高度相同。因此，串选择互连323s和第二互连321和322可以在制造半导体器件期间同时形成。
同样，第二互连321和322和串选择互连323s可以以距离基板100的高度大于第一互连312和313以及接地选择互连311a和311b设置的高度来设置。
形成在第一和第二互连层M1和M2中的第一和第二互连312、313、321和322、位线BL、接地选择互连311a和311b以及串选择互连323s可以由诸如W、Ti或Ta的金属、诸如WN、TiN或TaN的金属氮化物或金属及其氮化物的组合形成。在此实施方式中，如图8至图10所示，第一和第二互连312、313、321和322的每个共同连接到两个水平相邻的字线连接图案201。也就是说，水平相邻的四条字线被电连接并由此形成上述的字线组WG。然而，在堆叠结构STR的每层中，每组被连接的四条字线与其他组的四条字线电隔离。
更具体地，在图10中最好地示出，第一和第二互连312、313、321和322的每个包括连接到水平相邻的连接图案201的第一延伸部和从第一延伸部延伸的第二延伸部。第一延伸部垂直于字线WL的纵轴(主轴)在被连接的连接图案201上方延伸，第二延伸部平行于字线WL的纵轴(主轴)延伸。
此外，第一互连312和313的第二延伸部水平地间隔开预定距离，该第一互连312和313连接同一堆叠结构STR中水平相邻的字线WL。接地选择互连311a和311b设置在连接字线组WG的字线WL的那些第一互连312和313的第二延伸部之间。第二互连321和322的第二延伸部也水平地间隔开预定距离，第二互连321和322的第二延伸部之间的距离可以与第一互连311和313的第二延伸部之间的距离相同。
另外，因为第一互连层M1和第二互连层M2形成在距离基板100各自不同的高度上，第一互连312和313以及第二互连321和322可在第二互连区ICR2上竖直地彼此交叠。特别地，第二互连321和322的第二延伸部可横越第一互连312和313的第一延伸部或第二延伸部。
将参考图11至图13描述根据发明构思的三维半导体器件第一实施方式的另一版本。
在此实例中，第一互连312和313的每个包括连接到水平相邻的连接图案201的第一延伸部和从第一延伸部延伸的第二延伸部，第二互连321和322的每个仅具有线形。连接堆叠结构STR的上部区UR中的连接图案201的导电垫形成在第一互连层M1中，如图13所示，第二互连321和322通过导电插塞CPLUG分别连接到这些导电垫。
根据如上所述发明构思的实施方式，将堆叠的字线WL0至WL3连接到行解码器的第一互连和第二互连设置在距离基板100不同的高度上。因此，与互连设置在相同高度上的情况相比，互连可占据更少的空间。此外，少数字线需要占据相同层，由此最小化发生串扰的可能。因此，根据发明构思能实现可靠且高度集成的三维半导体器件。
现在将参考图14至图21详细描述发明构思的另一个实施方式。
同样，在此实施方式中，三维半导体器件满足：W1＜L*P2。W1为字线组WG的节距(图15)，L为堆叠在基板100上的字线的层数，P2为相同层上的互连的最小节距(图18)。在此实施方式中，如图15所示，提供了四个堆叠结构STR1至STR4，字线组WG的每个由两个水平相邻的字线组成。
更具体地，参考图14至图18，堆叠结构STR1至STR4的每个包括作为其最下层的接地选择线GSL、作为最上层的串选择线SSL、和在接地选择线和串选择线SSL之间的多条字线WL0至WL7。
根据此实施方式，关于形成堆叠结构STR1至STR4的每个层，在各个字线对中相邻的字线彼此电连接，但第(n+1)堆叠结构(即，STR1)中的字线和第(n+3)堆叠结构(即，STR3)中的字线彼此电隔离，每个整数n在0和m/2之间，其中m为堆叠结构的总数量的1/2。为此，在第二互连区ICR2上，字线连接图案201仅分别连接第(2n+1)堆叠结构(即，STR1或STR3)中每条字线与第(2n+2)堆叠结构(即，STR2或STR4)中的字线。此外，第一和第二互连312至315及321至324分别连接到字线连接图案201从而将字线WL与行解码器20连接。
此外，根据此实施方式，在堆叠结构STR1至STR4的底层中，在各自成对的接地选择线GSL中，相邻的接地选择线GSL彼此电连接，但是，对于每个整数n，第(n+1)堆叠结构STR的接地选择线GSL与第(n+3)堆叠结构STR的接地选择线GSL电隔离。为此，在第二互连区ICR2上，字线连接图案201仅分别连接第(2n+1)堆叠结构(即，STR1或STR3)中的每条接地选择线GSL与第(2n+2)堆叠结构(即，STR2或STR4)中的接地选择线GSL。
此外，如关于第一实施方式所述的，每个堆叠结构STR具有下部区LR和上部区UR，接地选择线GSL设置在下部区中，串选择线SSL设置在上部区UR中，字线WL0至WL7在下部区LR和上部区UR之间分配。
同样，类似于第一实施方式，第一互连层M1和第二互连层M2堆叠在堆叠结构STR上(图14)。第一互连层M1包括连接到接地选择线GSL的接地选择互连311和连接到字线WL0至WL3的第一互连312至315。第二互连层M2包括连接到串选择线SSL的串选择互连325s和连接到字线WL4至WL7的第二互连321至324。第二互连321至324堆叠在第一互连312至315上并交叠第一互连312至315。
第一和第二互连312至315及322至324的每个包括连接到各自的连接图案201的第一延伸部和从第一延伸部延伸的第二延伸部。第一延伸部垂直于连接图案201上的字线WL0至WL7的主轴延伸，第二延伸部平行于字线WL0至WL7的主轴延伸。
而且，如图18所示，随着连接图案201和基板100之间的距离增大，第一互连312至315和第二互连322至324的第一延伸部变长。此外，随着连接图案201和基板100之间的距离增大，第一互连312至315和第二互连322至324的第二延伸部的长度变长。
另外，第二互连321至324的第二延伸部可横越第一互连312至315的第一或第二延伸部，因为第二互连321至324设置在第一互连312至315上。
现在将参考图19至21描述实施方式的另一个实例。
在此实例中，第一互连312至315和第二互连321至324的每个仅具有线形。无论如何，第二互连层M2的第二互连321至324能横越第一互连层M1的第一互连312至315的顶表面。另外，设置在第一互连层M1处的第一互连的数量可以不同于设置在第二互连层M2处的第二互连的数量。
图22为包括根据发明构思的三维半导体器件的存储系统的方框图。
参考图22，存储系统1100可以应用于PDA、便携式计算机、网络本(webtablet)、无线电话、移动式电话、数字音乐播放器、存储卡或任何无线装置，用来传输和接收数据。
存储系统1100包括控制器1110、输入/输出装置(或I/O)1120、存储器1130、接口1140和总线1150。存储器1130和接口1140通过总线1150彼此通信。
控制器1110可包括至少一个微处理器、数字信号处理器、微控制器或与其类似的其他处理器。
存储器1130可以用于存储由控制器1110执行的命令。输入/输出装置1120接收来自系统1100外面的数据或信号并输出数据或信号。例如，输入/输出装置1120可包括键盘或键区以及显示器。
存储器1130包括根据发明构思的三维存储单元阵列。存储器1130也可包括不同类型的存储器件。
接口1140用来传输数据到通信网络或从通信网络接收数据。
图23为包括根据发明构思的三维半导体器件的存储卡的方框图。
参考图23，存储卡1200配置为提供大容量数据存储并包括根据发明构思的快闪存储器1210。存储卡1200还包括存储控制器1220，用于控制主机与快闪存储器1210之间的总的数据交换。
在存储控制器1220中，SRAM 1221用作中央处理单元(CPU)1222的操作存储器。主机接口(或I/F)1223包括主机连接到存储卡1200的数据交换协议。误差校正码(或ECC)1224检测并校正从多位快闪存储器1210读取的数据的错误。存储接口(或I/F)1225提供快闪存储器1210与存储控制器1220之间的接口。
CPU 1222执行与存储控制器1220相关的总控制操作。虽然未在附图中示出，对本领域技术人员显而易见的是，存储卡1200可进一步包括用于存储代码数据的ROM(未示出)以与主机接口。
图24为包括根据发明构思的三维半导体器件的信息处理系统的方框图。
参考图24，信息处理系统1300包括快闪存储器系统1310。快闪存储器系统1310包括快闪存储器1311和存储控制器1312并安装到移动装置或台式计算机。因此快闪存储器系统1310可以与关于发明构思所描述基本相同地配置。移动装置或台式计算机包括调制解调器1320、CPU 1330、RAM 1340和用户接口1350，它们都电连接到系统总线1360。
快闪存储器系统1310储存由CPU 1330处理的数据或从外部输入的数据。这里，快闪存储器系统1310可以实现为半导体磁盘设备(SSD)，在这种情况下，信息处理系统1300可以在快闪存储器系统1310中稳定地存储大量数据。此外，信息处理系统1300可拥有高速数据交换特性，因为根据发明构思的高度可靠的快闪存储器系统1310能节省用于校正错误所耗费的资源。虽然未在附图中示出，对本领域技术人员显而易见的是，信息处理系统1300可进一步包括应用芯片组、照相机图象处理器(CIS)和输入/输出装置。
另外，包括根据发明构思的三维存储器半导体器件的快闪存储器或存储系统可以以多种方式封装，即，以许多已知的封装方式构成半导体器件。例如，根据发明构思的快闪存储器或存储系统可以使用的各种封装包括封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯、晶片中管芯、板上芯片(COB)封装、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、封装内的系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)。
如上所述，在根据发明构思的三维半导体器件中，连接到各自的堆叠字线的互连设置在各自不同的层上使得互连占据的面积最小化，互连占据的面积取决于堆叠的字线的数量。此外，因为互连占据的面积最小化，共用相同层的字线的数量能减少。因此，三维半导体存储器的集成度能提高而没有损害器件的可靠性。
最终，上文已经详细地描述了发明构思的实施方式。然而，发明构思可以许多不同的形式实现而不应解释为限于上文所述的实施方式。相反，描述这些实施方式使得此公开彻底和完全，并向本领域技术人员充分传达发明构思。因此，发明构思的真实精神和范围不受上文所述的实施方式限制而由权利要求限定。

Claims (19)

1.一种三维半导体器件，包括：
基板；
堆叠结构，在水平方向彼此相邻地设置在所述基板上从而在所述基板上占据二维空间；
第一互连层，包括第一互连并且设置在所述堆叠结构上；和
第二互连层，包括第二互连并且设置在所述第一互连层上，
其中，每个堆叠结构包括多条堆叠字线从而具有在所述堆叠结构的下部区中的至少一条下部字线和在所述堆叠结构的上部区中的至少一条上部字线，该上部区位于该下部区上，和
每个第一互连电连接到所述下部字线中的一条，每个第二互连电连接到所述上部字线中的一条。
2.如权利要求1所述的器件，还包括在各自成对的所述堆叠结构中相邻的堆叠结构之间延伸的下部连接图案和上部连接图案，
其中，每个下部连接图案电连接相对于所述基板的上表面设置在相同高度的下部字线，和
每个上部连接图案电连接相对于所述基板的上表面设置在相同高度的上部字线。
3.如权利要求2所述的器件，其中所述下部连接图案和所述下部字线由相同材料形成并具有相同厚度，每个下部连接图案和与其连接的所述下部字线设置在关于所述基板的所述上表面的相同高度，和
所述上部连接图案和所述上部字线由相同材料形成并具有相同厚度，每个上部连接图案和与其连接的所述上部字线设置在关于所述基板的所述上表面的相同高度。
4.如权利要求3所述的器件，其中所述第一互连中的每个分别电连接到各自成对的所述下部连接图案中水平相邻的下部连接图案；和
所述第二互连中的每个分别电连接到各自成对的所述上部连接图案中水平相邻的上部连接图案。
5.如权利要求3所述的器件，具有单元阵列区和在单元阵列区外围之外的互连区，且
其中所述第一互连和所述第二互连以及所述下部连接图案和所述上部连接图案设置在所述互连区中，且
在平行于所述基板的上表面的水平方向上，一个下部连接图案与所述单元阵列区之间的距离大于在水平方向上一个上部连接图案与所述单元阵列区之间的距离。
6.如权利要求1所述的器件，其中所述第一互连和所述第二互连中的每个包括垂直于所述字线的纵轴纵向延伸的第一延伸部和平行于所述字线的纵轴从所述第一延伸部纵向延伸的第二延伸部。
7.如权利要求6所述的器件，其中每个互连的所述第一延伸部长于在平行于所述基板的上表面的水平方向上距离所述单元阵列区更远的任意其他互连的所述第一延伸部。
8.如权利要求6所述的器件，其中所述第一互连的所述第一延伸部在所述第二互连的所述第二延伸部下面延伸。
9.如权利要求1所述的器件，其中每个堆叠结构还包括在其最高区处的串选择线和在最低区处的接地选择线，
所述第一互连层还包括电连接到所述接地选择线的接地选择互连，和
所述第二互连层还包括电连接到所述串选择线的串选择互连。
10.如权利要求9所述的器件，其中在所述第一互连层与所述基板的上表面之间的所述距离大于在所述串选择线与所述基板之间所述距离。
11.如权利要求9所述的器件，还包括：
半导体图案，从所述基板延伸横穿所述堆叠结构的侧壁；和
数据存储层，插置在所述半导体图案与所述堆叠结构之间。
12.如权利要求11所述的器件，其中所述第一互连层包括横越所述字线并电连接到所述半导体图案的位线。
13.如权利要求1所述的器件，包括至少四个所述堆叠结构，且其中每个第一互连电连接到所述下部字线中四个水平相邻的下部字线，且每个第二互连电连接到所述上部字线中四个水平相邻的上部字线。
14.如权利要求1所述的器件，包括至少两个所述堆叠结构，且其中每个第一互连电连接到所述下部字线中两个水平相邻的下部字线，且每个第二互连电连接到所述上部字线中两个水平相邻的上部字线。
15.一种三维半导体器件，包括：
基板；
至少单层的多个互连，在所述基板上；和
字线层的若干堆叠层，插置在所述基板与所述互连之间，由此每个字线层以距离所述基板相应的高度设置，
其中每个字线层包括多个字线组，每个字线组包括处于等电位状态的多条字线，每个互连连接到所述字线组的相应一个，和
字线的堆叠层和所述互连满足W1＜L*P2，L为字线的堆叠层数，W1为每层中所述字线组的节距，P2为在层中所述互连的最小节距。
16.如权利要求15所述的器件，其中所述至少单层的互连由两层互连组成，该两层互连在所述字线层上一个在另一个顶上地堆叠，使得所述互连由在一个层中的第一组互连和在另一层中的第二组互连组成。
17.如权利要求16所述的器件，其中所述第一组互连中的互连分别电连接到分别距离所述基板第一至第m高度设置的字线组，和
所述第二组互连中的互连分别电连接到距离所述基板第(m+1)至第L高度设置的所述字线组，m为小于L的自然数。
18.如权利要求15所述的器件，其中每个字线组包括至少一个连接图案，连接在该组中水平相邻的所述字线，和
所述连接图案和所述字线由相同材料形成并具有相同厚度，每个连接图案和与其连接的所述水平相邻的字线设置在关于所述基板的所述上表面的相同高度。
19.如权利要求15所述的器件，还包括：
下部选择线，插置在所述基板和所述字线层之间；和
上部选择线，插置在所述字线层和所述互连之间。
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