CN108377660B - 用于三维存储器器件的贯穿存储器层级通孔结构 - Google Patents

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Abstract

一种三维NAND存储器器件，包括：位于衬底上或上方的字线驱动器装置；位于所述字线驱动器装置上方的交替堆叠的字线和绝缘层；延伸穿过所述交替堆叠的多个存储器堆叠结构，每个存储器堆叠结构包括存储器膜和垂直半导体沟道；以及贯穿存储器层级通孔结构，其将第一存储器块中的字线电耦合到所述字线驱动器装置。所述贯穿存储器层级通孔结构延伸穿过位于所述第一存储器块的阶梯区域和另一存储器块的阶梯区域之间的贯穿存储器层级通孔区域。

Description

用于三维存储器器件的贯穿存储器层级通孔结构
相关申请的交叉引用
本申请要求于以下申请的优先权：2015年12月22日提交的美国临时申请序列号62/271210；2016年9月19日提交的美国非临时申请序列号 15/269041；2016年9月19日提交的美国非临时申请序列号15/269112号； 2016年9月19日提交的美国非临时申请序列号15/269294；2016年9月19 日提交的美国非临时申请序列号15/269946以及2016年9月19日提交的美国非临时申请序列号15/269017，上述申请的全部内容通过引用并入本文。
技术领域
本公开总体涉及半导体器件领域，具体涉及三维非易失性存储器器件，比如垂直NAND串和其他三维器件，及其制造方法。
背景技术
近来，已经提出了使用有时被称为比特成本可缩放(BiCS)体系结构的三维(3D)堆叠存储器堆叠结构的超高密度存储器器件。举例来说，3D NAND 堆叠存储器器件可由绝缘材料与间隔件材料层的交替堆叠的阵列形成，所述绝缘材料与间隔件材料层形成为导电层或用导电层代替。存储器开口通过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括垂直堆叠的存储器元件和垂直半导体通道。包括交替堆叠和存储器堆叠结构的存储器层级组件形成在衬底上。导电层可以用作3D NAND堆叠存储器器件的字线，覆盖存储器堆叠结构阵列的位线可以连接到垂直半导体沟道的漏极端。随着三维存储器器件缩小到更小的器件尺寸，外围器件的器件面积占据了整个芯片面积的很大一部分。因此，期望在不显著增加总芯片尺寸的情况下提供各种外围器件(例如字线驱动器电路)的方法。此外，存储器堆栈结构阵列中的高效配电网络可以提高三维存储器器件的性能。也期望一种增强功率分布而不过度增加半导体芯片的占用空间的方法。
发明内容
根据本公开的一个方面，提供了一种三维NAND存储器器件，包括：位于衬底上或上方的字线驱动器装置；位于所述字线驱动器装置上方的字线和绝缘层的交替堆叠；延伸穿过所述交替堆叠的多个存储器堆叠结构，每个存储器堆叠结构包括存储器膜和垂直半导体沟道；以及贯穿存储器层级通孔结构，其将第一存储器块中的字线电耦合到所述字线驱动器装置。所述贯穿存储器层级通孔结构延伸穿过位于所述第一存储器块的阶梯区域和另一存储器块的阶梯区域之间的贯穿存储器层级通孔区域。
根据本公开的一方面，提供了一种半导体结构，其包括：存储器层级组件，其位于半导体衬底之上并包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构，其中，所述至少一个交替堆叠包括相应绝缘层和相应导电层的交替层；多个横向伸长的接触通孔结构，其垂直延伸穿过所述存储器层级组件，沿着第一水平方向横向延伸，并且将所述至少一个交替堆叠横向分成多个横向间隔开的块，其中，所述多个块包括一组三个相邻块，其依次包括沿着垂直于所述第一水平方向的第二水平方向布置的第一块、第二块和第三块；以及贯穿存储器层级通孔区域，其位于邻近所述第二块的纵向端部并且在所述第一块的阶梯区域和所述第三块的阶梯区域之间。所述第一和第三块的每个阶梯区域包括其中每个下层导电层沿着所述第一水平方向比所述存储器层级组件内的任何上层导电层更远地延伸的阶梯。所述贯穿存储器层级通孔区域包括贯穿存储器层级通孔结构，其至少从包括所述存储器层级组件的最顶表面的第一水平面垂直延伸到包括所述存储器层级组件的最底表面的第二水平面。
根据本公开的另一方面，提供了一种形成半导体结构的方法。在半导体衬底上形成存储器层级组件。所述存储器层级组件包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。所述至少一个交替堆叠包括相应绝缘层和相应导电层的交替层，并且所述至少一个交替堆叠包括阶梯区域，其包括其中每个下层导电层沿着第一水平方向比所述存储器层级组件内的任何上层导电层更远地延伸的阶梯。形成多个横向伸长的接触通孔结构通过所述存储器层级组件。所述多个横向伸长的接触通孔结构沿着第一水平方向横向延伸，并且将所述至少一个交替堆叠横向分成多个横向间隔开的块。所述多个块包括一组至少三个相邻块，其依次包括沿着垂直于所述第一水平方向的第二水平方向布置的第一块、第二块和第三块；并且分别包括第一阶梯区域、第二阶梯区域和第三阶梯区域。移除所述第二阶梯区域。移除所述第二阶梯区域。在移除的第二阶梯区域的区域中形成贯穿存储器层级通孔结构，同时所述第一和第三阶梯区域保持完好。每个贯穿存储器层级通孔结构至少从包括存储器层级组件的最顶表面的第一水平面垂直延伸到包括存储器层级组件的最底表面的第二水平面。
根据本公开的又一方面，提供了一种三维NAND存储器器件，包括：位于衬底上或上方的字线驱动器装置；位于所述字线驱动器装置上方的交替堆叠的字线和绝缘层；延伸穿过所述交替堆叠的多个存储器堆叠结构，每个存储器堆叠结构包括存储器膜和垂直半导体沟道；以及贯穿存储器层级通孔结构，其将第一存储器块中的字线电耦合到所述字线驱动器装置。所述贯穿存储器层级通孔结构延伸穿过位于所述第一存储器块的阶梯区域和另一存储器块的阶梯区域之间的电介质填充材料部分。
根据本公开的又一方面，提供了一种半导体结构，其包括：包括场效应晶体管并位于半导体衬底上的字线开关器件；和存储器层级组件，其覆盖半导体衬底并且包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。所述至少一个交替堆叠中的每个包括相应绝缘层和包括用于存储器堆叠结构的字线的相应导电层的交替层。多个横向伸长的接触通孔结构垂直延伸穿过所述存储器层级组件，沿着第一水平方向横向延伸，并且将所述存储器层级组件横向分成多个横向间隔开的块。所述多个块包括一组三个相邻块，其依次包括沿着垂直于所述第一水平方向的第二水平方向布置的第一块、第二块和第三块。贯穿存储器层级通孔区域直接位于所述第二块的纵向端部上的字线开关器件的区域上并且在所述第一块的阶梯区域和所述第三块的阶梯区域之间，所述第一和第三块的每个阶梯区域包括其中每个下层导电层沿着第一水平方向比所述存储器层级组件内的任何上层导电层更远地延伸的阶梯，并且贯穿存储器层级通孔区域包括贯穿存储器层级通孔结构，其中的每个在相应的字线开关器件和相应的字线之间提供导电路径。
根据本公开的又一方面，提供了一种形成半导体结构的方法。包括场效应晶体管的字线开关器件形成在半导体衬底上。存储器层级组件形成在半导体衬底上方，存储器层级组件包括至少一个交替堆叠和垂直延伸穿过至少一个交替堆叠的存储器堆叠结构。所述至少一个交替堆叠中的每一个包括相应绝缘层和相应导电层的交替层，并且所述至少一个交替堆叠包括阶梯区域，其包括其中每个下层导电层沿着第一水平方向比所述存储器层级组件内的任何上层导电层更远地延伸的阶梯。形成多个横向伸长的接触通孔结构通过所述存储器层级组件。所述多个横向伸长的接触通孔结构沿着第一水平方向横向延伸，并且将所述至少一个交替堆叠横向分成多个横向间隔开的块。所述多个块包括一组三个相邻块，其依次包括沿着垂直于所述第一水平方向的第二水平方向布置的第一块、第二块和第三块；并且分别包括第一阶梯区域、第二阶梯区域和第三阶梯区域。字线开关器件的节点使用在第二阶梯区域的区域中形成的贯穿存储器层级通孔结构而电连接到第一和第三阶梯区域中的导电层的部分。
根据本公开的又一方面，提供了一种半导体结构，其包括：存储器层级组件，其位于半导体衬底之上并包括导电层和绝缘层的第一部分的至少一个第一交替堆叠，并且还包括垂直延伸穿过所述至少一个第一交替堆叠的存储器堆叠结构，其中，每个存储器堆叠结构包括存储器膜和垂直半导体沟道，其中，所述导电层包括用于所述存储器堆叠结构的字线；绝缘深沟沟槽结构，其垂直延伸穿过所述存储器层级组件并且限定与所述至少一个第一交替堆叠横向间隔开的贯穿存储器层级通孔区域的区域；位于所述贯穿存储器层级通孔区域中的至少一个第二交替堆叠，其中，所述至少一个第二交替堆叠包括电介质间隔件层和所述绝缘层的第二部分的交替层，并且所述电介质间隔件层中的每一个位于与相应导电层相同的层级；以及贯穿存储器层级通孔结构，其位于所述贯穿存储器层级通孔区域内并且从包括所述存储器层级组件的最顶表面和所述存储器层级组件的最底表面的第一水平面垂直延伸并且包括导电材料材料。
根据本公开的又一方面，提供了一种形成半导体结构的方法。在半导体衬底上形成至少一个交替堆叠的绝缘层和电介质间隔件层。形成存储器堆叠结构通过所述至少一个交替堆叠。每个存储器堆叠结构包括存储器膜和垂直半导体沟道。形成限定贯穿存储器层级通孔区域的区域的深沟沟槽通过所述至少一个交替堆叠。所述至少一个交替堆叠的一部分存在于所述贯穿存储器层级通孔区域内。用导电层替代所述贯穿存储器层级通孔区域外的电介质间隔件层的部分，同时所述深沟沟槽中的至少一个交替堆叠的部分保持完好。所述导电层构成用于所述存储器堆叠结构的字线。在所述贯穿存储器层级通孔区域内形成贯穿存储器层级通孔结构。贯穿存储器层级通孔结构从包括至少一个交替堆叠的其余部分的最顶表面和至少一个交替堆叠的最底表面的第一水平面垂直延伸。
根据本公开的又一方面，提供了一种半导体结构，包括：存储器层级组件，其位于半导体衬底之上并包括导电层和绝缘层的第一部分的至少一个交替堆叠，并且还包括垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。每个存储器堆叠结构包括存储器膜和垂直半导体沟道。所述导电层构成用于所述存储器堆叠结构的字线。多个横向伸长的接触通孔结构垂直延伸穿过所述存储器层级组件，沿着第一水平方向横向延伸，并且将所述至少一个交替堆叠横向分成所述存储器层级组件内的多个横向间隔开的块。至少一个贯穿存储器层级通孔结构位于块中的贯穿存储器层级通孔区域中；其中，所述贯穿存储器层级通孔区域位于一对横向伸长的接触通孔结构之间以及在位于所述块中的两组存储器堆叠结构之间；其中，所述至少一个贯穿存储器层级通孔结构中的每一个垂直延伸穿过所述存储器层级组件。
根据本公开的又一方面，提供了一种形成半导体结构的方法。存储器层级组件形成在半导体衬底上。所述存储器层级组件包括导电层和绝缘层的第一部分的至少一个交替堆叠，并且还包括垂直延伸穿过至少一个交替堆叠的存储器堆叠结构。每个存储器堆叠结构包括存储器膜和垂直半导体沟道。形成多个横向伸长的接触通孔结构通过所述存储器层级组件。所述多个横向伸长的接触通孔结构沿着第一水平方向横向延伸，并且将所述至少一个交替堆叠横向分成所述存储器层级组件内的多个横向间隔开的块。在块中的贯穿存储器层级通孔区域中形成至少一个贯穿存储器层级通孔结构。所述贯穿存储器层级通孔区域位于一对横向伸长的接触通孔结构之间以及在位于所述块中并且包括贯穿存储器层级通孔结构的两组存储器堆叠结构之间。所述至少一个贯穿存储器层级通孔结构中的每一个垂直延伸穿过所述存储器层级组件。
附图说明
图1A是根据本公开第一实施例的在半导体衬底上形成半导体器件、至少一个下层级电介质层和下层级金属互连结构之后的第一示例性结构的垂直横截面图。
图1B是沿着图1A中的水平面B-B'的图1A的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图1A的垂直横截面图的平面。
图2是根据本公开第一实施例的在形成平面半导体材料层和第一绝缘层和第一间隔件材料层的第一层交替堆叠之后的第一示例性结构的垂直横截面图。
图3是根据本公开第一实施例的在第一层交替堆叠上图案化第一层阶梯状区域并形成第一层后向阶梯电介质材料部分之后的第一示例性结构的垂直横截面图。
图4A是根据本公开第一实施例的在形成第一层支撑柱结构和层间电介质层之后的第一示例性结构的垂直横截面图。
图4B是沿着图4A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图4A的垂直横截面图的平面。
图5A是根据本公开第一实施例的在形成第一层存储器开口之后的第一示例性结构的垂直横截面图。
图5B是沿着图5A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图5A的垂直横截面图的平面。
图6是根据本公开第一实施例的在形成牺牲存储器开口填充部分之后的第一示例性结构的垂直横截面图。
图7是根据本公开第一实施例的在形成第二绝缘层和第二间隔件材料层的第二层交替堆叠、第二层后阶梯电介质材料部分和第二绝缘盖层之后的第一示例性结构垂直横截面图。
图8A是根据本公开第一实施例的在形成第二层介电支撑柱和漏极选择层级浅沟槽隔离结构之后的第一示例性结构的垂直横截面图。
图8B是沿着图8A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图8A的垂直横截面图的平面。
图9A是根据本公开第一实施例的在形成存储器开口之后的第一示例性结构的垂直横截面图。
图9B是沿着图9A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图9A的垂直横截面图的平面。
图10A是根据本公开第一实施例的在形成存储器堆叠结构和接触层级电介质层之后的第一示例性结构的垂直横截面图。
图10B是沿着图10A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图10A的垂直横截面图的平面。
图11A是根据本公开第一实施例的在形成贯穿存储器层级开口之后的第一示例性结构的垂直横截面图。
图11B是沿着图11A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图11A的垂直横截面图的平面。
图12A是根据本公开第一实施例的在形成介电填充材料之后的第一示例性结构的垂直横截面图。
图12B是沿着图12A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图12A的垂直横截面图的平面。
图13A是根据本公开第一实施例的在形成后侧接触沟槽之后的第一示例性结构的垂直横截面图。
图13B是沿着图13A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图13A的垂直横截面图的平面。
图14A是根据本公开第一实施例的在通过去除间隔件材料层形成后侧凹部之后的第一示例性结构的垂直横截面图。
图14B是沿着图14A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图14A的垂直横截面图的平面。
图14C是根据本公开第一实施例的沿着图14B中的锯齿形垂直平面 C-C'的第一示例性结构的垂直横截面图。
图15A是根据本公开第一实施例的在形成导电层、绝缘间隔件和后侧接触通孔结构之后的第一示例性结构的垂直横截面图。
图15B是沿着图15A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图15A的垂直横截面图的平面。
图15C是根据本公开第一实施例的沿着图15B中的锯齿形垂直平面 C-C'的第一示例性结构的垂直横截面图。
图16A是根据本公开第一实施例的在形成贯穿存储器层级通孔结构、字线接触通孔结构和上层级通孔结构之后的第一示例性结构的垂直横截面图。
图16B是沿着图16A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图16A的垂直横截面图的平面。
图16C是根据本公开第一实施例的沿着图16B中的锯齿形垂直平面 C-C'的第一示例性结构的垂直横截面图。
图17A是根据本公开第一实施例的在形成上层级线结构之后的第一示例性结构的垂直横截面图。
图17B是沿着图17A中的水平面B-B'的第一示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图17A的垂直横截面图的平面。上层级线结构的图案以虚线形状叠加。
图17C是根据本公开第一实施例的沿着图17B中的锯齿形垂直平面 C-C'的第一示例性结构的垂直横截面图。
图17D是根据本公开第一实施例的第一示例性结构的俯视图。
图17E和17F是根据本公开第一实施例的替代示例性结构的俯视图。
图18是根据本公开第二实施例的在形成半导体器件、下层级金属互连结构和至少一个下层级电介质层之后的第二示例性结构的垂直横截面图。
图19A是根据本公开第二实施例的形成贯穿存储器层级通孔结构和上层级金属互连结构之后的第二示例性结构的垂直横截面图。
图19B是根据本公开第二实施例的金属互连结构的剖面平面图。
图20是根据本公开第二实施例的在形成半导体器件、下层级金属互连结构和至少一个下层级电介质层之后的第二示例性结构的变型的垂直横截面图。
图21是根据本公开第二实施例的在形成包括牺牲存储器开口填充部分和第一层支撑柱结构的第一层结构之后的第二示例性结构的变型的垂直横截面图。
图22是根据本公开第二实施例的在形成第二层结构、存储器堆叠结构、第二层支撑柱结构、接触层级电介质层和后侧接触沟槽之后的第二示例性结构的变型的垂直横截面图。
图23是根据本公开第二实施例的在形成贯穿存储器层级通孔结构之后的第二示例性结构的变型的垂直横截面图。
图24A是根据本公开第三实施例的在形成第一层交替堆叠、第一层支撑柱结构、牺牲存储器开口填充部分和牺牲后侧接触沟槽填充部分之后的第三示例性结构的垂直横截面图。
图24B是沿着图24A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图24A的垂直横截面图的平面。
图25A是本公开第三实施例的在形成第二层交替堆叠、第二层支撑柱结构、漏极选择层级浅沟槽结构、存储器开口和深沟沟槽之后的第三示例性结构的垂直横截面图。
图25B是沿着图25A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图25A的垂直横截面图的平面。
图26A是根据本公开第三实施例的在形成存储器堆叠结构和绝缘深沟沟槽结构之后的第三示例性结构的垂直横截面图。
图26B是沿着图26A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图26A的垂直横截面图的平面。
图27A是根据本公开第三实施例的在形成后侧接触沟槽之后的第三示例性结构的垂直横截面图。
图27B是沿着图27A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图27A的垂直横截面图的平面。
图28A是根据本公开第三实施例的在形成横向伸长的接触通孔结构之后的第三示例性结构的垂直横截面图。
图28B是沿着图28A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图28A的垂直横截面图的平面。
图29A是根据本公开第三实施例的在形成贯穿存储器层级通孔结构之后的第三示例性结构的垂直横截面图。
图29B是沿着图29A中的水平面B-B'的第三示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图29A的垂直横截面图的平面。
图29C是根据本公开第三实施例的沿着图29B中的锯齿形垂直平面 C-C'的第三示例性结构的垂直横截面图。
图30是根据本公开第三实施例的在形成上层级金属互连结构之后的第三示例性结构的垂直横截面图。
图31A是根据本公开第三实施例的在形成绝缘深沟沟槽结构之后的第三示例性结构的变型的垂直横截面图。
图31B是沿着图31A中的水平面B-B'的第三示例性结构的变型的水平横截面图。锯齿形垂直平面A-A'对应于图31A的垂直横截面图的平面。
图32A是根据本公开第三实施例的在形成存储器堆叠结构、横向伸长的接触通孔结构和贯穿存储器层级通孔结构之后的第三示例性结构的变型的垂直横截面图。
图32B是沿着图32A中的水平面B-B'的第三示例性结构的变型的水平横截面图。锯齿形垂直平面A-A'对应于图32A的垂直横截面图的平面。
图33A是根据本公开第四实施例的在形成第一层交替堆叠、第二层交替堆叠和存储器堆叠结构之后的第四示例性结构的垂直横截面图。
图33B是沿着图33A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图33A的垂直横截面图的平面。
图34A是根据本公开第四实施例的在形成贯穿存储器层级开口和后侧接触沟槽之后的第四示例性结构的水平横截面图。
图34B是沿着图34A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图34A的垂直横截面图的平面。
图35A是根据本公开第四实施例的在绝缘衬垫层的沉积和图案化之后的第四示例性结构的垂直横截面图。
图35B是沿着图35A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图35A的垂直横截面图的平面。
图36A是根据本公开第四实施例的在形成后侧凹部之后的第四示例性结构的垂直横截面图。
图36B是沿着图36A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图36A的垂直横截面图的平面。
图37A是根据本公开第四实施例的在形成导电层之后的第四示例性结构的垂直横截面图。
图37B是沿着图37A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图37A的垂直横截面图的平面。
图38A是根据本公开第四实施例的在形成绝缘深沟沟槽结构和横向伸长的接触通孔结构之后的第四示例性结构的垂直横截面图。
图38B是沿着图38A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图38A的垂直横截面图的平面。
图39A是根据本公开第四实施例的在形成贯穿存储器层级通孔结构之后的第四示例性结构的垂直横截面图。
图39B是沿着图39A中的水平面B-B'的第四示例性结构的水平横截面图。锯齿形垂直平面A-A'对应于图39A的垂直横截面图的平面。
图40是根据本公开第四实施例的在形成上层级金属互连结构之后的第四示例性结构的垂直横截面图。
图41是根据本公开第四实施例的在形成图案化的绝缘衬垫层之后的第四示例性结构的第一变型的垂直横截面图。
图42是根据本公开的第四实施例的在形成绝缘深沟沟槽结构，横向伸长的接触通孔结构和贯穿存储器层级通孔结构之后的第四示例性结构的第一变型的垂直横截面图。
图43是在形成根据本公开的第四实施例的上层级金属互连结构之后的第四示例性结构的第一变型的垂直横截面图。
图44A是根据本公开第四实施例的在形成第一层交替堆叠、第二层交替堆叠、存储器堆叠结构和漏极选择层级浅沟槽隔离结构之后的第四示例性结构的第二变型的垂直横截面图。
图44B是沿着图44A中的水平面B-B'的第四示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图44A的垂直横截面图的平面。
图45A是根据本公开第四实施例的在形成贯穿存储器层级开口和后侧接触沟槽之后的第四示例性结构的第二变型的垂直横截面图。
图45B是沿着图45A中的水平面B-B'的第四示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图45A的垂直横截面图的平面。
图46A是根据本公开第四实施例的在用导电层替换牺牲材料层之后的第四示例性结构的第二变型的垂直横截面图。
图46B是沿着图46A中的水平面B-B'的第四示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图46A的垂直横截面图的平面。
图47A是根据本公开第四实施例的在沉积共形绝缘层和各向异性蚀刻之后的第四示例性结构的第二变型的垂直横截面图，所述各向异性蚀刻去除共形绝缘层的水平部分并加深贯穿存储器层级开口。
图47B是沿着图47A中的水平面B-B'的第四示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图47A的垂直横截面图的平面。
图48A是根据本公开第四实施例的在形成横向伸长的接触通孔结构和贯穿存储器层级通孔结构之后的第四示例性结构的第二变型的垂直横截面图。
图48B是沿着图48A中的水平面B-B'的第四示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图48A的垂直横截面图的平面。
图49是根据本公开第四实施例的在形成上层级金属互连结构之后的第四示例性结构的第二变型的垂直横截面图。
图50A是根据本公开第四实施例的在形成第一层交替堆叠、第二层交替堆叠、存储器堆叠结构和漏极选择层级浅沟槽隔离结构之后的第四示例性结构的第三变型的垂直横截面图。
图50B是沿着图50A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图50A的垂直横截面图的平面。
图51A是根据本公开第四实施例的在形成贯穿存储器层级开口之后的第四示例性结构的第三变型的垂直横截面图。
图51B是沿着图51A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图51A的垂直横截面图的平面。
图52A是根据本公开第四实施例的在用导电层替换牺牲材料层之后的第四示例性结构的第三变型的垂直横截面图。
图52B是沿着图52A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图52A的垂直横截面图的平面。
图53A是根据本公开第四实施例的在形成绝缘衬垫之后的第四示例性结构的第三变型的垂直横截面图。
图53B是沿着图53A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图53A的垂直横截面图的平面。
图54A是根据本公开第四实施例的在形成贯穿存储器层级通孔结构之后的第四示例性结构的第三变型的垂直横截面图。
图54B是沿着图54A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图54A的垂直横截面图的平面。
图55A是根据本公开第四实施例的在形成横向伸长的接触通孔结构和上层级金属互连结构之后的第四示例性结构的第三变型的垂直横截面图。
图55B是沿着图55A中的水平面B-B'的第四示例性结构的第三变型的水平横截面图。锯齿形垂直平面A-A'对应于图55A的垂直横截面图的平面。
图56A是根据本公开第四实施例的在形成存储器堆叠结构和横向伸长的接触通孔结构之后的第四示例性结构的第四变型的垂直横截面图。
图56B是沿着图56A中的水平面B-B'的第四示例性结构的第四变型的水平横截面图。锯齿形垂直平面A-A'对应于图56A的垂直横截面图的平面。
图57A是根据本公开第四实施例的在形成贯穿存储器层级开口之后的第四示例性结构的第四变型的垂直横截面图。
图57B是沿着图57A中的水平面B-B'的第四示例性结构的第四变型的水平横截面图。锯齿形垂直平面A-A'对应于图57A的垂直横截面图的平面。
图58A是根据本公开第四实施例的在形成绝缘衬垫之后的第四示例性结构的第四变型的垂直横截面图。
图58B是沿着图58A中的水平面B-B'的第四示例性结构的第四变型的水平横截面图。锯齿形垂直平面A-A'对应于图58A的垂直横截面图的平面。
图59A是根据本公开第四实施例的在形成贯穿存储器层级通孔结构和上层级金属互连结构之后的第四示例性结构的第四变型的垂直横截面图。
图59B是沿着图59A中的水平面B-B'的第四示例性结构的第四变型的水平横截面图。锯齿形垂直平面A-A'对应于图59A的垂直横截面图的平面。
图60是根据本公开第四实施例的第四示例性结构的第五变型的水平横截面图。
图61A是根据本公开第三实施例的在形成存储器堆叠结构之后的第三示例性结构的第二变型的垂直横截面图。
图61B是图61A的第三示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图61A的垂直横截面图的平面。
图62A是根据本公开第三实施例的在同时形成后侧接触沟槽和深沟沟槽之后的第三示例性结构的第二变型的垂直横截面图。
图62B是图62A的第三示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图62A的垂直横截面图的平面。
图63A是根据本公开第三实施例的在形成上层级线结构之后的第三示例性结构的第二变型的垂直横截面图。
图63B是沿着图63A中的水平面B-B'的第三示例性结构的第二变型的水平横截面图。锯齿形垂直平面A-A'对应于图63A的垂直横截面图的平面。
图63C是根据本公开第三实施例的沿着图63B中的锯齿形垂直平面 C-C'的第三示例性结构的第二变型的垂直横截面图。
图64是根据本公开第三实施例的在形成上层级线结构之后的第三示例性结构的第三变型的垂直横截面图。
图65A是根据本公开第四实施例的在形成牺牲存储器开口填充部分和牺牲深沟沟槽填充部分之后的第四示例性结构的第六变型的垂直横截面图。
图65B是沿着图65A中的水平面B-B'的第四示例性结构的第六变型的水平横截面图。锯齿形垂直平面A-A'对应于图65A的垂直横截面图的平面。
图66A是根据本公开第四实施例的在形成存储器堆叠结构和伪存储器堆叠结构之后的第四示例性结构的第六变型的垂直横截面图。
图66B是沿着图66A中的水平面B-B'的第四示例性结构的第六变型的水平横截面图。锯齿形垂直平面A-A'对应于图66A的垂直横截面图的平面。
图67A是根据本公开第四实施例的在形成后侧凹部之后的第四示例性结构的第六变型的垂直横截面图。
图67B是沿着图67A中的水平面B-B'的第四示例性结构的第六变型的水平横截面图。锯齿形垂直平面A-A'对应于图67A的垂直横截面图的平面。
图68A是根据本公开第四实施例的在形成导电层和横向伸长的接触通孔结构之后的第四示例性结构的第六变形的垂直横截面图。
图68B是沿着图68A中的水平面B-B'的第四示例性结构的第六变型的水平横截面图。锯齿形垂直平面A-A'对应于图68A的垂直横截面图的平面。
图69A是根据本公开第四实施例的在形成贯穿存储器层级通孔结构和上层级金属互连结构之后的第四示例性结构的第六变型的垂直横截面图。
图69B是沿着图69A中的水平面B-B'的第四示例性结构的第六变型的水平横截面图。锯齿形垂直平面A-A'对应于图69A的垂直横截面图的平面。
图70A是根据本公开第四实施例的在形成存储器堆叠结构和接触层级电介质层之后的第四示例性结构的第七变型的垂直横截面图。
图70B是沿着图70A中的水平面B-B'的第四示例性结构的第七变型的水平横截面图。锯齿形垂直平面A-A'对应于图70A的垂直横截面图的平面。
图71A是根据本公开第四实施例的在同时形成后侧接触沟槽和贯穿存储器层级通孔腔之后的第四示例性结构的第七变型的垂直横截面图。
图71B是沿着图71A中的水平面B-B'的第四示例性结构的第七变型的水平横截面图。锯齿形垂直平面A-A'对应于图71A的垂直横截面图的平面。
图72A是根据本公开第四实施例的在用导电层替换牺牲材料层之后的第四示例性结构的第七变型的垂直横截面图。
图72B是沿着图72A中的水平面B-B'的第四示例性结构的第七变型的水平横截面图。锯齿形垂直平面A-A'对应于图72A的垂直横截面图的平面。
图73A是根据本公开第四实施例的在形成横向延伸的接触通孔结构和贯穿存储器堆叠通孔结构之后的第四示例性结构的第七变型的垂直横截面图。
图73B是沿着图73A中的水平面B-B'的第四示例性结构的第七变型的水平横截面图。锯齿形垂直平面A-A'对应于图73A的垂直横截面图的平面。
图73C是根据本公开第四实施例的沿着图73B中的锯齿形垂直平面 C-C'的第四示例性结构的第七变型的垂直横截面图。
图74是根据本公开第四实施例的在形成上金属互连结构之后的第四示例性结构的第七变型的垂直横截面图。
图75A是根据本公开第四实施例的在形成贯穿存储器堆叠通孔结构之后的第四示例性结构的第八变型的垂直横截面图。
图75B是沿着图75A中的水平面B-B'的第四示例性结构的第八变型的水平横截面图。锯齿形垂直平面A-A'对应于图75A的垂直横截面图的平面。
图76是根据本公开第四实施例的在形成上金属互连结构之后的第四示例性结构的第八变型的垂直横截面图。
具体实施方式
如上所述，本公开涉及三维非易失性存储器器件，比如垂直NAND串和其他三维器件及其制造方法，其各个方面在下文中描述。可以采用本公开的实施例来形成各种半导体器件，比如包括多个NAND存储器串的三维单片存储器阵列器件。图纸没有按比例绘制。除非明确描述或清楚地指出了元件的复制不存在，否则元件的多个实例可以在说明元件的单个实例的情况下被复制。
序数比如“第一”、“第二”和“第三”仅用于标识相似的元件，并且可以在本公开的说明书和权利要求书中采用不同的序数。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或位于第二元件的内侧上。如本文所用，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接位于”第二元件“上”。如本文所用，“处理中”结构或“瞬时”结构是指随后被修改的结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有的范围小于下层或上层结构的范围。此外，层可以是具有的厚度小于连续结构厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或之处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或下方具有一个或多个层。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶表面的第一水平面(即与衬底的顶表面平行的平面)和包括存储器元件阵列的最底表面的第二水平面之间的一般区域的层级。如本文所用，“贯穿存储器层级”元件是指垂直延伸通过存储器层级的元件。
如本文所用，“半导体材料”是指具有1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当地用电掺杂物掺杂时制造具有1.0 S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂物”是指向带结构内的价带添加空穴的p型掺杂物，或者将电子添加至带结构内的导带的n型掺杂物。如本文所用，“导电材料”是指具有大于1.0×105 S/cm的电导率的材料。如本文所用，“绝缘材料”或“电介质材料”是指电导率小于1.0×10-6S/cm的材料。所有的电导率测量均在标准条件下进行。
单片三维存储器阵列是其中多个存储器层级形成在诸如半导体晶片的单个衬底之上而没有中间衬底的阵列。术语“单片”意味着阵列的每个层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以分别形成，然后封装在一起以形成非单片存储器器件。例如，如在题为“三维结构存储器”的美国专利第5915167号中所述，已经通过在分离的衬底上形成存储器层级并垂直地堆叠存储器层级来构建非单片式堆叠存储器。衬底可被减薄或在键合之前从存储器层级移除，但是由于存储器层级最初在分离的衬底上形成，所以这种存储器不是真正的单片三维存储器阵列。衬底可以包括在其上制造的集成电路，比如用于存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文描述的各种实施例来制造。单片三维NAND串位于安置在衬底上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上。
参照图1A和1B，示出了根据本公开第一实施例的第一示例性结构。第一示例性结构包括半导体衬底9以及在其上形成的半导体器件710。浅沟槽隔离结构720可以形成在半导体衬底9的上部以提供半导体器件之间的电隔离。例如，半导体器件710可以包括场效应晶体管，其包括相应的源极区域 742、漏极区域744、沟道区域746和栅极结构750。场效应晶体管可以布置成CMOS配置。每个栅极结构750例如可以包括栅极电介质752、栅电极 754、电介质栅极间隔件756和栅极帽电介质758。半导体器件可以包括任何半导体电路以支持随后形成的存储器结构的操作，通常被称为驱动器电路，其也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线开关电路、位线解码器电路、位线感测和/或开关电路、电源/分配电路、数据缓冲器和锁存器等中的任何一个或全部，或者可以在用于存储器器件的存储器阵列结构之外实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后形成的三维存储器结构的字线的字线开关器件。
在半导体器件上方形成至少一个电介质层，其在本文中被称为至少一个下层级电介质层760。至少一个下层级电介质层760例如可以包括：可选的电介质衬垫762，比如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫；平坦化电介质层764，其被用来提供与电介质衬垫762的最顶表面或栅极结构750的最顶表面共面的平面表面；可选的平面衬垫766；以及至少一个下层级互连电介质层768，其共同地用作下层级金属互连结构 780的矩阵(matrix)，所述下层级金属互连结构780提供半导体器件的各个节点之间的电布线和随后形成贯穿存储器层级通孔结构的接合垫。下层级金属互连结构780可以包括各种器件接触通孔结构782(例如与器件的相应源极和漏极节点接触的源极和漏极或栅电极触点)、下层级金属线784、下层级通孔结构786、以及配置为用作随后形成的贯穿存储器层级通孔结构的接合垫的下层级最顶金属结构788。半导体器件的区域以及至少一个下层级电介质层760和下层级金属互连结构780的组合在这里被称为下层外围器件区域 700，其位于随后形成的存储器层级组件下面并包括用于存储器层级组件的外围器件。下层级金属互连结构780嵌入在至少一个下层级电介质层760中。在一实施例中，下层级最顶金属结构788的最顶表面可以位于或低于包括至少一个下层级电介质层760的最顶表面的水平面。
下层级金属互连结构780可以电短路到半导体器件710(例如CMOS器件)的节点(例如源极742、漏极744或栅电极750)，并且位于至少一个下层级电介质层760的层级处。贯穿存储器层级通孔结构(图1A和1B中未示出)可以随后直接形成在下层级金属互连结构780上。在一实施例中，下层级金属互连结构780的图案可被选择为使得下层级最顶金属结构788(其是位于下层级金属互连结构780的最顶部的下层级金属互连结构780的子集)可以在贯穿存储器层级通孔区域400内提供接合垫结构。贯穿存储器层级通孔区域400是其中垂直延伸通过存储器层级通孔组件的贯穿存储器层级通孔结构随后形成的区域。
如图1B所示，贯穿存储器层级通孔区域400可以位于邻近其中随后形成存储器器件阵列的存储器阵列区域100。字线接触通孔区域200可以位于邻近贯穿存储器层级通孔区域400和存储器阵列区域100。在一实施例中，贯穿存储器层级通孔区域400和字线接触通孔区域200可以位于与第一水平方向h1(例如字线方向)垂直并且与第二水平方向hd2(例如位线方向)平行的存储器阵列区域100的外围边缘处。在一实施例中，第一示例性结构的区域可被分成多个块(B1、B2、B3...)，它们沿着第二水平方向hd2横向分离并且可以与正整数一一映射，即可以用正整数索引。给定器件层级中的相同字线可用作每个相应存储器块中的相同器件层级中的每个存储器单元的控制栅电极。
贯穿存储器层级通孔区域400和字线接触区域200的多个实例可以沿着第二水平方向hd2交替。在说明性示例中，贯穿存储器层级通孔区域400的每个实例可以位于相应偶数编号块(比如B2、B4等)的区域内，并且字线接触通孔区域200的每个实例可以位于相应的奇数块(比如B1、B3等)的区域内。可以沿着第二水平方向周期性地重复相邻对的奇数块和偶数块(例如B1和B2)。
尽管这里示出了用于下层级最顶金属结构788的特定图案，但应理解的是，可以改变下层级最顶金属结构788的图案以优化下层外围器件区域700 中的布线，只要下层级最顶金属结构788为随后形成的贯穿存储器层级通孔结构提供合适的接合垫区域。
参照图2，可选的平面导电材料层6和平面半导体材料层10可以形成在下层外围器件区域700上。可选的平面导电材料层6包括导电材料，比如金属或重掺杂半导体材料。例如，可选的平面导电材料层6可以包括具有3nm 至100nm范围内的厚度的钨层，但是也可以采用更小和更大的厚度。可以在平面导电材料层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。层6可以用作完成的器件中的特殊源极线。可替代地，层6可以包括蚀刻停止层并且可以包括任何合适的导电、半导体或绝缘层。
平面半导体材料层10可以形成在至少一个下层级电介质层760上。平面半导体材料层10包括半导体材料，其可以包括至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料和/或本领域已知的其他半导体材料。在一实施例中，平面半导体材料层10可以包括多晶半导体材料(比如多晶硅)或在随后的处理步骤(比如退火步骤)中转化为多晶半导体材料的非晶半导体材料(比如非晶硅)。平面半导体材料层10可以直接形成在半导体衬底9(例如硅晶片) 上的半导体器件的子集上方。如本文所用，如果第一元件位于包括第二元件的最顶表面的水平面上方并且第一元件的区域和第二元件的区域具有在平面图中重叠的区域(即沿着垂直于衬底9的顶表面的垂直平面或方向)，则第一元件位于第二元件的“正上方”。在一实施例中，平面半导体材料层10 或其部分可以掺杂有电掺杂物，其可以是p型掺杂物或n型掺杂物。平面半导体材料层10中的掺杂物的导电类型在此被称为第一导电类型。电介质垫层52可以形成在平面半导体材料层10的顶表面上。
随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可以包括第一材料，每个第二材料层可以包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成至少另一个交替堆叠的材料层的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在此称为第一层层级，随后直接在第一层层级之上形成的交替堆叠的层级在本文中被称为第二层层级等。
第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔件材料层。在一实施例中，第一间隔件材料层可以是随后被导电层替代的牺牲材料层。在另一实施例中，第一间隔件材料层可以是随后不会被其他层取代的导电层。虽然本公开采用其中牺牲材料层被导电层替代的实施例进行了描述，但是其中间隔件材料层形成为导电层(从而避免执行替换过程的需要)的实施例在本文中明确涵盖。
在一实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一实施例中，每个第一绝缘层132可以包括第一绝缘材料，每个第一牺牲材料层142可以包括第一牺牲材料。在平面半导体材料层10上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被去除的材料。
如本文所用，第一元件和第二元件的交替叠堆指的是其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个的端部元件的第一元件的每个实例在两侧上与第二元件的两个实例邻接，并且不是交替的多个的端部元件的第二元件的每个实例在两侧上与第一元件的两个实例邻接。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以从第一材料层的实例开始或者从第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料的实例层结束。在一实施例中，第一元件的实例和第二元件的实例可以形成在交替的多个内以周期性重复的单元。
第一层交替堆叠(132、142)可以包括由第一材料构成的第一绝缘层132 和由不同于第一材料的第二材料构成的第一牺牲材料层142。第一绝缘层132 的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高介电常数(高k)电介质氧化物(例如氧化铝、氧化铪等)及其硅酸盐的电介质金属氧化物、电介质金属氮氧化物及其硅酸盐和有机绝缘材料。在一实施例中，第一绝缘层 132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是可以对第一绝缘层132的第一材料选择性地去除的牺牲材料。如本文所用，如果去除过程以至少是去除第二材料的速率的两倍的速率去除第一材料，则第一材料的去除对于第二材料是“选择性的”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料相对于第二材料的去除过程的“选择性”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料随后可以用导电电极代替，导电电极例如可以用作垂直NAND器件的控制栅电极。在一实施例中，第一牺牲材料层142可以是包含氮化硅的材料层。
在一实施例中，第一绝缘层132可以包括氧化硅，牺牲材料层可以包括氮化硅牺牲材料层。例如，可以通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。第一牺牲材料层142的第二材料可以例如由CVD或原子层沉积(ALD)形成。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm到50nm的范围内，但是可以为每个第一绝缘层132和每个第一牺牲材料层142采用更小和更大的厚度。成对的第一绝缘层132和第一牺牲材料层142的重复次数可以在从2到1024的范围内，并且通常从8到256，但是也可以采用更多的重复次数。在一实施例中，第一层交替堆叠(132、142)中的每个第一牺牲材料层142可以具有均匀的厚度，该厚度在每个相应的第一牺牲材料层142 内基本不变。
随后在堆叠(132、142)上方形成第一绝缘盖层170。第一绝缘盖层170 包括电介质材料，其可以是可以用于第一绝缘层132的任何电介质材料。在一实施例中，第一绝缘盖层170包括与第一绝缘层132相同的电介质材料。绝缘盖层170的厚度可以在从20nm到300nm的范围内，尽管也可以采用更小和更大的厚度。
参照图3，第一绝缘盖层170和第一层交替堆叠(132、142)可被图案化，以在每个贯穿存储器层级通孔区域400和每个字线接触通孔区域200中形成第一阶梯表面。每个贯穿存储器层级通孔区域400和字线接触通孔区域 200可以包括其中形成第一阶梯表面的相应第一阶梯区域SA1和其中随后将在第二层结构(随后在第一层结构上方形成)和/或附加层结构中形成附加阶梯表面的第二阶梯区域SA2。例如，第一阶梯表面可以通过形成其中具有开口的掩模层，蚀刻第一绝缘盖层170的层级内的空腔，并且通过蚀刻每对第一绝缘层132和第一牺牲材料层142来反复地扩展蚀刻区域并且使空腔垂直地凹陷从而形成第一阶梯表面，所述第一牺牲材料层142直接位于蚀刻区域内的蚀刻空腔的底表面的下方。可以沉积电介质材料来填充第一阶梯空腔以形成第一层后向阶梯电介质材料部分165。如本文所用，“后向阶梯”元件是指具有阶梯表面和水平横截面积的元件，该横截面积随着与其上存在元件的衬底的顶表面的垂直距离而单调增加。第一层交替堆叠(132、142)和第一层后向阶梯电介质材料部分165共同构成第一层结构，该第一层结构是随后被修改的处理中的结构。
参照图4A和4B，第一层支撑柱结构171可以形成在第一层交替堆叠 (132、142)的其中存储器堆叠结构未在后续处理步骤中以足够高密度形成的部分中。例如，第一层支撑柱结构171可以形成在贯穿存储器层级通孔区域400和字线接触通孔区域200中。例如，第一层支撑柱结构171可以通过形成通过第一层交替堆叠(132、142)的通孔空腔并且通过用电介质材料比如氧化硅和/或电介质金属氧化物(比如氧化铝)填充通孔空腔来形成。第一层交替堆叠(132、142)中的阶梯S的位置在图4B中示出为虚线。
可选地，层间电介质层180可以沉积在第一层结构(132、142、165、 170)之上。层间电介质层180包括电介质材料比如氧化硅。层间电介质层 180的厚度可以在从30nm到300nm的范围内，尽管也可以采用更小和更大的厚度。
参照图5A和5B，通过第一层交替堆叠(132、142)形成至少延伸到平面半导体材料层10的顶表面的第一层存储器开口149。第一层存储器开口 149可以形成在存储器阵列区域100中、随后将形成包括存储器元件的垂直堆叠的存储器堆叠结构的位置处。例如，可以在第一绝缘盖层170(和可选的层180)上方形成包括至少一个光刻胶层的光刻材料堆叠(未示出)，并且可以进行光刻图案化以在光刻材料堆叠内形成开口。光刻材料堆叠中的图案可由至少一个采用图案化光刻材料堆叠作为蚀刻掩模的各向异性蚀刻而通过第一绝缘盖层170(和可选的层180)并且穿过整个第一层交替堆叠(132、 142)转印。蚀刻图案化光刻材料堆叠中的开口下面的第一绝缘盖层170(和可选的层180)和第一层交替堆叠(132、142)的部分以形成第一层存储器开口149。换句话说，在图案化光刻材料堆叠中的图案通过第一绝缘盖层170 和第一层交替堆叠(132、142)的转印形成第一层存储器开口149。
在一实施例中，用于蚀刻通过第一层交替堆叠(132、142)的材料的各向异性蚀刻处理的化学性可交替以优化第一层交替堆叠(132、142)中的第一和第二材料的蚀刻。例如，各向异性蚀刻可以是一系列反应离子蚀刻或单次蚀刻(例如CF4/O2/Ar蚀刻)。第一层存储器开口149的侧壁可以基本上是垂直的，或者可以是锥形的。随后，例如可以随后通过灰化去除图案化的光刻材料堆叠。
可选地，层间电介质层180的层级处的第一层存储器开口149的部分可以通过各向同性蚀刻而横向扩展。例如，如果层间电介质层180包括具有比第一绝缘层132(其可以包括未掺杂的硅酸盐玻璃)更大的蚀刻速率的电介质材料(比如硼硅酸盐玻璃)，则可以使用各向同性蚀刻(比如采用HF的湿法蚀刻)以扩大在层间电介质层180的层级处的第一层存储器开口的横向尺寸。位于层间电介质层180的层级处的第一层存储器开口149的部分可以可选地加宽以提供用于随后形成通过第二层交替堆叠(随后在形成第二层存储器开口之前形成)的第二层存储器开口的较大的接合垫。
牺牲存储器开口填充部分131可以形成在第一层存储器开口149中。例如，牺牲填充材料层沉积在第一层存储器开口149中。牺牲填充材料层包括牺牲材料，该牺牲材料随后可以对第一绝缘体层132和第一牺牲材料层142 的材料有选择性地去除。在一实施例中，牺牲填充材料层可以包括半导体材料，比如硅(例如a-Si或多晶硅)、硅-锗合金、锗、III-V族化合物半导体材料或其组合。可选地，可以在沉积牺牲填充材料层之前采用薄的蚀刻停止层 (比如具有厚度在1nm至3nm范围内的氧化硅层)。牺牲填充材料层可以通过非保形沉积或保形沉积方法形成。在另一实施例中，牺牲填充材料层可以包括随后可以通过灰化去除的非晶硅或含碳材料(比如无定形碳或类金刚石碳)。
沉积的牺牲材料的部分可以从第一绝缘盖层170(以及可选的层180，如果存在的话)上移除。例如，牺牲填充材料层可以采用平面化处理凹陷到第一绝缘盖层170(以及可选的层180，如果存在的话)的顶表面。平坦化处理可以包括凹部蚀刻、化学机械平坦化(CMP)或其组合。第一绝缘层 170的顶表面(以及可选的层180，如果存在的话)可以用作蚀刻停止层或平坦化停止层。第一层存储器开口149中的牺牲材料的每个其余部分构成牺牲存储器开口填充部分131。牺牲存储器开口填充部分131的顶表面可以与层间电介质层180的顶表面共面。牺牲存储器开口填充部分131可以或者可以不包括其中的空腔。
参照图7，可以在第一层结构(132、142、170、131)上形成第二层结构。第二层结构可以包括绝缘层和间隔件材料层的附加交替堆叠，其可以是牺牲材料层。例如，随后可以在第一交替堆叠(132、142)的顶表面上形成材料层的第二交替堆叠(232、242)。第二堆叠(232、242)包括交替的多个第三材料层和第四材料层。每个第三材料层可以包括第三材料，每个第四材料层可以包括与第三材料不同的第四材料。在一实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层 142的第二材料相同。
在一实施例中，第三材料层可以是第二绝缘层232，第四材料层可以是在每个垂直相邻的成对第二绝缘层232之间提供垂直间隔的第二间隔件材料层。在一实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可对第二绝缘层232的第三材料而被选择性移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。第二牺牲材料层242的第四材料随后可以用可以例如用作垂直NAND器件的控制栅电极的导电电极代替。
在一实施例中，每个第二绝缘层232可以包括第二绝缘材料，每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二堆叠(232、 242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。例如，可以通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。例如，可以通过CVD或原子层沉积(ALD)来形成第二牺牲材料层242的第四材料。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可以对第二牺牲材料层242的第三材料选择性去除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一实施例中，第二绝缘材料可以与第一绝缘材料相同，且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm到50nm的范围内，但是可以为每个第二绝缘层232和每个第二牺牲材料层242采用更小和更大的厚度。成对的第二绝缘层232和第二牺牲材料层242的重复次数可以在从2到1024的范围内，并且通常从8到256，但是也可以采用更多的重复次数。在一实施例中，第二堆叠(232、242)中的每个第二牺牲材料层 242可以具有均匀的厚度，该均匀厚度在每个相应的第二牺牲材料层242内基本不变。
采用与用于在第一阶梯区域SA1中形成第一阶梯表面的处理步骤相同的一组处理步骤，且适当地调节至少一个掩模层的图案第二阶梯区域SA2 中的第二阶梯表面可以形成在贯穿存储器层级通孔区域400和字线接触通孔区域200中。可以在贯穿存储器层级通孔区域400和字线接触通孔区域200 中的第二阶梯表面上方形成第二层后向阶梯电介质材料部分265。
随后可以在第二交替堆叠(232、242)上方形成第二绝缘盖层270。第二绝缘盖层270包括与第二牺牲材料层242的材料不同的电介质材料。在一实施例中，第二绝缘盖层270可以包括氧化硅。在一实施例中，第一和第二牺牲材料层(142、242)可以包括氮化硅。
一般来说，可以在平面半导体材料层10上形成绝缘层(132、232)和间隔件材料层(比如牺牲材料层(142、242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132、142、232、242)上的阶梯区域上方形成至少一个后向阶梯电介质材料部分(165、265)。
参照图8A和8B，第二层支撑柱结构271可形成在覆盖第一层支撑柱结构171的第二层交替堆叠(132、142)的部分中。例如，第二层支撑柱结构 271可以直接形成在贯穿存储器层级通孔区域400和字线接触通孔区域200 中的第一层支撑柱结构171的顶表面上。例如，可以通过形成穿过第二层交替堆叠(232、242)的通孔空腔并且通过用电介质材料比如氧化硅和/或电介质金属氧化物(比如氧化铝)填充通孔空腔来形成第二层支撑柱结构271。
可选地，漏极选择层级浅沟槽隔离结构72可以通过第二层交替堆叠 (232、242)的上部中的层子集形成。被选择漏极层级浅沟槽隔离结构72 切割的第二牺牲材料层242对应于其中随后形成漏极选择层级导电层的层级。漏极选择层级浅沟槽隔离结构72沿着第一水平方向hd1将块(B1、B2、 B3...)分成多个子块。漏极选择层级浅沟槽隔离结构72包括诸如氧化硅的电介质材料。第一层交替堆叠(132、142)和第二层交替堆叠(232、242) 中的阶梯S的位置在图8B中示出为虚线。第一、第二和第三存储块中的阶梯区域以相同的对角线方向(例如从左到右)上升。
参照图9A和9B，延伸穿过第二层结构(232、242、270)的第二层存储器开口形成在覆盖牺牲存储器开口填充部分131的区域中。光刻胶层可以施加在第二层结构(232、242、270)上，并且可以被光刻图案化以形成与牺牲存储器开口填充部分131的图案(即第一层存储器开口的图案)相同的图案。用于图案化第一层存储器开口149的光刻掩模可以用于图案化第二层存储器开口。可执行各向异性蚀刻以通过第二层结构(232、242、270)转移光刻图案化光刻胶层的图案。在一实施例中，用于蚀刻穿过第二层交替堆叠(232、242)的材料的各向异性蚀刻处理的化学性可交替以优化第二层交替堆叠(232、242)中的交替材料层的蚀刻。例如，各向异性蚀刻可以是一系列反应离子蚀刻。例如，可以通过在各向异性蚀刻处理之后灰化来去除图案化的光刻材料堆叠。
下层牺牲存储器开口填充部分131的顶表面可以物理地暴露在每个第二层存储器开口的底部。在牺牲存储器开口填充部分131的顶表面被物理暴露之后，可执行蚀刻处理，其对第二层交替堆叠(232、242)和第一层交替堆叠(132、142)的材料选择性去除牺牲存储器开口填充部分131的牺牲材料 (例如C4F8/O2/Ar蚀刻)。
在去除牺牲存储器开口填充部分131时，每个垂直邻接成对的第二层存储器开口和第一层存储器开口149形成延伸穿过第一层交替堆叠(132、142) 和第二层交替堆叠(232、242)的连续空腔。连续空腔在本文被称为存储器开口49。平面半导体材料层10的顶表面可以物理地暴露在每个存储器开口 49的底部。
参照图10A和10B，基座沟道部分11可以通过选择性半导体沉积处理而可选地形成在每个存储器开口49的底部。选择性半导体沉积仅从半导体表面(即平面半导体材料层10的物理暴露表面)生长半导体材料，并抑制半导体材料从绝缘体表面生长。在选择性半导体沉积处理期间，反应物(比如硅烷、二氯硅烷、三氯硅烷、乙硅烷等)可以与蚀刻剂(比如氯化氢)同时或交替地流入沉积室。由于半导体材料在半导体表面上以比在绝缘体表面上更高的沉积速率沉积，所以可以通过设定半导体材料在半导体表面上的沉积速率与半导体材料在绝缘体表面上的沉积速率之间的蚀刻速率来实现选择性生长。在一实施例中，基座沟道部分11的顶表面可以延伸穿过其中可以随后形成源极选择层级导电层的源极选择层级的层级。
存储器堆叠结构55可以形成在存储器开口49中。在说明性示例中，每个存储器堆叠结构55可以包括存储器膜50、垂直半导体沟道60及可选的电介质芯62。在一实施例中，每个存储器膜50可以包括可选的阻挡电介质层 51、存储器材料层54和隧穿电介质层56，如插图所示。在一实施例中，每个垂直半导体沟道60可以包括第一半导体沟道601和第二半导体沟道602。虽然用于第一层支撑柱结构171的存储器开口49和支撑开口显示为在图5A 和4A中以分开的步骤制成，但在另一实施例中，用于第一层支柱结构171 的存储器开口49和支撑开口在相同的步骤中形成。在该实施例中，在存储器开口49中形成存储器堆叠结构55的同时，可以在支撑开口中形成包括没有电连接到位线的伪存储器堆叠结构的第一层支撑柱结构171。
阻挡电介质层51包括阻挡电介质层材料，比如氧化硅、电介质金属氧化物(比如氧化铝)或其组合。可替代地，阻挡电介质层51在该处理步骤期间可以省略，并且替代地可以通过后侧凹部形成，如将在下面更详细地描述。在一实施例中，存储器材料层54可以是包括介电电荷俘获材料的电荷俘获材料，其可以是例如氮化硅。
存储器材料层54可以形成为均匀组分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。如果采用的话，多个存储器材料层可以包括多个间隔开的浮栅材料层，其包含导电材料(例如金属，比如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物，比如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如包括至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替代地或另外，存储器材料层54可以包括绝缘电荷捕获材料，比如一个或多个氮化硅部分。可替代地，存储器材料层54可以包括导电纳米颗粒，比如金属纳米颗粒，其可以是例如钌纳米颗粒。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。存储器材料层54的厚度可以在从2nm到20nm的范围内，尽管也可以采用更小和更大的厚度。
隧穿电介质层56包括电介质材料，通过该电介质材料可以在合适的电偏置条件下执行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作图案，可以通过热载流子注入或通过福勒-诺德海姆隧穿诱导电荷转移来执行电荷隧穿。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(比如氧化铝和氧化铪)、介电金属氧氮化物、介电金属硅酸盐、它们的合金和/或它们的组合。在一实施例中，隧穿电介质层56可以包括通常称为ONO堆叠的第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠。隧穿电介质层56的厚度可以在从2nm到20nm的范围内，尽管也可以采用更小和更大的厚度。
可以通过保形沉积方法比如低压化学气相沉积(LPCVD)在存储器膜 50上沉积第一半导体沟道层。第一半导体沟道层的厚度可以在2nm到10nm 的范围内，尽管也可以采用更小和更大的厚度。第一半导体沟道层和存储器膜50可被各向异性蚀刻以去除其水平部分。每个存储器膜50的水平底部可以从每个存储器开口的底部去除。第一半导体沟道层的每个其余部分构成第一半导体沟道601。第一半导体沟道可以包括半导体材料，比如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一实施例中，第一半导体沟道601可以包括非晶硅或多晶硅。
第二半导体沟道层可以沉积在第一半导体沟道601上(即第一半导体沟道层的其余垂直部分)和在外延沟道部分11的(或者在不存在外延沟道部分11的情况下衬底半导体层10的)顶表面上。第二半导体沟道层包括半导体材料，其可以是可用于第一半导体沟道层的任何半导体材料。第一和第二半导体沟道层可以具有第一导电类型(即与衬底半导体层10相同的导电类型)的掺杂或者可以基本上是本征的，即具有不超过1.0×1017/cm3的掺杂剂浓度。在一实施例中，第二半导体沟道层可以包括非晶硅或多晶硅。第二半导体沟道层的厚度可以在2nm到10nm的范围内，尽管也可以采用更小和更大的厚度。
电介质材料可以沉积在由第二半导体沟道层围绕的空腔中，并且随后凹陷在第二绝缘盖层270的顶表面下方。存储器开口中的电介质材料的每个其余部分构成电介质芯62。具有第二导电类型(其与第一导电类型相反)的掺杂的半导体材料可以沉积在电介质芯62上并且在存储器开口中的空腔内沉积以形成漏极区域63。掺杂的半导体材料例如可以是掺杂的多晶硅。可以从第二绝缘层顶盖层270的顶表面之上去除沉积的半导体材料的过多部分，例如通过化学机械平坦化(CMP)或凹部蚀刻以形成漏极区域63。第二半导体沟道层的每个其余部分构成第二半导体沟道602。在存储器开口内的第一半导体沟道601和第二半导体沟道602的组合构成垂直半导体沟道60。
每个存储器堆叠结构55包括存储器膜50和邻近平面半导体材料层10 内的相应水平沟道的垂直半导体沟道60。每个存储器膜50可以包括接触存储器开口的侧壁的阻挡电介质层51、位于阻挡电介质层51的内侧壁上的多个电荷存储区域(体现为在牺牲材料层(142、242)的每一层级处的存储器材料层54的部分)、以及位于多个电荷存储区域内的隧穿电介质层56。
第一层结构(132、142、170、165、171)、第二层结构(232、242、270、 265、271)、层间电介质层180和存储器堆叠结构55共同构成存储器层级组件。存储器层级组件形成在平面半导体材料层10上方，使得平面半导体材料层10包括电连接到存储器堆叠结构55内的垂直半导体沟道60的水平半导体沟道。
可以在存储器层级组件上形成第一接触层级电介质层280。第一接触层级电介质层280形成在接触层级上，各种接触通孔结构随后通过该接触层级形成到漏极区域63和在后续处理步骤中替代牺牲材料层(142、242)的各种导电层。
参照图11A和11B，可以通过存储器层级组件在每个贯穿存储器层级通孔区域400中形成贯穿存储器层级开口769。例如，延伸穿过存储器层级组件的贯穿存储器层级开口769可以形成在第二阶梯区域的区域中。贯穿存储器层级开口769可以例如通过以下方式形成：在第一接触层级电介质层280 上施加光刻胶层767；光刻图案化光刻胶层767以在每个贯穿存储器层级通孔区域400上形成开口并且各向异性地蚀刻位于光刻胶层中的开口之下的第一接触层级电介质层280和存储器层级组件的部分。在一实施例中，每个开口的面积可以包括相应贯穿存储器层级通孔区域400的总面积的主要部分 (即超过50％)。
贯穿存储器层级开口769仅形成在贯穿存储器层级通孔区域400中，并且不形成在字线接触通孔区域200中或存储器阵列区域100中。字线接触通孔区域200或存储器阵列区域100中的区域被掩模层(比如图案化的光刻胶层767)覆盖。
贯穿存储器层级开口769可以延伸穿过整个存储器层级组件、平面半导体材料层10、可选的平面导电材料层6并进入至少一个下层级电介质材料层 760。在一实施例中，每个贯穿存储器层级开口769的底表面可以位于下层级金属互连结构780的最顶表面之上。可替代地，下层级金属互连结构780 的最顶表面可以物理暴露在贯穿存储器层级开口769中。在一实施例中，贯穿存储器层级开口769可以包括延伸穿过存储器层级组件和平面半导体材料层10的基本垂直的侧壁。如本文所用，如果侧壁是垂直的或者从垂直平面偏离小于5度的角度，则侧壁是“基本垂直的”。
参照图12A和12B，例如通过沉积电介质填充材料并且从包括第一接触层级电介质层280的顶表面的水平面上去除多余的电介质填充材料，在每个贯穿存储器层级开口769内形成电介质填充材料部分430。电介质填充材料部分430包括电介质材料，比如未掺杂的硅酸盐玻璃(例如氧化硅)、掺杂的硅酸盐玻璃或旋涂玻璃(SOG)。电介质填充材料可以通过保形沉积处理、非保形沉积处理与回流材料的组合或旋涂处理而沉积。电介质填充材料的多余部分可以通过凹部蚀刻、化学机械平坦化(CMP)或其组合来移除。
参照图13A和13B，随后形成穿过第一接触层级电介质层280和存储器层级组件的后侧接触沟槽79。例如，可以在第一接触层级电介质层280上以光刻方式图案化光刻胶层，以形成沿着第一水平方向hd1延伸的伸长开口。图案化光刻胶层中的开口的子集落在块之间(B0、B1、B2、B3...)的边界上。执行各向异性蚀刻以将图案化的光刻胶层中的图案通过第一接触层级电介质层280和存储器层级组件转移到平面半导体材料层10的顶表面。可随后移除光刻胶层，例如通过灰化。
后侧接触沟槽79沿第一水平方向hd1延伸，并因此沿第一水平方向hd1 伸长。后侧接触沟槽79包括后侧接触沟槽79的第一子集，其延伸通过存储器阵列区域100，邻接字线接触通孔区域200并且邻接贯穿存储器层级通孔区域400。后侧接触沟槽的第一子集79通过存储器层级组件形成，沿着第一水平方向hd1横向延伸，并且将存储器层级组件(其通常包括至少一个交替堆叠(132、142、232、242))横向地分成多个横向间隔开的块(B0、B1、 B2、B3...)。
每个块(B0、B1、B2、B3...)包括在后侧接触沟槽79的第一子集中的相邻成对的后侧接触沟槽79之间的存储器阵列区域的相应部分。每个块 (B0、B1、B2、B3...)可以包括存储器阵列区域100的相应部分、位于存储器阵列区域100的相应部分的一个纵向端部上并且包括字线接触通孔区域 200的阶梯区域、以及位于存储器阵列区域100的相应部分的另一纵向端部上并且包括贯穿存储器层级通孔区域400的另一阶梯区域。在一实施例中，字线接触通孔区域200沿着连续块(B0、B1、B2、B3...)的放置可以在两个相对侧之间交替。在说明性示例中，每个奇数块(B1、B3等)在一侧(比如左侧)上具有相应的字线接触通孔区域200，并且每个偶数块(B2、B4 等)在相对侧(比如右侧)上具有相应的字线接触通孔区域200。类似地，贯穿存储器层级通孔区域400沿着连续块(B0、B1、B2、B3...)的放置可以在两个相对侧之间交替，使得贯穿存储器层级通孔区域400不与字线接触通孔区域200重叠。在说明性示例中，每个偶数块(B0、B2、B4等)在一侧(比如左侧)上具有相应的贯穿存储器层级通孔区域400，并且每个奇数块(B1、B3等)在相对侧(比如右侧)上具有相应的字线接触通孔区域200。
在说明性示例中，多个块可以包括一组三个相邻块(例如B1、B2、B3)，其依次包括沿与第一水平方向hd1垂直的第二水平方向hd2布置的第一块 B1、第二块B2和第三块B3。第一块B1、第二块B2和第三块B3可以分别包括第一阶梯区域(比如图10B中所示的块B1的左侧上的字线接触通孔区域200的区域)、第二阶梯区域(比如图10B中所示的块B2的左侧上的贯穿存储器层级通孔区域400的区域)和第三阶梯区域(其是在块B3的左侧上的字线接触通孔区域200的区域)。如上所述，可以沿着第二水平方向周期性地重复相邻成对的奇数块和偶数块(比如B1和B2)。
可选地，可以在每个块(B0、B1、B2、B3...)内提供后侧接触沟槽79 的第二子集。如果采用，则后侧接触沟槽79的第二子集可以沿着第一水平方向hd1延伸，并且可被定位成将每个块适当地分成多个子块。后侧接触沟槽79可以包括每个存储块内的子块边界。后侧接触沟槽79可以是不连续的，以允许同一字线在相同块中的两个相邻子块之间的连接区域778中延伸。如果采用漏极接触层级浅沟槽隔离结构72，则漏极接触层级浅沟槽隔离结构72可以沿第一水平方向hd1延伸以将第二层交替堆叠(232、242)的上部中的层的子集分隔在每个子块内或每个块内。可以采用各种设计优化将块分成子块或从属单元。
参照图14A-14C，可以将蚀刻剂引入到后侧接触沟槽79中，该蚀刻剂相对于第一和第二绝缘层(132、232)、第一和第二绝缘盖层(142、242) 的材料以及存储器膜50的最外层的材料而选择性地蚀刻第一和第二牺牲材料层(142、242)的材料，例如采用各向同性蚀刻处理。第一后侧凹部143 形成在第一牺牲材料层142从其移除的体积中。第二后侧凹部243形成在第二牺牲材料层242从其移除的体积中。在一实施例中，第一和第二牺牲材料层(142、242)可以包括氮化硅，且第一和第二绝缘层(132、232)的材料可以是氧化硅。在另一实施例中，第一和第二牺牲材料层(142、242)可以包括半导体材料，比如锗或硅锗合金，且第一和第二绝缘层(132、232)的材料可以选自氧化硅和氮化硅。
各向同性蚀刻处理可以是采用湿法蚀刻溶液的湿法蚀刻处理，或者可以是气相(干法)蚀刻处理，其中蚀刻剂以气相被引入后侧接触沟槽79中。例如，如果第一和第二牺牲材料层(142、242)包括氮化硅，则蚀刻处理可以是湿法蚀刻处理，其中示例性结构浸入包括磷酸的湿法蚀刻槽内，该磷酸蚀刻对氧化硅、硅以及本领域中使用的各种其他材料有选择性的氮化硅。在牺牲材料层(142、242)包括半导体材料的情况下，可以采用湿法蚀刻处理(其可以采用比如KOH溶液的湿法蚀刻剂)或干法蚀刻处理(其可以包括气相HCl)。
第一和第二后侧凹部(143、243)中的每一个可以是横向延伸的空腔，其具有的横向尺寸大于空腔的垂直尺寸。换句话说，第一和第二后侧凹部 (143、243)中的每一个的横向尺寸可以大于相应后侧凹部(143、243)的高度。多个第一后侧凹部143可以形成在第一牺牲材料层142的材料从其去除的体积中。多个第二后侧凹部243可以形成在第二牺牲材料层242的材料从其去除的体积中。第一和第二后侧凹部(143、243)中的每一个可以基本上平行于衬底9的顶表面延伸。后侧凹部(143、243)可以由下层绝缘层(132 或232)的顶表面和上层绝缘层(132或232)的底表面垂直地限制。在一实施例中，第一和第二后侧凹部(143、243)中的每一个可具有整个统一的高度。
在一实施例中，在移除第一和第二牺牲材料层(142、242)之后，每个基座沟道部分11的侧壁表面可以物理地暴露在每个最底的第一后侧凹部 143。此外，平面半导体材料层10的顶表面可以物理地暴露在每个后侧接触沟槽79的底部。通过氧化基座沟道部分11的物理暴露的外围部分，环形电介质间隔件116可以围绕每个基座沟道部分11形成。此外，半导体氧化物部分616可以在形成环形电介质间隔件116的同时由平面半导体材料层10 的每个物理暴露的表面部分形成。
参照图15A至15C，后侧阻挡电介质层(未示出)可以可选地沉积在后侧凹部(143、243)和后侧接触沟槽79中以及在第一接触层级电介质层280 上。后侧阻挡电介质层可以沉积在存储器堆叠结构55的外表面的物理暴露部分上。后侧阻挡电介质层包括电介质材料，比如电介质金属氧化物、氧化硅或其组合。如果采用，后侧阻挡电介质层可以通过保形沉积处理比如原子层沉积或化学气相沉积来形成。后侧阻挡电介质层的厚度可以在1nm到 60nm的范围内，但也可以采用更小和更大的厚度。
至少一种导电材料可以沉积在多个后侧凹部(143、243)中，在后侧接触沟槽79的侧壁上以及在第一接触层级电介质层280上方。至少一种导电材料可以包括至少一种金属材料，即包括至少一种金属元素的导电材料。
可以在多个第一后侧凹部143中形成多个第一导电层146，可以在多个第二后侧凹部243中形成多个第二导电层246，并且可以在每个后侧接触沟槽79的侧壁上以及在第一接触层级电介质层280上方形成连续的金属材料层(未示出)。因此，第一和第二牺牲材料层(142、242)可以分别用第一和第二导电材料层(146、246)来代替。具体地，每个第一牺牲材料层142 可以用第一导电层146和后侧阻挡电介质层的可选部分来代替，并且每个第二牺牲材料层242可以用第二导电层246和后侧阻挡电介质层的可选部分来代替。后侧空腔存在于每个后侧接触沟槽79的未被连续金属材料层46L填充的部分中。
可以通过保形沉积方法来沉积金属材料，该方法例如可以是化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂的半导体材料、导电金属-半导体合金比如金属硅化物、它们的合金、以及它们的组合或堆叠。可以沉积在后侧凹部 (143、243)中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一实施例中，金属材料可以包括比如钨和/或金属氮化物的金属。在一实施例中，用于填充后侧凹部(143、243)的金属材料可以是氮化钛层和钨填充材料的组合。在一实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。
可以从后侧接触沟槽79内去除残留导电材料。具体地，连续金属材料层的沉积金属材料可以从每个后侧接触沟槽79的侧壁以及从第一接触层级电介质层280上方蚀刻回来，例如通过各向异性或各向同性蚀刻。第一后侧凹部143中的沉积金属材料的每个其余部分构成第一导电层146。第二后侧凹部243中的沉积金属材料的每个其余部分构成第二导电层246。每个导电层(146、246)可以是导电线结构。
位于漏极选择层级浅沟槽隔离结构72的层级处的第二导电层246的子集构成漏极选择栅电极。位于环形电介质间隔件116的每一层级的第一导电层146的子集构成源极选择栅电极。位于漏极选择栅电极和源极选择栅电极之间的导电层(146、246)的子集可以用作位于相同层级的控制栅和字线的组合。每个导电层(146、246)内的控制栅电极是用于包括存储器堆叠结构 55的垂直存储器器件的控制栅电极。
每个存储器堆叠结构55包括位于导电层(146、246)的每一层级处的存储器元件的垂直堆叠。导电层(146、246)的子集可以包括用于存储器元件的字线。下层外围器件区域700中的半导体器件可以包括字线开关器件，其配置为控制对相应字线的偏置电压。存储器层级组件位于半导体衬底9之上。存储器层级组件包括至少一个交替堆叠(132、146、232、246)和垂直延伸穿过至少一个交替堆叠(132、146、232、246)的存储器堆叠结构55。至少一个交替堆叠(132、146、232、246)中的每一个包括相应绝缘层(132 或232)和相应导电层(146或246)的交替层。至少一个交替堆叠(132、146、232、246)包括阶梯区域，其包括其中每个下层导电层(146、246) 沿着第一水平方向hd1延伸得比存储器层级组件中的任何上层导电层(146、 146)更远的阶梯。
与平面半导体材料层10的第一导电类型相反的第二导电类型的掺杂物可被注入到衬底半导体层10的表面部分中，以在每个后侧接触沟槽79的底表面下方形成源极区域61。例如通过沉积共形绝缘材料(比如氧化硅)和随后的各向异性蚀刻，可以在每个后侧接触沟槽79的外围形成包括电介质材料的绝缘间隔件74。由于在去除沉积的共形绝缘材料的水平部分的垂直部分的各向异性蚀刻期间的并行蚀刻，第一接触层级电介质层280可以变薄。
共形绝缘材料层可以沉积在后侧接触沟槽79中，并且可被各向异性蚀刻以形成绝缘间隔件74。绝缘间隔件74包括绝缘材料，比如氧化硅、氮化硅和/或电介质金属氧化物。沿着第一水平方向hd1横向延伸的空腔存在于每个绝缘间隔件74内。
可以在每个后侧接触沟槽79的其余体积中形成后侧接触通孔结构，例如通过沉积至少一种导电材料并通过平坦化处理比如化学机械平坦化或凹部蚀刻从包括第一接触层级电介质层280的顶表面的水平面上方移除沉积的至少一种导电材料的多余部分。后侧接触通孔结构在所有横向方向上电绝缘，并且沿着第一水平方向hd1横向伸长。因此，后侧接触通孔结构在本文中被称为横向伸长的接触通孔结构76。如本文所用，如果结构沿第一水平方向的最大横向尺寸大于该结构沿垂直于第一水平方向的第二水平方向的最大横向尺寸至少5倍，则该结构是“横向伸长的”。
可选地，每个横向伸长的接触通孔结构76可以包括多个后侧接触通孔部分，比如下后侧接触通孔部分和上后侧接触通孔部分。在说明性示例中，下后侧接触通孔部分可以包括掺杂的半导体材料(比如掺杂的多晶硅)，并且可以通过沉积掺杂的半导体材料层以填充后侧接触沟槽79和将沉积的掺杂的半导体材料从后侧接触沟槽79的上部移除而形成。上后侧接触通孔部分可以包括至少一种金属材料(比如TiN衬垫和W填充材料的组合)，并且可以通过沉积至少一种金属材料在下后侧接触通孔部分之上和从包括第一接触层级电介质层280的顶表面的水平面之上去除至少一种金属材料的多余部分而形成。第一接触层级电介质层280可以在可采用化学机械平坦化 (CMP)、凹部蚀刻或其组合的平坦化处理的后期部分期间被减薄和去除。每个横向细长的接触通孔结构76可以形成穿过存储器层级组件并且位于相应的源极区域61上。每个横向伸长的接触通孔结构76的顶表面可以位于包括存储器堆叠结构55的顶表面的水平面上方。
多个横向伸长的接触通孔结构76沿着第一水平方向hd1横向延伸并且将至少一个交替堆叠(132、146、232、246)横向地分成多个横向间隔开的块(B0、B1、B2、B3...)，其中多个块包括一组三个相邻块，其依次包括沿着垂直于第一水平方向hd1的第二水平方向hd2布置的第一块B1、第二块 b2和第三块B3，并且分别包括第一阶梯区域(比如图13B中所示的字线接触通孔区域200)、第二阶梯区域(比如图13B中所示的贯穿存储器层级通孔区域400)、以及第三阶梯区域(其可以位于图13B的区域外部的第三块 B3中的贯穿存储器层级通孔区域400下方)。
参照图16A-16C，可以可选地在第一接触层级电介质层280上形成第二接触层级电介质层282。第二接触层级电介质层282包括电介质材料，比如氧化硅或氮化硅。第二接触层级电介质层282的厚度可以在从30nm到300nm 的范围内，尽管也可以采用更小和更大的厚度。
各种接触通孔结构可以形成为穿过存储器层级组件中的存储器器件的各个节点上以及下层级金属互连结构780上的接触层级电介质层(280、282)、电介质填充材料部分430和下层电介质材料。具体地，贯穿存储器层级通孔结构488可以形成为穿过电介质填充材料部分430并且可选地穿过接触层级电介质层(280、282)以电接触(即电耦合到)下层级金属互连结构780。字线接触通孔结构86可以形成穿过区域200中的接触层级电介质层(280、 282)和第二层后向阶梯电介质材料部分265。
接触第二导电层246的字线接触通孔结构86的子集延伸穿过区域200 中的第二层后向阶梯电介质材料部分265，并且不延伸穿过第一层后向阶梯电介质材料部分165。接触第一导电层146的字线接触通孔结构86的另一子集延伸穿过第二层后向阶梯电介质材料部分265并穿过区域200中的第一层后向阶梯电介质材料部分165。
与漏极区域63接触的漏极接触通孔结构88可延伸穿过器件区域100中的接触层级电介质层(280、282)和第二绝缘盖层270。源极连接通孔结构 91可延伸穿过接触层级电介质层(280、282)，以提供与区域100、200和/ 或400中的横向伸长的接触通孔结构76的电连接。
每个通孔结构(488、86、88、91)可以采用相应的一组图案化处理和填充处理来形成。可替代地，可以采用通用一组图案化处理和填充处理来形成两种或更多种类型的通孔结构(488、86、88、91)，前提是其中的各向异性蚀刻处理可以控制在每个目标高度层级下的空腔的垂直程度用于同时形成的每个类型的空腔。
在一实施例中，字线接触通孔结构86可以形成为穿过第一阶梯区域(比如图16B中的所示的字线接触通孔区域200)和第三阶梯区域(图16B的所示区域下方的字线接触通孔区域200的另一实例)上的至少一个后向阶梯电介质材料部分(165、265)并且直接位于第一和第三块(B1、B3)中(例如在奇数块中)的导电层(146、246)的相应部分上，而不在第二阶梯区域上(比如图16B中所示的贯穿存储器层级通孔区域400)(例如在偶数块中) 形成任何接触通孔结构。
每个贯穿存储器层级通孔结构488都可以形成为穿过电介质填充材料部分430(例如在偶数块中)。贯穿存储器层级通孔结构488可以通过图案化电介质填充材料部分430和将导电材料(例如TiN、WN、W、Al、Ti、Cu等) 沉积到部分430中的开口中而与其他通孔结构(86、88、91)分开形成，以形成贯穿存储器层级通孔结构488。可替代地，贯穿存储器层级通孔结构488 可以在与一个或多个其他通孔结构(86、88、91)和/或后侧接触通孔结构 76的相同的图案化和沉积步骤期间形成。
虽然以上描述了奇数和偶数块，但应该注意，区域400和200不必在区域100的一侧上顺序交替。例如，一组两个相邻区域200可被一个区域400 或在区域100的给定侧(例如左侧或右侧)上的一组相邻的两个区域400分开。在器件区域100的一侧(例如左侧)上，可以在去除这些偶数阶梯区域比如第二阶梯区域之后，在偶数阶梯区域的区域中的区域400中形成贯穿存储器层级通孔结构488的子集，而比如第一和第三阶梯区域的奇数阶梯区域保持完好。如本文所用，如果对区域或结构没有结构上的实质性改变，则区域或结构“保持完好”。每个贯穿存储器层级通孔结构488至少从包括存储器层级组件的最顶表面的第一水平面垂直延伸到包括存储器层级组件的最底表面的第二水平面。
相反，如图17E所示，在区域100的相对侧(例如右侧)上，可以在去除这些奇数阶梯区域比如第一阶梯区域之后，在奇数阶梯区域的区域中的区域400中形成贯穿存储器层级通孔结构的子集，而比如第二阶梯区域的偶数阶梯区域保持完好。
因此，如图2至7所示，沉积多个交替的相应牺牲层(142、242)和绝缘层(132、232)以形成至少一个交替堆叠。然后形成多个后侧沟槽79，其沿第一水平方向hd1横向延伸穿过至少一个交替堆叠，如图13A-13B所示。从通过多个后侧沟槽79的至少一个交替堆叠中选择性地去除牺牲层(142、 242)，以在绝缘层(132、232)之间形成多个后侧凹部(143、243)，如图 14A-14C所示。
多个导电层(146、246)形成在通过多个后侧沟槽的后侧凹部中，绝缘间隔件74形成在多个后侧沟槽79中，并且多个横向伸长的接触通孔结构76 形成在绝缘间隔件74上方的多个后侧沟槽79中，如图15A-15C所示。
将多个导电层形成在通过多个后侧沟槽的后侧凹部中的步骤发生在去除第二阶梯区域并形成电介质填充材料部分430的步骤之后，如图11A-12B 所示。去除第二阶梯区域的步骤包括去除第二阶梯区域中的绝缘层和牺牲层以形成贯穿存储器层级开口769。导电层46不形成在位于贯穿存储器层级开口769中的电介质填充材料部分430中。
参照图17A-17F，可以在接触层级电介质层(280、282)上形成线层级电介质层110。可以在线层级电介质层110中形成各种金属互连结构(108、 103、101)。金属互连结构(108、103、101)可以包括上层级金属互连结构 108，其电耦合到(例如形成在其上或与其物理接触)相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构488、沿第二水平方向hd2延伸且垂直于第一水平方向hd1的位线103、以及源极连接线结构101，其接触源极连接通孔结构91以提供用于通过横向伸长的接触通孔结构76来偏置源极区 61的导电路径。漏极侧选择栅电极接触通孔结构87位于邻近器件区域100 的区域200中。在区域200中的相邻后侧接触沟槽79之间的每个子块中可以存在两个或更多个阶梯，暴露两个或更多个与相邻器件层级垂直分离的字线。在这种情况下，在相同的子块中彼此平行地定位有两个或更多个字线接触通孔结构86(例如如图17E和17F所示的两个结构86)以接触相应的垂直分离的字线。
在图17B和17D中示出了用于上层级金属互连结构108的示例性布局。图17D是俯视图，图17B是水平横截面图，其中以虚线示出了上层级金属互连结构108和位线103的形状。上层级金属互连结构108可以延伸跨过相邻的块，即跨过相应的横向伸长的接触通孔结构76。例如，一些上层级金属互连结构108可以延伸穿过第二块以及第一和第三块之一。图17E和17F示出了上层级金属互连结构的另一示例性布局。在该实施例中，一些上层级金属互连结构108通过位于区域400中的贯穿存储器层级通孔结构488电耦合到下层级金属互连结构780，并且通过区域200中的字线接触通孔结构86 电耦合到字线46。其他上层级金属互连结构208通过区域200中的字线接触通孔结构86电耦合到字线46，但不通过位于区域400中的贯穿存储器层级通孔结构488电耦合到下层级金属互连结构780。这些上层级金属互连结构208可以在除了区域400以外的位置处电耦合到驱动器电路器件。位线103 形成在存储器层级组件上，并且通过漏极接触通孔结构88电耦合到存储器堆叠结构55的节点(例如漏极区域63)。如本文所用，如果在第一元件和第二元件之间存在电短路(即欧姆接触)、电子隧穿通信或电阻(即肖特基) 接触中的任何一种，则第一元件电耦合到第二元件。在这种情况下，上层级金属互连结构108可以通过字线接触通孔结构86电短路到相应字线，如实施为导电层46。
第一示例性结构包括位于半导体衬底9之上并包括至少一个交替堆叠 (132、146、232、246)和存储器堆叠结构55的存储器层级组件，存储器堆叠结构55垂直延伸穿过至少一个交替堆叠(132、146、232、246)。至少一个交替堆叠(132、146、232、246)中的每一个包括相应绝缘层(132或 232)和相应导电层(146或246)的交替层。多个横向伸长的接触通孔结构76垂直延伸穿过存储器层级组件，沿着第一水平方向hd1横向延伸，并且将至少一个交替堆叠(132、146、232、246)横向地分成多个横向间隔开的块 (B0、B1、B2、B3...)。多个块(B0、B1、B2、B3...)包括一组至少三个相邻块，其依次包括沿着垂直于第一水平方向hd1的第二水平方向hd2布置的第一块B1、第二块B2和第三块B3。贯穿存储器层级通孔区域400位于第二块B2的纵向端部上并且在第一块B1的阶梯区域和第三块B3的阶梯区域之间。
第一和第三块(B1、B3)的每个阶梯区域包括其中每个下层导电层(146 或246)沿着第一水平方向hd1比存储器层级组件中的任何上层导电层(146 或246)更远地延伸的阶梯。贯穿存储器层级通孔区域400包括贯穿存储器层级通孔结构488，其至少从包括存储器层级组件的最顶表面的第一水平面垂直延伸到包括存储器层级组件的最底表面的第二水平面。
至少一个下层级电介质层760覆盖半导体衬底9。平面半导体材料层10 覆盖至少一个下层级电介质层760，并且包括电连接到存储器堆叠结构55 内的垂直半导体沟道60的水平半导体沟道58。半导体器件710(例如字线驱动器电路的CMOS晶体管)可以位于半导体衬底9上。下层级金属互连结构780可以电短路到半导体器件710的节点(例如源极、漏极和漏极/或栅电极)并且嵌入覆盖平面半导体材料层10的至少一个下层级电介质层760 中。贯穿存储器层级通孔结构488接触下层级金属互连结构780。
上层级金属互连结构108覆盖存储器层级组件，并且嵌入在至少一个上层级电介质层110中。上层级金属互连结构108的至少一部分分别通过位于区域400中的相应贯穿存储器层级通孔结构488电耦合到相应的下层级金属互连结构780，并且通过区域200中的相应字线接触通孔结构86电耦合到相应字线46。位线103也覆盖存储器层级组件并且电耦合到存储器堆叠结构55的节点(通过漏极区域63)，并且嵌入在至少一个上层级电介质层110中。每个存储器堆叠结构55包括位于每个层级导电层(146、246)的存储器元件的垂直堆叠。导电层(146、246)包括用于存储器元件的字线。在一实施例中，半导体器件可以包括字线开关器件，其配置为控制对相应字线的偏置电压。
在一实施例中，每个贯穿存储器层级通孔结构488可以接触相应的下层下层级金属互连结构780。在一实施例中，半导体衬底9上的半导体器件710 的子集可以位于平面半导体材料层10的区域下方，即与上层平面半导体材料层10具有面积重叠。
在一实施例中，电介质填充材料部分430可以位于贯穿存储器层级通孔区域400内。电介质填充材料部分430可以横向地环绕贯穿存储器层级通孔结构488，并且可以至少从包括存储器层级组件的最顶表面的第一水平面垂直延伸到位于存储器层级组件的最底表面下方的第二水平面。
平面半导体材料层10位于存储器层级组件下方，并且可包括电连接到存储器堆叠结构55内的垂直半导体沟道60的水平半导体沟道58。第二水平面位于平面半导体材料层的底表面下方。在一实施例中，电介质填充材料部分430可以包括延伸穿过存储器层级组件和平面半导体材料层10的基本垂直的侧壁。
在一实施例中，多个横向伸长的接触通孔结构76可以垂直延伸穿过存储器层级组件，沿着第一水平方向hd1横向延伸，并且将存储器层级组件横向地分成多个横向间隔开的块(B0、B1、B2、B3...)。多个块例如可以包括一组三个相邻块，其依次包括沿着垂直于第一水平方向hd1的第二水平方向 hd2布置的第一块B1、第二块B2和第三块B3。电介质填充材料部分430 可以位于第二块B2的纵向端部上并且位于第一块B1的阶梯区域和第三块B3的阶梯区域之间。第一和第三块(B1、B3)的每个阶梯区域包括其中每个下层导电层(146或246)沿着第一水平方向hd1比存储器层级组件内的任何上层导电层(146或246)更远地延伸的阶梯。
每个存储器堆叠结构55可以包括存储器膜50和垂直半导体沟道60，垂直半导体沟道60邻接存储器层级组件下面的平面半导体材料层10内的相应水平沟道58。字线接触通孔结构86可以延伸穿过覆盖区域200中的第一和第三块(B1、B3)的阶梯区域的后向阶梯电介质材料部分(265、165)，并且可以接触第一和第三块(B1、B3)中的导电层(146、246)的相应部分。上层级金属互连结构108可以使相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构488电短路，可以覆盖存储器层级组件，并且可以跨越区域400中的第二块B2和区域200中的第一和第三块(B1、B3)中的一个。
参照图18，示出了根据本公开第二实施例的第二示例性结构。具体地，在该第二实施例中，用于第二示例性结构的半导体器件的字线开关器件710 位于区域400中而不是像第一实施例那样在区域100下。否则，在第二实施例中可以使用上面关于第一实施例描述的步骤和结构。通过改变半导体器件和下层级金属互连结构780的图案，可以从图1A和1B的第一示例性结构导出第二示例性结构。
在说明性示例中，字线开关器件710可以是CMOS配置中的场效应晶体管，其形成在贯穿存储器层级通孔区域400中。可选地，字线开关器件的子集可以形成在贯穿存储器层级通孔区域400的区域之外，比如存储器阵列区域100的区域下方或字线接触通孔区域200的区域下方的部分。字线开关器件的有源区域730(图1A所示的源极区域742和漏极区域744)可被浅沟槽隔离结构720横向围绕。
下层级金属互连结构780可嵌入至少一个下层级电介质层760中，并且可电短路到位于半导体衬底9之上或上方的字线开关器件的节点。下层级金属互连结构780可以配置为使得下层级最顶金属结构788为随后在贯穿存储器层级通孔区400的每个区域内形成的贯穿存储器层级通孔结构提供合适的接合垫。
参照图19A-19B，执行图2至图17A-17D的处理步骤，以形成平面半导体材料层10、存储器层级组件、各种接触通孔结构(88、86、91、488)、线层级电介质层110和金属互连结构(108、101)以及嵌入线层级电介质层110 中的位线103。
在一实施例中，字线开关器件的场效应晶体管可以如图19B所示以 CMOS配置配对以共享公共电源节点，其可以是连接到电源金属互连结构 7802的源极区域或漏极区域730。栅极结构750可以跨越场效应晶体管的沟道区域。开关输出节点金属互连结构可以连接到每个场效应晶体管的输出节点，其可以是相应场效应晶体管的漏极区域或源极区域。电源金属互连结构 7802和开关输出节点金属互连结构是下层级金属互连结构780的子集。字线开关器件可以布置为沿着第二水平方向hd2以两个相邻块的宽度(比如第一块B1和第二块B2的组合的宽度)的周期性重复的周期性阵列。
具体地，如图19A所示，平面半导体材料层10可以形成在至少一个下层级电介质层760之上。存储器层级组件可以形成在平面半导体材料层10 之上，并且平面半导体材料层10可以包括水平半导体沟道58，其电连接到存储器堆叠结构55内的垂直半导体沟道60。存储器层级组件可形成在半导体衬底9和平面半导体层10之上。存储器层级组件包括至少一个交替堆叠 (132、146、232、246)和垂直延伸穿过至少一个交替堆叠(132、146、232、 246)的存储器堆叠结构55。至少一个交替堆叠(132、146、232、246)中的每一个包括相应绝缘层(132或232)和相应导电层(146或246)的交替层。每个存储器堆叠结构55包括位于导电层(146、246)的每一层级的存储器元件的垂直堆叠。导电层(146、246)包括用于存储器元件的字线。
至少一个交替堆叠(132、146、232、246)包括阶梯区域，其包括其中每个下层导电层(146、246)沿着第一水平方向比存储器层级组件中的任何上层导电层(146、146)更远地延伸的阶梯。可以在至少一个交替堆叠(132、 146、232、246)上的阶梯区域上形成至少一个后向阶梯电介质材料部分(165、 265)。
多个横向伸长的接触通孔结构76形成通过存储器层级组件。多个横向伸长的接触通孔结构76沿着第一水平方向hd1横向延伸并且将至少一个交替堆叠(132、146、232、246)横向分成多个横向间隔开的块(B1、B2、 B3、B4...)。多个块(B1、B2、B3、B4...)包括一组三个相邻块，其依次包括沿着垂直于第一水平方向hd1的第二水平方向hd2布置的第一块B1、第二块B2、第三块B3和第四块B4，并且分别包括第一阶梯区域(比如包含第三和第四块B3和B4的其余阶梯的字线接触通孔区域200)和第二阶梯区域(阶梯从其被去除，比如第一和第二块B1和B2的贯穿存储器层级通孔区域400)以及第三阶梯区域(比如包含附加块比如B0(为了清楚起见未示出)的其余第三阶梯的字线接触通孔区域200)。
延伸通过存储器层级组件的贯穿存储器层级开口769可以形成在移除的阶梯区域比如第二阶梯区域的区域中。贯穿存储器层级开口769可以延伸到至少一个下层级电介质材料层760中。贯穿存储器层级开口769可以包括延伸穿过存储器层级组件和平面半导体材料层10的基本上垂直的侧壁。电介质填充材料部分430可以形成在贯穿存储器层级开口769中。然后这些步骤之后是形成后侧沟槽79，用导电层(146、246)代替牺牲材料层(142、242)并且在后侧沟槽79中形成绝缘间隔件74和接触通孔结构(例如源电极或局部互连)76，如上所述。
字线接触通孔结构86可以形成在其余阶梯区域比如第一和第三阶梯区域中的导电层(146、246)的部分之上或上方，而不同时在移除的阶梯区域比如第二阶梯区域上方形成任何接触通孔结构。字线接触通孔结构86可以在其余的阶梯区域比如第一和第三阶梯区域上方形成通过至少一个后向阶梯电介质材料部分(165、265)并且直接在第一和第三块(B1、B3)中的导电层(146、246)的相应部分上，而不同时在移除的阶梯区域比如第二阶梯区域B2上方形成任何接触通孔结构。
如在先前实施例中所述，每个贯穿存储器层级通孔结构488可以形成通过电介质填充材料部分430。每个贯穿存储器层级通孔结构488至少从包括存储器层级组件的最顶表面的第一水平面垂直延伸到包括存储器层级组件的最底表面的第二水平面。
字线开关器件的节点可以电连接到在采用形成在移除的阶梯区域比如第二个阶梯区域的区域中的贯穿存储器层级通孔结构488的其余阶梯区域比如第一和第三阶梯区域中的导电层(146、246)的部分。例如，上层级金属互连结构108可以形成在贯穿存储器层级通孔结构488上并且在存储器层级组件上方以及在字线接触通孔结构86上。例如，上层级金属互连结构108 可以形成形成在存储器层级组件上方的相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构488上。至少一个上层级金属互连结构108可以延伸跨过第二块B2和第三块B3。在一实施例中，每个上层级金属互连结构 108可以跨越位于第一块B1和第三块B3之间的相应横向伸长的接触通孔结构76。
参照图20，示出了第二示例性结构的变型，其可以通过在与字线开关器件、至少一个下层级电介质层760和下层级金属互连结构780相同的层级形成可选的电介质垫层52和第一层交替堆叠(132、142)的子集而从图18的第二示例性结构导出。例如，字线开关器件和下层级金属互连结构780可以形成在贯穿存储器层级通孔区域400中并且在存储器阵列区域100的区域之外。
在一实施例中，电介质垫层52和第一层交替堆叠(132、142)的子集可以形成在衬底9上。随后，第一层交替堆叠(132、142)的子集的部分可以从存储器阵列区域100的外部移除，并且具有第一层交替堆叠(132、142) 的子集的阶梯的阶梯区域可以形成在存储器阵列区域100的邻接贯穿存储器堆叠通孔区域400或字线接触通孔区域200的外围部分。下层级后向电介质材料部分765可以形成在每个阶梯区域上方并且在区域700中被去除。然后，半导体器件710、至少一个下层级电介质层760和下层级金属互连结构780 形成在区域700中的衬底9上。下层级后向电介质材料部分765可以具有基本上在与第一层交替堆叠的沉积子集的顶表面和至少一个下层级电介质层 760的顶表面相同层级的顶表面。
参照图21，第一层交替堆叠(132、142)的互补子集可以形成在第一层交替堆叠(132、142)的沉积子集上方。可以执行图3、图4A和4B、图5A 和5B以及图6的处理步骤以形成第一层结构。参照图22，可以执行图7的处理步骤至图10A和10B的处理步骤，以形成第二层结构。在该实施例中，水平沟道位于存储器层级组件下面的衬底9内，因为在该实施例中可以省略层10。可替代地，层10直接形成在区域10外部的衬底9 上。
参照图23，可以执行图11A和11B的处理步骤至图17A-17D的处理步骤，以将字线开关器件的节点电连接到在采用形成在移除的阶梯区域比如第二个阶梯区域的区域中的贯穿存储器层级通孔结构488的其余阶梯区域比如第一和第三阶梯区域中的导电层(146、246)的部分。
参照图24A和24B，根据本公开第三实施例的第三示例性结构包括深沟沟槽，其将绝缘层和牺牲绝缘材料层的交替堆叠的第一部分与其中牺牲绝缘材料层被导电字线层取代的绝缘堆叠的交替堆叠的第二部分分开。通过执行直至形成第一层交替堆叠的处理步骤，可以从第一示例性结构、第二示例性结构或其变型中导出第三示例性结构。如在第一和第二实施例中一样，下层级金属互连结构780可以与半导体器件的节点电短路，并且可以嵌入在半导体衬底9上形成的至少一个下层级电介质层760中。可以可选地改变第一层支撑柱结构171的图案的布局，以可选地从每个贯穿存储器堆叠通孔区域 400的中心部分移除第一层支撑柱结构171。可以执行图5A、5B和6的处理步骤，变型成用于形成第一层存储器开口149的图案。可选的平面导电材料层6和平面半导体材料层10可被图案化以形成延伸穿过这些层至下层绝缘层760的开口151。开口151位于区域400下方，并且可以填充有另一绝缘材料层(例如氧化硅或掺杂的硅酸盐玻璃)760。
具体地，与形成第一层存储器开口149同时，可以在每个贯穿存储器堆叠通孔区域400中形成第一层深沟沟槽。例如，可以在形成第一绝缘盖层170 或层间电介质层180之后施加光刻胶层，并且可被光刻图案化以形成图案化的光刻胶层，其包括存储器开口的图案和要形成通过第一层交替堆叠(132、 142)的第一层深沟沟槽的图案。各向异性蚀刻被执行通过第一层交替堆叠 (132、142)，以形成第一层存储器开口149和第一层深沟沟槽。
牺牲存储器开口填充部分131可以形成在第一层存储器开口149中，并且牺牲深沟沟槽填充部分141可以形成在第一层深沟沟槽中。例如，牺牲填充材料层沉积在第一层存储器开口149和第一层深沟沟槽中，并且牺牲填充材料层的多余部分可以从层间堆叠电介质层180的顶表面上方被去除。牺牲填充材料可以包括与第一和第二实施例中相同的材料。
第一层存储器开口149中的牺牲材料的每个其余部分构成牺牲存储器开口填充部分131。第一层深沟沟槽中的牺牲材料的每个其余部分构成牺牲深沟沟槽填充部分141。牺牲存储器开口填充部分131和牺牲深沟沟槽填充部分141的顶表面可以与第一绝缘盖层170的顶表面共面。牺牲存储器开口填充部分131可以或可以不包括其中的空腔。
参照图25A和25B，可以执行图7、8A、8B、9A和9B的处理步骤，对用于形成第二层开口的图案进行变型。具体地，第一层深沟沟槽的图案可以添加到第二层存储器开口的图案。在将光刻胶层中的图案转移通过第二层交替堆叠(232、242)的各向异性蚀刻处理之后，在第一层深沟沟槽上方形成第二层深沟沟槽。第二层深沟沟槽的图案可以与第一层深沟沟槽的图案相同。然后通过选择性蚀刻或灰化(如果部分131和141包含碳基材料)去除牺牲存储器开口填充部分131和牺牲深沟沟槽填充部分141。第一层深沟沟槽和第二层深沟沟槽的每个堆叠构成深沟沟槽449。延伸穿过至少一个交替堆叠(132、142、232、242)的存储器开口49可以与形成深沟沟槽449同时形成。
在一实施例中，每个深沟沟槽449可以具有U形水平横截面形状，使得 U形的两个开放端部包括垂直侧壁，其由至少一个后向阶梯电介质材料部分 (165、265)的表面组成。在这种情况下，每个深沟沟槽449的两侧可以沿着平行于后侧接触沟槽79的纵向方向的第一水平方向hd1延伸，可以通过深沟沟槽449的连接部分而彼此邻接。两侧在深沟沟槽449的近侧平行于第二纵向方向hd2延伸，并且可以沿着第一水平方向延伸超过在深沟沟槽449的远侧的第一层交替堆叠(132、142)的最底层的区域。如本文所用，深沟沟槽449的“近”侧是指靠近存储器阵列区域100的一侧，且深沟沟槽449的“远”侧是指远离存储器阵列区域100的一侧。
在另一实施例中，每个深沟沟槽449可以具有闭合形状(例如多边形、圆形、椭圆形、不规则形状等)，使得存储器层级组件的区域位于每个深沟沟槽449内部，并且存储器层级组件的互补区域位于每个深沟沟槽449的外部。在这种情况下，深沟沟槽449将深沟沟槽449的内部与深沟沟槽449的外部分开，其中闭合形状对应于深沟沟槽449的区域。如本文所用，闭合形状是具有闭合外周边以及闭合外周边内的由闭合内周边限定的开口的形状。深沟沟槽449中的开口位于层10中的开口151上方，并且可以具有与开口 151相同或相似的形状和/或尺寸。
深沟沟槽449限定相应的贯穿存储器层级通孔区域400的区域，并延伸穿过至少一个交替堆叠(132、142、232、242)。至少一个交替堆叠(132、 142、232、242)的一部分存在于贯穿存储器层级通孔区域400内。具体地，包括绝缘牺牲材料层(142、242)的至少一个交替堆叠(132、142、232、 242)的一部分在深沟沟槽449具有闭合形状的情况下可以横向包围在深沟沟槽449的一组内侧壁内，或者在深沟沟槽449为U形的情况下在深沟沟槽 449的该组内侧壁和包含连接位于深沟沟槽449的远端处的深沟沟槽449的一对垂直边缘的平面的垂直表面的组合内。
参照图26A和26B，可以执行图10A和10B的处理步骤的子集，以形成可选的基座沟道部分11和存储器堆叠结构55。漏极区域63可以形成在每个垂直半导体沟道60的顶部上。
在一实施例中，深沟沟槽449的所有表面可以是电介质表面。使用选择性半导体沉积处理来形成基座沟道部分11，使得基座沟道部分11仅在每个存储器开口49的底部从平面半导体材料层10的物理暴露的半导体表面上生长，而没有半导体材料沉积在深沟沟槽449中。
在形成存储器堆叠结构55的同时，在每个深沟沟槽449内形成伪存储器堆叠结构155。例如，通过沉积并各向异性地蚀刻包括至少一个电介质材料层(51、54、56)的堆叠层，可以在每个深沟沟槽449中形成绝缘衬垫50 的同时在每个存储器开口49内形成存储器膜50。随后，可以在存储器膜50 和绝缘衬垫50上沉积共形半导体材料层，并且通过采用平面化过程，可以从至少一个交替堆叠(132、142、232、242)上方去除共形半导体材料层的部分。共形半导体材料层的每个其余部分构成垂直半导体沟道60，其可以是垂直场效应晶体管的有源沟道(如果存在于存储器堆叠结构55内)或半导体填充材料部分60(如果存在于深沟沟槽449内的伪存储器堆叠结构155 内)。
每个伪存储器堆叠结构155可以具有与存储器堆叠结构55相同的一组元件。在深沟沟槽449中形成并且具有与存储器膜50相同的材料堆叠的一组绝缘膜在本文中被称为绝缘衬垫50。伪漏极区域463可以形成在每个伪存储器堆叠结构155的顶部上。伪存储器堆叠结构155可以与所有下层元件和横向环绕的元件电隔离。例如，每个伪存储器堆叠结构155可以接触至少一个下层级电介质层760(比如填充开口151的至少一个下层级互连电介质层768)的顶表面以及至少一个交替堆叠(132、142、232、242)、层间电介质层180、第一绝缘盖层170和第二绝缘盖层270的侧壁。
伪存储器堆叠结构155和伪漏极区域463的每个组合构成填充相应深沟沟槽449的绝缘深沟沟槽结构(155、463)。每个贯穿存储器层级通孔区域 400的区域包括由相应绝缘深沟沟槽结构(155、463)的封闭的内周边限定的区域。
参照图27A和27B，可以执行图13A和13B的处理步骤的互补子集，以形成第一接触层级电介质层280和后侧接触沟槽79。
参照图28A和28B，可以执行图14B、14C、15B和15C的处理步骤，以用导电层(246、246)替代牺牲材料层(142、242)。在一实施例中，牺牲材料层(142、242)可以包括电介质间隔件层，即垂直隔开绝缘层(132、 232)的电介质材料层。绝缘深沟沟槽结构(155、463)或单独或与后向阶梯电介质材料部分(165、265)组合地阻止蚀刻剂横向传播到由绝缘深沟沟槽结构(155、463)横向包围的区域中，使得在由深沟沟槽结构(155、463) 围绕的区域400内不形成后侧凹部(143、243)。位于深沟沟槽结构之外(即贯穿存储器层级通孔区域400之外)的电介质间隔件层(即牺牲材料层(142、 242))的部分被导电层(146、246)替换，同时每个深沟沟槽449中的至少一个交替堆叠(132、142、232、242)的部分保持完好。导电层(146、246)构成用于存储器堆叠结构55的字线，其形成在深沟沟槽结构之外(即区域 400之外)，但是不形成在深沟沟槽结构内部(即区域400内部)。
随后，在每个后侧接触沟槽79内沉积并各向异性蚀刻共形绝缘材料层以形成绝缘间隔件74。横向延伸的接触通孔结构76在每个后侧接触沟槽79 内。沿着第一水平方向hd1延伸的多个横向伸长的接触通孔结构76将存储器层级组件横向分成多个横向间隔开的块(B1、B2、B3...)。多个块(B1、 B2、B3...)可以包括一组三个相邻块，其依次包括沿着垂直于第一水平方向 hd1的第二水平方向hd2布置的第一块B1、第二块B2和第三块B3。
在深沟沟槽449为U形的情况下，后向阶梯电介质材料部分(265或165) 的其余部分可以在第一阶梯区域中的导电层(146、246)的部分(比如图28B 中的第一块B1中的示出的字线接触通孔区域200)和第二阶梯区域中的电介质间隔件层(即牺牲材料层(142、242))的其余部分(比如图28B中的第二块B2中的贯穿存储器层级通孔区域400)上连续延伸。
参照图29A-29C，贯穿存储器层级通孔结构488可以形成在每个贯穿存储器层级通孔区域400中。例如，可以形成通孔空腔，其延伸穿过第一接触层间电介质层280、第二绝缘层232和第二牺牲层242的第二层交替堆叠的其余部分、第一绝缘层132和第一牺牲层142的第一层交替堆叠的其余部分以及至少一个下层级电介质层760的上部分。一般而言，贯穿存储器层级通孔结构488可以从包括至少一个交替堆叠(132、142、232、242)的其余部分的最顶表面和至少一个交替堆叠(132、142、232、242)的最底表面的第一水平面垂直延伸。采用与图16A-16C的处理步骤相同的处理步骤可以形成各种附加的通孔结构(86、87、88)。因为区域400中的交替堆叠材料是电绝缘的，所以延伸穿过区域400中的交替堆叠的绝缘层的贯穿存储器层级通孔结构488彼此不短路或不与区域400之外的堆叠中的所有字线400短路。
参照图30，可以在接触层级电介质层(280、282)上形成线层级电介质层110。采用图17A-17D的处理步骤，可以在线层级电介质层110中形成各种金属互连结构(108、101)和位线103。如在第一和第二实施例中那样，位线103可以覆盖存储器层级组件，可以电耦合到存储器堆叠结构55的节点(例如漏极区域63)，并且可以嵌入到至少一个上层级电介质层比如线层级电介质层110。贯穿存储器层级通孔结构488可接触相应成对的上层级金属互连结构108和下层级金属互连结构780。上层级金属互连结构108互连相应成对的通孔结构(86、488)和(87、488)。
参照图31A和31B，通过在与形成相应存储器开口49和存储器堆叠结构55分开的步骤中形成深沟沟槽149和绝缘深沟沟槽结构466，可以从第三示例性结构导出第三示例性结构的变型。通过在形成第二层存储器开口之前形成深沟沟槽，可以从图8A和8B所示的方法步骤中导出制作第三示例性结构的方法。例如，光刻胶层可以施加在图8A和8B的第一示例性结构上，并且可被光刻图案化以形成对应于图25A和25B所示的深沟沟槽的图案的开口。执行各向异性蚀刻通过第二层交替堆叠(232、242)和第一层交替堆叠(132、142)以形成深沟沟槽。
随后可以用电介质材料比如氧化硅填充深沟沟槽以形成深的沟槽隔离结构，其是填充深沟沟槽的深沟沟槽填充结构466。在一实施例中，深沟沟槽填充结构466可以基本上由电介质材料组成。在一实施例中，贯穿存储器层级通孔区域400的区域可以包括绝缘深沟沟槽结构466的封闭内周边。
参照图32A和32B，可以依次执行图9A至15C的步骤，以用导电层(246、 246)替代牺牲材料层(142、242)，并且形成绝缘间隔件74和横向延伸的接触通孔结构76。随后，可以采用图29A-29C的处理步骤在每个贯穿存储器层级通孔区域400中形成贯穿存储器层级通孔结构488。采用与图16A-16C 的处理步骤相同的处理步骤可以形成各种附加的通孔结构(86、87、88)。随后，可以在接触层级电介质层(280、282)上形成线层级电介质层110，并且可以采用图17A-17D的处理步骤在线层级电介质层110中形成各种互连结构(108、101)和位线103。
图30中示出的第三示例性结构和图32A和32B的变型包括半导体结构，其包括存储器层级组件，其位于半导体衬底9之上并且包括导电层(146、 246)和绝缘层(132、232)的第一部分的至少一个第一交替堆叠，并且还包括垂直延伸穿过至少一个第一交替堆叠的存储器堆叠结构55。每个存储器堆叠结构55包括存储器膜50和垂直半导体沟道60。导电层(146、246)构成用于存储器堆叠结构55的字线。半导体结构还包括绝缘深沟沟槽结构{466 或(155、463)}，其垂直延伸穿过存储器层级组件并且限定与至少一个第一交替堆叠(132、146、232、246)横向间隔开的贯穿存储器层级通孔区域 400的区域。半导体结构还包括位于贯穿存储器层级通孔区域400中的至少一个第二交替堆叠。至少一个第二交替堆叠包括电介质间隔件层(142、242) 和绝缘层(132、232)的第二部分的交替层，并且每个电介质间隔件层(142、 242)位于与相应导电层(146、246)相同的层级。半导体结构进一步包括贯穿存储器层级通孔结构488，其位于贯穿存储器层级通孔区域400内并且从包括存储器层级组件的最顶表面和存储器层级组件的最底表面的第一水平面垂直延伸且包括导电材料。
在一实施例中，贯穿存储器层级通孔区域400的区域包括绝缘深沟沟槽结构{466或(155、463)}的闭合内周边。在这种情况下，至少一个第二交替堆叠(132、142、232、242)的外侧壁的整个组可接触绝缘深沟沟槽结构 {466或(155、463)}的内侧壁。
在一实施例中，多个横向伸长的接触通孔结构76可以沿着第一水平方向hd1延伸，并且可以将存储器层级组件横向地分成多个横向间隔开的块 (B1、B2、B3...)。在一实施例中，多个块(B1、B2、B3...)可以包括一组三个相邻块，其依次包括沿垂直于第一水平方向hd1的第二水平方向hd2布置的第一块B1、第二块B2和第三块B3。绝缘深沟沟槽结构{466或(155、 463)}可以位于第二块B2的纵向端部上并且位于第一块B1的阶梯区域和第三块B3的阶梯区域之间。第一和第三块(B1、B3)的每个阶梯区域可以包括其中每个下层导电层(146、246)沿着第一水平方向hd1比存储器层级组件内的任何上层导电层(146、146)更远地延伸的阶梯。
在一实施例中，后阶梯电介质材料部分(265或165)的阶梯底表面可以接触相应第一和第三块(B1、B3)中的第一和第三阶梯区域的阶梯顶表面。在一实施例中，附加的后向阶梯电介质材料部分(265或165)可以存在于绝缘深沟沟槽结构{466或(155、463)}的内侧壁内。在这种情况下，附加的后阶梯电介质材料部分的阶梯底表面可以包括与后向阶梯电介质材料部分(165、265)相同的材料，并且可以通过绝缘深沟沟槽结构{466或(155、463)}与后向阶梯电介质材料部分横向地间隔开，并且可以接触至少一个第二交替堆叠(132、142、232、242)的阶梯顶表面。
在一实施例中，绝缘深沟沟槽结构{466或(155、463)}可以是U形的。在这种情况下，后向阶梯电介质材料部分(165或265)的附加的阶梯底表面可接触至少一个第二交替堆叠(132、142、232、242)的阶梯顶表面。
在一实施例中，多个横向伸长的接触通孔结构76中的每一个可以由绝缘间隔件74横向围绕。绝缘深沟沟槽结构(155、463)可以包括绝缘衬垫 50，其包括与存储器堆叠结构55中的存储器膜50相同的材料。
在一实施例中，多个横向伸长的接触通孔结构76可以包括接触相应的下层源极区域61的源极线，其接触相应的水平沟道58。
在一实施例中，绝缘沟槽结构(155、463)可以包括层堆叠，其包括与包括在每个存储器堆叠结构55中的层相同的一组层，即存储器膜50和垂直半导体沟道60。
在一实施例中，绝缘沟槽结构466可以基本上由电介质填充材料部分组成。
半导体结构可以进一步包括位于半导体衬底9上的半导体器件、与半导体器件的节点电短路并且嵌入在覆盖半导体衬底9的至少一个下层级电介质层760中的下层级金属互连结构780、以及覆盖至少一个下层级电介质层760 并且包括连接到存储器堆叠结构55内的垂直半导体沟道60的水平半导体沟道58的平面半导体材料层10。
在一实施例中，半导体结构可以进一步包括覆盖存储器层级组件的上层级金属互连结构108，其电耦合到存储器堆叠结构55的节点并嵌入至少一个上层级电介质层110中。贯穿存储器层级通孔结构488可以垂直延伸穿过存储器层级组件，并且可以接触相应成对的上层级金属互连结构108和下层级金属互连结构780。
参照图33A和33B，示出了根据本公开第四实施例的第四示例性结构，其可以与形成第一、第二和第三示例性结构或其变型中的任一个同时形成，或者可以形成为独立的结构。可以采用与用于形成图10A和10B的第一示例性结构的处理步骤相同的处理步骤来形成图33A和33B中所示的第四示例性结构，而不形成后侧接触沟槽79。在存储器阵列区域100内可以形成贯穿存储器层级通孔区域500。每个贯穿存储器层级通孔区域500可以完全形成在块(B1、B2等等)内。可以在不形成第一、第二和第三实施例的附加的贯穿存储器层级通孔区域400的情况下形成贯穿存储器层级通孔区域 500，或者可以除了第一、第二和第三实施例的贯穿存储器层级通孔区域400 之外还形成通过相同的存储器层级组件。
绝缘层(132、232)和牺牲材料层(142、242)的至少一个交替堆叠中的每一个是处理中的交替堆叠，其在后续处理步骤中被修改。尽管这里描述了其中贯穿存储器层级通孔区域500形成在存储器阵列区域100内的实施例，但本文还设想了其中附加的或替代的贯穿存储器层级通孔区域500形成在阶梯区域中的实施例。可以在贯穿存储器层级通孔区域500周围形成各种伪存储器堆叠结构55D，它们不作为器件部件电连接，而是在后续处理步骤中形成后侧凹部期间用于结构支撑。
参照图34A和34B，后侧接触沟槽79和深沟沟槽579可以同时形成通过存储器层级组件。例如，可以在第一接触层级电介质层280上施加光刻胶层，并且可被光刻地图案化以形成开口，其包括如之前实施例中的后侧接触沟槽79的图案和深沟沟槽的图案，其可以与第三实施例或其变型的深沟沟槽的图案相同。执行各向异性蚀刻以通过存储器层级组件转移图案化光刻胶层中的图案，由此形成后侧接触沟槽79和深沟沟槽579。随后可以例如通过灰化去除光刻胶层。每个深沟沟槽579可以包括其外周内的贯穿存储器层级通孔区域400的区域。
参照图35A和35B，可以在深沟沟槽579和后侧接触沟槽79中沉积绝缘衬垫层572L。绝缘衬垫层572L包括电介质材料比如氧化硅、氮化硅和/ 或电介质金属氧化物，比如氧化铝。绝缘衬垫层572L可以通过保形沉积方法比如化学气相沉积或原子层沉积而沉积为共形材料层。绝缘衬垫层572L 的厚度可以在从3nm到60nm的范围内，尽管也可以采用更小和更大的厚度。
光刻胶层577可被施加在绝缘衬垫层572L上，并且可被光刻图案化以覆盖贯穿存储器层级通孔区域500中的绝缘衬垫层572L，而绝缘衬垫层572L 未被贯穿存储器层级通孔区域500之外的光刻胶层覆盖。可以采用蚀刻处理 (其可以是各向同性蚀刻或各向异性蚀刻)来从贯穿存储器层级通孔区域 500的外部去除绝缘衬垫层572L的物理暴露部分。图案化的绝缘衬垫层572L 形成在深沟沟槽579的侧壁上以及在贯穿存储器层级通孔区域500内的第一接触层级电介质层280的部分之上。后侧接触沟槽76的侧壁物理地暴露于环境。如本文所用，“环境”是指半导体衬底在制造顺序期间可以物理地暴露的任何气体环境，并且包括空气、真空、惰性环境和减压环境。随后例如通过灰化除去光刻胶层577。
参照图36A和37A，可以执行图11A和11B的处理步骤，以去除对绝缘层(132、232)有选择性的牺牲材料层(142、242)。具体地，可以通过后侧接触沟槽79引入蚀刻剂以形成后侧凹部(143、243)。图案化的绝缘衬垫层572L覆盖每个深沟沟槽579的所有侧壁，并且防止蚀刻剂蚀刻包围在其中的至少一个交替堆叠(132、142、232、242)的部分。因此，在形成后侧凹部(143、243)期间，由相应图案化的绝缘衬垫层572L的垂直部分横向包围的至少一个交替堆叠(132、142、232、242)的每个部分保持完好。
参照图37A和37B，可以执行图12A和12B的处理步骤，以在后侧凹部(143、243)中形成导电层(146、246)。可以通过后侧接触沟槽79引入反应物来形成导电层(146、246)，从而形成绝缘层(132、232)和导电层 (146、246)的至少一个交替堆叠。沟槽空腔579'存在于每个图案化的绝缘衬垫层572L内。至少一个处理中的交替堆叠(132、142、232、242)的其余部分保留在由深沟沟槽579包围的每个区域内。
参照图38A和38B，可以执行图13A和13B的处理步骤以形成绝缘间隔件74和横向伸长的接触通孔结构76。具体地，绝缘材料层可以共形地沉积并被各向异性蚀刻，以在每个后侧接触沟槽79中形成绝缘间隔件74和在每个沟槽空腔579'中形成内绝缘衬垫574。在形成绝缘间隔件74的同时，可以在每个图案化的绝缘衬垫层572L内形成内绝缘衬垫574。绝缘间隔件74 和绝缘衬垫(即内绝缘衬垫574)可以同时分别形成在后侧接触沟槽79和深沟沟槽579中。内绝缘衬垫574和绝缘间隔件74可以包括相同的电介质材料，并且可以具有相同的厚度。
沉积导电材料以填充后侧接触沟槽79和沟槽空腔579'的其余体积。通过平坦化处理比如化学机械平坦化，可以从包括第一接触层级电介质层280 的顶表面的水平面之上去除导电材料的多余部分。绝缘间隔件74内的导电材料的每个其余部分构成横向伸长的接触通孔结构76。内绝缘衬垫574内的导电材料的每个其余部分构成导电填充部分576。多个横向伸长的接触通孔结构76和导电填充材料部分576可以分别同时形成在绝缘间隔件74和绝缘衬垫上。图案化的绝缘衬垫层572L的水平部分可以从第一接触层级电介质层280的顶表面上方去除。图案化的绝缘衬垫层572L的每个其余部分构成外绝缘衬垫572。
多个横向伸长的接触通孔结构76形成通过存储器层级组件。多个横向伸长的接触通孔结构76沿着第一水平方向hd1横向延伸，并且将至少一个交替堆叠横向地分成在存储器层级组件内的多个横向间隔开的块(B1、B2、 B3...)。
参照图39A和39B，至少一个贯穿存储器层级开口形成通过每个贯穿存储器层级通孔区域500的区域内的存储器层级组件。可以在蚀刻最初在图2 和7的处理步骤中形成的至少一个交替堆叠(132、142、232、242)的材料和至少一个下层级电介质层760的材料的各向异性蚀刻期间采用包括贯穿存储器层级通孔区域500的区域中的开口的光刻图案化的掩模。下层级金属互连结构780的顶表面可以物理地暴露在每个贯穿存储器层级开口的底部。导电材料沉积在贯穿存储器层级空腔中，并且可以从包括第一接触层级电介质层280的顶表面的水平面之上去除导电材料的多余部分。贯穿存储器层级开口中的导电材料的每个其余部分构成贯穿存储器层级通孔结构588，其可以接触相应的下层下层级金属互连结构780。
在一实施例中，至少一个贯穿存储器层级通孔结构588可以形成在块中的贯穿存储器层级通孔区域500中。贯穿存储器层级通孔区域500可以设置在一对横向伸长的接触通孔结构76之间以及位于该块中的两组存储器堆叠结构55之间。贯穿存储器层级通孔区域500可以包括贯穿存储器层级通孔结构588。至少一个贯穿存储器层级通孔结构588中的每一个都垂直地延伸穿过存储器层级组件。
参照图40，可以如第一至第三实施例那样形成漏极接触通孔结构88和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层 280之上。可以如第一至第三实施例中那样在线层级电介质层110中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其可以形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构588、沿着第二水平方向hd2延伸并垂直于第一水平方向hd1的位线103、以及源极连接线结构(未示出)上。可替代地，上层级金属互连结构108可以包括与贯穿存储器层级通孔结构588接触的源分流线或功率带。源分流线可以是平行于且在位线103之间延伸的分流线。功率带可以是将驱动器电路连接到外部电源的任何导电线。
图40中示出的第四示例性结构包括半导体结构，其包括存储器层级组件，其位于半导体衬底9之上并且包括导电层(146、246)和绝缘层(132、 232)的第一部分的至少一个第一交替堆叠，并且还包括垂直延伸穿过至少一个第一交替堆叠的存储器堆叠结构55。每个存储器堆叠结构55包括存储器膜50和垂直半导体沟道60。导电层(146、246)构成用于存储器堆叠结构55的字线。半导体结构还包括绝缘深沟沟槽结构(572、574、576)，其垂直延伸穿过存储器层级组件并且限定从至少一个第一交替堆叠(132、146、 232、246)横向偏移的贯穿存储器层级通孔区域500的区域。半导体结构还包括位于贯穿存储器层级通孔区域500中的至少一个第二交替堆叠。至少一个第二交替堆叠包括电介质间隔件层(142、242)和绝缘层(132、232)的第二部分的交替层，并且每个电介质间隔件层(142、242)位于与相应的导电层(146、246)相同的层级。半导体结构还包括贯穿存储器层级通孔结构 588，其位于贯穿存储器层级通孔区域500内并且从包括存储器层级组件的最顶表面和存储器层级组件的最底表面的第一水平面垂直延伸且包括导电材料。
在一实施例中，沿着第一水平方向hd1延伸的多个横向伸长的接触通孔结构76可以将存储器层级组件横向地分成多个横向间隔开的块，并且多个横向伸长的接触通孔结构76中的每一个可以由绝缘间隔件74横向围绕。绝缘深沟沟槽结构(572、574、576)可以包括导电填充部分576，其包括与多个横向伸长的接触通孔结构76相同的导电材料。
参照图41，示出了第四示例性结构的第一变型，其可以通过增加绝缘衬垫层572L的厚度而从图37A和37B示出的第四示例性结构导出。具体地，增加绝缘衬垫层572L的厚度，使得形成绝缘衬垫层572L之后的沟槽空腔 579'的最大宽度小于要沉积的绝缘材料层的两倍，以在后侧接触沟槽79中形成绝缘间隔件。
参照图42，沉积绝缘材料层的厚度使得绝缘材料层完全填充后侧接触沟槽79，同时完全填充深沟沟槽579。执行各向异性蚀刻以去除绝缘材料层的水平部分。后侧接触沟槽79中的绝缘材料层的每个其余垂直部分构成绝缘间隔件。填充绝缘衬垫层572内的体积的绝缘材料层的每个其余部分构成绝缘材料填充部分575。随后，沉积并平坦化导电材料以形成横向延伸的接触通孔结构76。每个绝缘衬垫层572L的其余部分构成外绝缘衬垫572。
在一实施例中，可以在深沟沟槽579中形成绝缘材料填充部分575的同时在后侧接触沟槽79中形成绝缘间隔件74。多个横向伸长的接触通孔结构 76可以形成在绝缘间隔件74上。至少一个处理中的交替堆叠(132、142、 232、242)的其余部分保持在由每个深沟沟槽579包围的区域内。
随后，可以执行图39A和39B的处理步骤，以在每个贯穿存储器层级通孔区域域500内形成至少一个贯穿存储器层级通孔结构588。
参照图43，可以如第一至第三实施例中那样形成漏极接触通孔结构88 和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层280上。可以如第一至第三实施例中那样在线层级电介质层110中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其或形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构588上，或者其包括连接到结构588的分流线或功率带、沿第二水平方向hd2延伸并垂直于第一水平方向hd1的位线103、以及源极连接线结构(未示出)。
图43中示出的第四示例性结构的第一变型包括半导体结构，其包括存储器层级组件，其位于半导体衬底9之上并且包括导电层(146、246)和绝缘层(132、232)的第一部分的至少一个第一交替堆叠，并且还包括垂直延伸穿过至少一个第一交替堆叠的存储器堆叠结构55。每个存储器堆叠结构 55包括存储器膜50和垂直半导体沟道60。导电层(146、246)构成用于存储器堆叠结构55的字线。半导体结构还包括绝缘深沟沟槽结构(572、575)，其垂直延伸穿过存储器层级组件并且限定从至少一个第一交替堆叠(132、 146、232、246)横向偏移的贯穿存储器层级通孔区域500的区域。半导体结构还包括位于贯穿存储器层级通孔区域500中的至少一个第二交替堆叠。至少一个第二交替堆叠包括电介质间隔件层(142、242)和绝缘层(132、 232)的第二部分的交替层，并且每个电介质间隔件层(142、242)位于与相应导电层(146、246)相同的层级。半导体结构还包括贯穿存储器层级通孔结构588，其位于贯穿存储器层级通孔区域500内并且从包括存储器层级组件的最顶表面和存储器层级组件的最底表面的第一水平面垂直延伸且包括导电材料。
在一实施例中，沿着第一水平方向hd1延伸的多个横向伸长的接触通孔结构76可以将存储器层级组件横向地分成多个横向间隔开的块，并且多个横向伸长的接触通孔结构76中的每一个可被绝缘间隔件74横向围绕。绝缘深沟沟槽结构(572、575)可以基本上由电介质材料组成。
参照图44A和44B，第四示例性结构的第二变型可以与图33A和33B 中示出的第四示例性结构相同。第四示例性结构的第二变型可以与形成第一、第二和第三示例性结构或其变型中的任一个同时形成，或者可以形成为独立结构。如前面所述的实施例，可以在半导体衬底9上形成绝缘层(132、 232)和电介质间隔件层(其可以是牺牲材料层(142、242))的至少一个处理中的交替堆叠。
可以在存储器阵列区域100内形成在其相应中心区域不包括存储器堆叠结构55的贯穿存储器层级通孔区域600。每个贯穿存储器层级通孔区域600 可以完全形成在块(B1、B2等)内。伪存储器堆叠结构55D可以设置在贯穿存储器层级通孔区域600的外围。伪存储器堆叠结构55不是半导体结构的有源部件，而是用于在形成后侧凹部(143、243)期间提供结构支撑。可以在不形成第一、第二和第三实施例的附加的贯穿存储器层级通孔区域400 的情况下形成贯穿存储器层级通孔区域600，或者可以除第一、第二和第三实施例的贯穿存储器层级通孔区域400之外形成通过相同的存储器层级组件。
参照图45A和45B，光刻胶层677可被施加在第一接触层级电介质层 280上，并且可被光刻图案化以在其中形成开口。开口的图案包括上述的后侧接触沟槽79的图案以及随后在贯穿存储器层级区域600中形成的贯穿存储器层级通孔结构的图案。
光刻胶层677中的图案可以通过第一接触层级电介质层280并且通过绝缘层(132、232)和电介质间隔件材料层(142、242)的处理中的交替堆叠来转移，以在存储器阵列区域100中形成后侧接触沟槽79并且在贯穿存储器层级通孔区域600中形成贯穿存储器层级开口679。平面半导体层10的顶表面可以物理地暴露在每个后侧接触沟槽79的底部。后侧接触沟槽79可与形成贯穿存储器层级开口679同时形成。
至少一个下层级电介质层760的顶表面可以物理地暴露在每个贯穿存储器层级开口679的底部。下层级金属互连结构780的顶表面可以或可以不物理地暴露在贯穿存储器层级开口679的底部。在一实施例中，贯穿存储器层级开口679的宽度可以大于后侧接触沟槽79的宽度。在这种情况下，更多的反应物可在各向异性蚀刻期间被提供给贯穿存储器层级开口679，并且贯穿存储器层级开口679的底表面可以位于后侧接触沟槽79的底表面下方。
参照图46A和46B，例如可以通过灰化来去除光刻胶层677。可以执行图11A和11B的处理步骤以去除对绝缘层(132、232)有选择性的牺牲材料层(142、242)。在这种情况下，后侧接触沟槽79和贯穿存储器层级开口 679可用于引入蚀刻剂，其对绝缘层(132、232)有选择性地蚀刻牺牲材料层(142、242)。随后，可以执行图12A和12B的处理步骤以形成导电层(146、 246)。可以通过后侧接触沟槽79和贯穿存储器层级开口679引入反应物以沉积导电层(146、246)。可以采用回蚀刻处理从后侧接触沟槽79和贯穿存储器层级开口679内部以及从第一接触层级电介质层280的上方去除沉积的导电材料的多余部分。由此形成绝缘层(232、232)和导电层(146、246) 的交替堆叠(132、146、232、246)。
参照图47A和47B，通过保形沉积处理比如化学气相沉积或原子层沉积，将共形绝缘材料层沉积在后侧接触沟槽79和贯穿存储器层级开口689中。共形绝缘材料层包括电介质材料，比如氧化硅、氮化硅、电介质金属氧化物或其组合。
执行各向异性蚀刻以去除共形绝缘材料层的水平部分。在各向异性蚀刻之前下层级金属互连结构780的顶表面没有物理地暴露在贯穿存储器层级开口679的底部的情况下，各向异性蚀刻可以去除至少一个下层级电介质层 760的附加材料以物理地暴露下层级金属互连结构780的顶表面。在这种情况下，贯穿存储器层级开口679可以向下延伸，而共形绝缘材料层被各向异性蚀刻。在各向异性蚀刻期间，下层级金属互连结构780可以物理地暴露在一个或多个贯穿存储器层级开口679的底部。
后侧接触沟槽79中的保形绝缘材料层的每个其余部分构成绝缘间隔件 74。贯穿存储器层级开口679中的共形绝缘材料层的每个其余部分构成绝缘衬垫674。在形成导电层(146、246)之后，绝缘间隔件74和绝缘衬垫674 分别同时形成在后侧接触沟槽79和贯穿存储器层级开口679中。在每个绝缘间隔件74内存在后侧空腔79'。在每个绝缘衬垫674内存在贯穿存储器层级空腔679'。
参照图48A和48B，至少一种导电材料可以沉积在后侧空腔79'和贯穿存储器层级空腔679'中。通过平坦化处理比如化学机械平面化，可以从包括第一接触层级电介质层280的顶表面的水平面之上移除至少一种导电材料的多余部分。后侧接触沟槽79中的至少一种导电材料的每个其余部分构成横向伸长的接触通孔结构76。贯穿存储器层级开口679中的至少一种导电材料的每个其余部分构成贯穿存储器层级通孔结构676。每个贯穿存储器层级通孔结构676是导电填充材料部分。横向伸长的接触通孔结构76和贯穿存储器层级通孔结构676可以分别同时形成在后侧接触沟槽79中和贯穿存储器层级开口679内。
参照图49，可以如第一至第三实施例中那样形成漏极接触通孔结构88 和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层280上。可以如第一至第三实施例中那样在线层级电介质层110中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其或形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构588上，或其包括连接到结构588的分流线或功率带、沿第二水平方向延伸且垂直于第一水平方向hd1的位线103、以及源极连接线结构(未示出)。
参照图50A和50B，第四示例性结构的第三变型可以与图44A和44B 中示出的第四示例性结构的第二变型相同，具有用于漏极选择层级浅沟槽隔离结构72的图案的可选修改。如上所述，可以形成第一层交替堆叠(132、 242)、第二层交替堆叠(232、242)、存储器堆叠结构和漏极选择层级浅沟槽隔离结构72。
参照图51A和51B，光刻胶层677可以仅利用贯穿存储器层级开口679 的图案并且不具有图45A和45B中所示的后侧接触沟槽79的图案来施加和图案化。可以如图45A和45B的处理步骤那样执行各向异性蚀刻，以转移光刻胶层677中的图案通过交替堆叠(132、142、232、242)并且到至少一个电介质层760的上部中。贯穿存储器层级开口679形成在贯穿存储器层级区域600中，而不在半导体结构中形成后侧接触沟槽。
参照图52A和52B，可以例如通过灰化来去除光刻胶层677。可以执行图11A和11B的处理步骤以去除对绝缘层(132、232)有选择性的牺牲材料层(142、242)。在这种情况下，可以采用贯穿存储器层级开口679来引入蚀刻剂，其蚀刻对绝缘层(132、232)有选择性的牺牲材料层(142、242)。随后，可以执行图12A和12B的处理步骤以形成导电层(146、246)。可以通过贯穿存储器层级开口679引入反应物以沉积导电层(146、246)。可以采用回蚀刻处理从贯穿存储器层级开口679内部并从第一接触层级电介质层 280的上方去除沉积的导电材料的多余部分。由此形成绝缘层(232、232) 和导电层(146、246)的交替堆叠(132、146、232、246)。
参照图53A和54B，通过保形沉积处理比如化学气相沉积或原子层沉积，将共形绝缘材料层沉积在贯穿存储器层级开口689中。共形绝缘材料层包括电介质材料，比如氧化硅、氮化硅、电介质金属氧化物或其组合。
执行各向异性蚀刻以去除共形绝缘材料层的水平部分。在各向异性蚀刻之前下层级金属互连结构780的顶表面没有物理地暴露在贯穿存储器层级开口679的底部的情况下，各向异性蚀刻可以去除至少一个下层级电介质层 760的附加材料以物理地暴露下层级金属互连结构780的顶表面。在这种情况下，贯穿存储器层级开口679可以向下延伸，而共形绝缘材料层被各向异性蚀刻。在各向异性蚀刻期间，下层级金属互连结构780可以物理地暴露在一个或多个贯穿存储器层级开口679的底部。贯穿存储器层级开口679中的共形绝缘材料层的每个其余部分构成绝缘衬垫674。贯穿存储器层级空腔 679'存在于每个绝缘衬垫674内。
参照图54A和54B，至少一种导电材料可以沉积在贯穿存储器层级空腔 679'中。通过平坦化处理比如化学机械平面化，可以从包括第一接触层级电介质层280的顶表面的水平面之上移除至少一种导电材料的多余部分。贯穿存储器层级开口679中的至少一种导电材料的每个其余部分构成贯穿存储器层级通孔结构676。每个贯穿存储器层级通孔结构676是导电填充材料部分。
参照图55A和55B，可以形成位于相应绝缘间隔件74内的多个绝缘间隔件74和多个横向延伸的接触通孔结构76。后侧接触沟槽可以形成通过采用图11B所示的图案的绝缘层(132、232)和导电层(146、246)的交替堆叠(132、146、232、246)。绝缘间隔件74可以通过电介质材料的沉积和各向异性蚀刻来形成。源极区域61可以形成在每个后侧接触沟槽的下方。横向延伸的接触通孔结构76可以通过沉积至少一种导电材料并采用平面化处理去除至少一种导电材料的多余部分来形成。
随后，可以如第一至第三实施例中那样形成漏极接触通孔结构88和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层 280上。可以如第一至第三实施例中那样在线层级电介质层110中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其或形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构588上，或其包括连接到结构588的分流线或功率带、沿第二水平方向延伸且垂直于第一水平方向的位线103、以及源极连接线结构(未示出)。
参照图56A和56B，可以从图13A和13B中示出的第一示例性结构或者对应于图13A和13B的处理步骤的上述的第二、第三和第四示例性结构或其变型中的任何一个导出第四示例性结构的第四变型。
可以在存储器阵列区域100内形成在其相应中心区域不包括存储器堆叠结构55的贯穿存储器层级通孔区域600。每个贯穿存储器层级通孔区域600 可以完全形成在块(B1、B2等)内。伪存储器堆叠结构55D可以设置在贯穿存储器层级通孔区域600的外围。伪存储器堆叠结构55不是半导体结构的有源部件，而是用于在形成后侧凹部(143、243)期间提供结构支撑。可以在不形成第一、第二和第三实施例的附加的贯穿存储器层级通孔区域400 的情况下形成贯穿存储器层级通孔区域600，或者可以除第一、第二和第三实施例的贯穿存储器层级通孔区域400之外形成通过相同的存储器层级组件。
参照图57A和57B，光刻胶层677可以利用图51A和51B中示出的贯穿存储器层级开口679的图案来施加和图案化。可以执行各向异性蚀刻，以转移光刻胶层677中的图案通过交替堆叠(132、142、232、242)并且到至少一个电介质层760的上部中。贯穿存储器层级开口679形成在贯穿存储器层级区域600中，同时在半导体结构中存在多个横向延伸的接触通孔结构76 和绝缘间隔件74。下层下层级金属互连结构780的顶表面可以物理地暴露在贯穿存储器层级开口679的底部。
参照图58A和58B，可以执行图53A和53B的处理步骤，以形成横向围绕相应的贯穿存储器层级空腔679'的绝缘衬垫674。
参照图59A和59B，可以如第一至第三实施例中那样形成漏极接触通孔结构88和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层280上。可以如第一至第三实施例中那样在线层级电介质层110 中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其或形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构 588上，或其包括连接到结构588的分流线或功率带、沿第二水平方向延伸且垂直于第一水平方向的位线103、以及源极连接线结构(未示出)。
参照图60，示出了根据本公开第四实施例的第四示例性结构的第五变型，其可以通过以不分隔漏极接触层级浅沟槽隔离结构72的方式对贯穿存储器层级开口679进行图案化从第四示例性结构的第二、第三和第四变型中的任何一个导出。在这种情况下，贯穿存储器层级通孔结构676可以形成为二维阵列。
参照图61A和61B，可以从图10A和10B的结构或者从图22的结构导出第三示例性结构的第二变型。存储器堆叠结构55和第一接触层级电介质层280可以采用上述任何方法来形成。
参照图62A和62B，可以执行图34A和34B的处理步骤，以同时形成后侧接触沟槽79和深沟沟槽579通过存储器层级组件。在该实施例中，深沟沟槽579的位置被选择为在存储器阵列区域100之外并且在每个贯穿存储器层级通孔区域400内，其可以具有与第一、第二和第三实施例中的贯穿存储器层级通孔区域400相同的位置。
例如，可以在第一接触层级电介质层280上施加光刻胶层，并且可以光刻图案化以形成开口，其包括如之前实施例中的后侧接触沟槽79的图案以及深沟沟槽579的图案。执行各向异性蚀刻以转移图案化的光刻胶层中的图案通过存储器层级组件，由此形成后侧接触沟槽79和深沟沟槽579。随后可以例如通过灰化去除光刻胶层。每个深沟沟槽579可以包括其外周内的贯穿存储器层级通孔区域400的区域。
参照图63A-63C，可以顺序执行图35A和35B、36A和36B、37A和37B、 38A和38B、39A和39B以及40的处理步骤，以通过存储器层级组件形成多个横向伸长的接触通孔结构76，并且填充每个深沟沟槽579，具有垂直延伸穿过存储器层级组件的绝缘深沟沟槽结构(572、574、576)。贯穿存储器层级通孔结构488可以形成通过由相应的绝缘深沟沟槽结构(572、573、576) 横向包围的每个电介质材料组件。每个电介质材料组件可以包括绝缘层 (132、232)和间隔件电介质层(142、242)的至少一个交替堆叠、第二层后向阶梯电介质材料部分265和可选的第一层后向阶梯电介质材料部分 165。
可以形成各种接触通孔结构(88、86)、线层级电介质层110以及延伸穿过线层级电介质层110的各种金属互连结构和位线103。金属互连结构可以包括上层级金属互连结构108。在一实施例中，上层级金属互连结构108 的子集可以电耦合到(例如形成在其上或者与其物理接触)相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构488。位线103沿第二水平方向 hd2延伸并垂直于第一水平方向hd1。字线互连结构106可以包括与贯穿存储器层级通孔结构488电短路的上层级金属互连结构108的部分，和/或可以包括连接到外围电路以用于驱动存储器阵列区域100中的存储器堆叠结构 55的字线的金属线。可替代地或另外，贯穿存储器层级通孔结构488的至少一个子集可以用于不同的目的，比如提供电源电压、电接地等。
参照图64，可以通过执行图41和42的处理步骤从第三示例性结构的第二变型导出第三示例性结构的第三变型，以形成绝缘深沟沟槽结构(572、 575)，其中的每个包括一对绝缘衬垫572和绝缘材料填充部分575。
参照图65A和65B，可以通过在图44B中示出的贯穿存储器层级通孔区域600内形成第一层深沟沟槽从图24A和24B的第三示例性结构导出第四示例性结构的第六变型。可以采用图24A和24B的处理步骤在第一层深沟沟槽中形成牺牲深沟沟槽填充部分141。
参照图66A和66B，通过执行图25A、25B、26A和26B的处理步骤形成第二层交替堆叠(232、242)和存储器堆叠结构55和伪存储器堆叠结构 155。伪存储器堆叠结构155是绝缘深沟沟槽结构，其提供伪存储器堆叠结构155的内部与外部之间的电隔离。
参照图67A和67B，可以执行图27A和27B的处理步骤以及图28A和图28B的处理步骤的子集以形成后侧凹部(143、243)。
参照图68A和68B，可以执行图28A和28B的处理步骤的互补子集，以在贯穿存储器层级通孔区域600之外形成导电层(146、246)。绝缘间隔件74和横向延伸的接触通孔结构76可以形成在后侧接触沟槽79中。
参照图69A和69B，至少一个贯穿存储器层级开口形成穿过每个贯穿存储器层级通孔区域600的区域内的存储器层级组件。可以在蚀刻最初在图2 和7的处理步骤中形成的至少一个交替堆叠(132、142、232、242)的材料和至少一个下层级电介质层760的材料的各向异性蚀刻期间采用包括贯穿存储器层级通孔区域600的区域中的开口的光刻图案化的掩模。下层级金属互连结构780的顶表面可以物理地暴露在每个贯穿存储器层级开口的底部。导电材料沉积在贯穿存储器层级空腔中，并且可以从包括第一接触层级电介质层280的顶表面的水平面之上去除导电材料的多余部分。贯穿存储器层级开口中的导电材料的每个其余部分构成贯穿存储器层级通孔结构588，其可以接触相应的下层下层级金属互连结构780。
在一实施例中，至少一个贯穿存储器层级通孔结构588可以形成在块中的贯穿存储器层级通孔区域600中。贯穿存储器层级通孔区域600可以设置在一对横向伸长的接触通孔结构76之间以及位于该块中的两组存储器堆叠结构55之间。贯穿存储器层级通孔区域600可以包括贯穿存储器层级通孔结构588。至少一个贯穿存储器层级通孔结构588中的每一个都垂直地延伸穿过存储器层级组件。
可以如第一至第三实施例那样形成漏极接触通孔结构88和字线接触通孔结构。线层级电介质层110可以形成在第一接触层级电介质层280之上。可以如第一至第三实施例中那样在线层级电介质层110中形成各种金属互连结构。金属互连结构可以包括上层级金属互连结构108，其或形成在相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构588上，或其包括连接到结构588的分流线或功率带、沿着第二水平方向hd2延伸并垂直于第一水平方向hd1的位线103、以及源极连接线结构(未示出)。
参照图70A和70B，可以从图10A和10B所示的第一示例性结构导出第四示例性结构的第七变型。存储器堆叠结构55和第一接触层级电介质层 280可以采用上述方法来形成。可以修改支撑柱结构(171、271)的图案以避免随后形成贯穿存储器层级通孔结构的区域。
参照图71A和71B，施加光刻胶层并对其光刻图案化以形成包括上述的后侧接触沟槽79的图案以及要在每个贯穿存储器层级通孔区域400中形成的贯穿存储器层级通孔结构的图案的开口。光刻胶层中的图案转移通过存储器层级组件，以同时形成后侧接触沟槽79和贯穿存储器层级通孔空腔479。在一实施例中，各向异性蚀刻可以对平面半导体层10的半导体材料是选择性的，以实现至少一个下层级电介质层760的物理暴露部分的蚀刻。在一实施例中，下层级金属互连结构780的顶表面可以物理地暴露在贯穿存储器层级通孔空腔479的底部。
参照图72A和72B，可以执行图52A和52B的处理步骤以用导电层(146、 246)替换牺牲材料层(142、242)。贯穿存储器层级通孔空腔479和后侧接触沟槽79中的每一个都可用于提供蚀刻剂以去除牺牲材料层(142、242) 的材料来形成后侧凹部(143、243)，并且提供反应物以沉积导电层(146、 246)的导电材料。
参照图73A-73C，可以沉积并各向异性地蚀刻包括电介质材料(比如氧化硅)的保形绝缘材料层，以同时在后侧接触沟槽79中的贯穿存储器层级通孔空腔479和绝缘间隔件74中形成绝缘衬垫474。源极区域61可以通过在平面半导体材料层10的物理暴露部分中注入电掺杂物来形成。贯穿存储器层级通孔结构476可以形成在贯穿存储器层级通孔空腔479的每个其余体积中，并且横向延伸的接触通孔结构76可以通过沉积和平坦化至少一种导电材料(比如TiN和W)而形成在后侧接触沟槽79的每个其余体积中。各种接触通孔结构(86、88)可以采用上述方法来形成。
参照图74，可以形成线层级电介质层110和延伸穿过线层级电介质层 110的各种金属互连结构和位线103。金属互连结构可以包括上层级金属互连结构108。在一实施例中，上层级金属互连结构108的子集可以电耦合到 (例如形成在其上或者与其物理接触)相应成对的字线接触通孔结构86和贯穿存储器层级通孔结构476。位线103沿第二水平方向hd2延伸并垂直于第一水平方向hd1。字线互连结构106可以包括与贯穿存储器层级通孔结构476电短路的上层级金属互连结构108的部分，和/或可以包括连接到外围电路以用于驱动存储器阵列区域100中的存储器堆叠结构55的字线的金属线。可替代地或另外，贯穿存储器层级通孔结构488的至少一个子集可以用于不同的目的，比如提供电源电压、电接地等。
参照图75A和75B，可以通过推迟形成后侧接触沟槽79直到形成绝缘衬垫474和贯穿存储器层级通孔结构476之后从图70A和70B的第四示例性结构的第七变型导出第四示例性结构的第八变型。
参照图76，如上所述，可以形成后侧接触沟槽79、绝缘间隔件74、源极区域61、横向延伸的接触通孔结构76、附加的接触通孔结构88、线层级电介质层110以及延伸穿过其中的各种金属互连结构108和位线103。
可以采用第四示例性结构或其变型的各种贯穿存储器层级通孔结构 (588、676)来在存储器阵列区域100的选定区域内提供垂直导电路径。贯穿存储器层级通孔结构(588、676)可以用作配电网络的一部分，或者可以用于以缩短信号路径且因此使信号损失和电容耦合最小化的方式为三维存储器器件提供各种控制信号。
第四示例性结构或其任何变型可以包括半导体结构，其包括存储器层级组件，其位于半导体衬底9之上并且包括至少一个交替堆叠的导电层(146、 246)和绝缘层(132、232)的第一部分，并且还包括垂直延伸穿过至少一个交替堆叠的存储器堆叠结构55。每个存储器堆叠结构55包括存储器膜50 和垂直半导体沟道60。导电层(146、246)构成用于存储器堆叠结构55的字线。多个横向伸长的接触通孔结构76垂直延伸通过存储器层级组件，沿着第一水平方向hd1横向延伸，并且将至少一个交替堆叠横向地分成存储器层级组件内的多个横向间隔开的块(B1、B2、B3...)。至少一个贯穿存储器层级通孔结构(588、676)位于块中的贯穿存储器层级通孔区域400中。贯穿存储器层级通孔区域400位于一对横向伸长的接触通孔结构76之间以及位于该块中的两组存储器堆叠结构55之间。至少一个贯穿存储器层级通孔结构(588、676)中的每一个垂直延伸穿过存储器层级组件。
半导体器件可以位于半导体衬底9上。下层级金属互连结构680可以电短路至半导体器件的节点，并且可以嵌入至少一个覆盖半导体衬底9的下层级电介质层760。下层级金属互连结构680可以接触至少一个贯穿存储器层级通孔结构(588、676)。平面半导体材料层10可以覆盖至少一个下层级电介质层760，并且可以包括连接到存储器堆叠结构55内的垂直半导体沟道 60的水平半导体沟道58。
在一实施例中，至少一个贯穿存储器层级通孔结构676中的每一个可以通过相应的绝缘衬垫674与导电层(146、246)横向电隔离。在一实施例中，至少一个贯穿存储器层级通孔结构(588、676)的每个侧壁的底部与至少一个下层级电介质层760物理接触。在一些实施例中，每个绝缘衬垫674可以具有比由如图49所示的绝缘衬垫674包围的相应贯穿存储器层级通孔结构 676更小的垂直范围。
在一实施例中，多个横向伸长的接触通孔结构76中的每一个通过绝缘间隔件74与至少一个交替堆叠(132、246、232、246)横向电隔离。在一实施例中，至少一个贯穿存储器层级通孔结构676中的每一个通过绝缘衬垫 674与至少一个交替堆叠(132、246、232、246)横向电隔离，该绝缘衬垫 674具有与绝缘间隔件74相同的材料组成和相同的厚度。
平面半导体材料层10可以覆盖半导体衬底9，并且可以包括连接到存储器堆叠结构55内的垂直半导体沟道60的水平半导体沟道58。至少一个贯穿存储器层级通孔结构(588、686)可以延伸穿过平面半导体材料层10中的开口。在一实施例中，多个横向伸长的接触通孔结构76可以终止于平面半导体材料层10的顶表面上。多个横向伸长的接触通孔结构76可以包括接触位于平面半导体材料层10内的相应水平沟道58的相应下层源极区域61的源极线。
在一些实施例中，至少一个第二交替堆叠(132、142、232、242)可以位于贯穿存储器层级通孔区域400中。至少一个第二交替堆叠(132、142、 232、242)包括电介质间隔件层(142、242)和绝缘层(132、232)的第二部分的交替层，并且每个电介质间隔件层(142、242)位于与相应导电层(146、 246)相同的层级。贯穿存储器层级通孔区域400可以包括横向包围至少一个第二交替堆叠(132、142、232、242)的绝缘深沟沟槽结构{(572、574、 576)，(572、575)。
绝缘深沟沟槽结构{(572、574、576)，(572、575)}的内侧壁和至少一个贯穿存储器层级通孔结构588的侧壁与至少一个第二交替堆叠(132、 142、232、242)物理接触。
在一实施例中，绝缘沟槽结构(572、574、576)可以包括外绝缘衬垫 572和内绝缘衬垫574。多个横向伸长的接触通孔结构76中的每一个可以被绝缘间隔件74横向地包围，所述绝缘间隔件74包括具有与内绝缘衬垫574 相同的组成和相同的厚度的电介质材料。
在一实施例中，绝缘深沟沟槽结构(572、574、576)可以包括具有与多个横向伸长的接触通孔结构76相同的材料组成的导电填充部分576。
在一实施例中，绝缘深沟沟槽结构(572、575)可以由外绝缘衬垫572 和内绝缘填充部分565组成，并且多个横向伸长的接触通孔结构76中的每一个可以被绝缘间隔件74横向地包围，所述绝缘间隔件74包括与内绝缘填充部分574相同的电介质材料。
每个示例性结构及其变型可以包括三维存储器结构。存储器堆叠结构55 可以包括垂直NAND器件的存储器元件。导电层(146、246)可以包括或可以电连接到垂直NAND器件的相应字线。半导体衬底9可以包括硅衬底。垂直NAND器件可以包括硅衬底上的单片三维NAND串的阵列。单片三维 NAND串的阵列的第一器件层级中的至少一个存储器单元位于单片三维 NAND串的阵列的第二器件层级中的另一存储器单元的上方。硅衬底可以包含集成电路，该集成电路包括用于存储器器件的字线驱动器电路和位线驱动器电路。单片三维NAND串的阵列可以包括多个半导体沟道，其中多个半导体沟道(58、11、60)中的每一个的至少一个端部(比如垂直半导体沟道 60)基本上垂直于半导体衬底9的顶表面延伸；多个电荷存储元件(如体现为位于每个字线层级的存储器材料层54的部分)，每个电荷存储元件位于邻近多个半导体沟道(58、11、60)中的相应一个；以及多个控制栅电极(如体现为具有基本上平行于半导体衬底9的顶表面(例如沿着第一水平方向 hd1)延伸的条形形状的导电层(146、246)的子集)，多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极和位于第二器件层级中的第二控制栅电极。
位于上述区域400、500和/或600中的通孔接触结构提供电接触到位于存储器阵列下方的驱动器电路器件，以减小衬底上的总体器件尺寸/覆盖区，并利用在现有技术器件中未充分利用的器件区域，这降低了器件成本。
尽管上文提及特定实施例，但应理解的是本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解的是，本公开可以用功能上等同的任何其他兼容结构和 /或配置来实践，只要这些替换没有被明确禁止或者否则对于本领域普通技术人员而言已知是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (20)

1.一种三维NAND存储器器件，包括：
位于衬底上或上方的字线驱动器装置；
在所述字线驱动器装置上方的至少一个下层级电介质层；
嵌入所述至少一个下层级电介质层中的下层级金属互连结构；
覆盖所述至少一个下层级电介质层的平面半导体材料层；
位于所述字线驱动器装置和所述平面半导体材料层上方的字线和绝缘层的交替堆叠；
延伸穿过所述交替堆叠的多个存储器堆叠结构，每个存储器堆叠结构包括存储器膜和垂直半导体沟道；以及
贯穿存储器层级通孔结构，其将第一存储器块中的字线电耦合到所述字线驱动器装置；
其中，所述贯穿存储器层级通孔结构中的每一个从包含所述交替堆叠的最顶表面的第一水平平面至少垂直地延伸穿过位于所述第一存储器块的阶梯区域和另一存储器块的阶梯区域之间的贯穿存储器层级通孔区域到第二水平平面，所述第二水平平面包含所述下层级金属互连结构的位于所述平面半导体材料层下方的子集的顶表面。
2.根据权利要求1所述的器件，其中，所述贯穿存储器层级通孔结构延伸穿过位于所述贯穿存储器层级通孔区域中的电介质填充材料部分。
3.根据权利要求1所述的器件，其中，字线和绝缘层的所述交替堆叠和所述多个存储器堆叠结构位于所述字线驱动器装置上方。
4.根据权利要求2所述的器件，其中，所述字线驱动器装置位于在所述贯穿存储器层级通孔区域中的电介质填充材料部分的下方。
5.根据权利要求1所述的器件，其中，所述贯穿存储器层级通孔结构延伸穿过位于所述贯穿存储器层级通孔区域中的至少一个第二交替堆叠。
6.根据权利要求5所述的器件，其中：
所述至少一个第二交替堆叠包括电介质间隔件层和所述绝缘层的第二部分的交替层，并且所述电介质间隔件层中的每一个位于与相应字线相同的层级；并且
所述至少一个第二交替堆叠至少部分地由绝缘深沟沟槽结构围绕。
7.根据权利要求1所述的器件，其中：
所述贯穿存储器层级通孔结构延伸穿过延伸到所述贯穿存储器层级通孔区域中的字线和绝缘层的交替堆叠；并且
至少一个贯穿存储器层级通孔结构中的每一个通过相应的绝缘衬垫与所述字线横向电隔离。
8.根据权利要求1所述的器件，还包括：
字线接触通孔结构，其延伸穿过覆盖所述第一存储器块的阶梯区域并且接触所述第一存储器块中的字线的电介质材料部分；和
上层级金属互连结构，其使得相应成对的字线接触通孔结构和贯穿存储器层级通孔结构电短路，其中，所述上层级金属互连结构覆盖所述交替堆叠，并且跨越所述第一存储器块和电介质填充材料部分。
9.根据权利要求8所述的器件，其中，所述贯穿存储器层级通孔区域位于存储器阵列区域的第一端处的第二存储器块中，并且其中，没有字线接触通孔结构位于存储器阵列区域的第一端处的第二存储器块中的贯穿存储器层级通孔区域中。
10.根据权利要求9所述的器件，还包括：
在存储器阵列区域的第二端处的第二存储器块中的第二阶梯区域；和
第二字线接触通孔结构，其延伸穿过覆盖所述第二存储器块的阶梯区域并且接触所述第二存储器块中的字线的电介质材料部分。
11.根据权利要求1所述的器件，其中，所述第一存储器块的阶梯区域和另一存储器块的阶梯区域在相同的对角线方向上上升。
12.根据权利要求1所述的器件，其中电介质材料的连续垂直侧壁至少从所述第一水平平面垂直地延伸到所述第二水平平面。
13.根据权利要求1所述的器件，其中所述电介质材料实施为电介质填充材料部分，所述电介质填充材料部分至少从所述第一水平平面垂直地延伸到所述第二水平平面且由电介质材料的垂直侧壁横向地限制，并且所述交替堆叠的每层不延伸到所述贯穿存储器层级通孔区域中。
14.根据权利要求13所述的器件，其中所述电介质填充材料部分包含至少从所述第一水平平面垂直地延伸到所述第二水平平面的侧壁。
15.根据权利要求13所述的器件，其中所述贯穿存储器层级通孔结构在所述第一水平平面与所述第二水平平面之间的全部表面直接接触所述电介质填充材料部分。
16.根据权利要求1所述的器件，其中电介质材料实施为单个绝缘衬垫层，所述单个绝缘衬垫层横向围绕所述贯穿存储器层级通孔结构中的每一个，并且所述交替堆叠的每层不延伸到所述贯穿存储器层级通孔区域中。
17.根据权利要求16所述的器件，其中所述单个绝缘衬垫层位于横向围绕第一材料层和第二材料层的深沟沟槽内，其中所述第一材料层包含与所述绝缘层相同的材料，并且所述第二材料层包含电介质材料。
18.根据权利要求1所述的器件，其中电介质材料实施为多个绝缘衬垫，并且所述多个绝缘衬垫中的每一个横向围绕所述贯穿存储器层级通孔结构中的相应一个。
19.根据权利要求1所述的器件，还包括：
字线接触通孔结构，其接触导电层中的相应一个的顶表面；以及
上层级金属互连结构，其覆盖所述第一存储器块的阶梯区域并接触所述贯穿存储器层级通孔结构的子集的顶表面。
20.根据权利要求1所述的器件，还包括位于所述贯穿存储器层级通孔区域中的电介质材料，其中所述电介质材料的连续垂直侧壁接触所述交替堆叠内的每层的侧壁。
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