CN110010619B - 三维半导体元件及其制造方法 - Google Patents

Abstract

一种三维半导体元件，包括：一基板，具有一阵列区域和一阶梯区域；一叠层结构，具有多层结构(multi‑layers)叠置于基板上，且多层结构包括导电层与绝缘层交错设置于基板上，叠层结构包括多个存储器叠层形成于基板上并设置于阵列区域中；一导电通道，形成于基板上并设置于阵列区域中，导电通道以垂直于多层结构延伸并向下延伸至基板；一导电插塞(conductive plug)形成于导电通道上方；和一插塞接触形成于导电插塞上方。导电插塞包括一多晶硅部，形成于导电通道上方且电性连接该导电通道；和一含金属部(metal‑containing portion)，形成于多晶硅部上方，其中插塞接触电性连接含金属部。

Description

三维半导体元件及其制造方法

技术领域

本发明涉及一种三维半导体元件及其制造方法，且特别涉及通道上方的导电插塞包括有一含金属部(metal-containing portion)且一插塞接触(plugcontact)连接于含金属部的一种三维半导体元件及其制造方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维与非门(NAND)型闪存结构被提出。然而，传统的三维存储器元件仍有一些问题需要被解决。

例如，对一三维NAND结构的电性而言，多晶硅插塞和导孔(例如连接导电插塞和多层结构连接器的接触孔，一般称之为“VA0”)其表面的欧姆接触是重要因素之一，其与存储器的开启电流(on-current)的电性表现息息相关。为了改善三维半导体元件中存储器的开启电流，可对金属和多晶硅进行表面处理。然而，由于金属和多晶硅所需进行的表面处理方式不同，因此在进行金属和多晶硅其中一者的处理时必须遮蔽金属或多晶硅，而使工艺变得复杂和耗费时间。请参照图1，其绘示三维半导体元件的存储器比例和开启电流之间的关系曲线。若只对金属(ex：钨)进行表面处理而不对多晶硅进行表面处理，则会产生尾电流(tail issue)，如曲线(1)-(3)所示。若只对多晶硅进行表面处理而不对金属进行表面处理，虽然的确改善了尾电流的问题，如曲线(4)所示，但是却有金属阻值过高的问题产生。因此，如何改进三维半导体元件的电性表现，例如没有尾电流又可使金属达到低阻值，且此三维半导体元件又能以简单方式制作，是一个大的挑战。

发明内容

本发明有关于一种三维半导体元件及其制造方法。实施例中，一导电插塞形成于导电通道(例如垂直的导电通道)上方，且导电插塞包括一多晶硅部形成于导电通道上方且电性连接导电通道，和一含金属部形成于多晶硅部上方，其中一插塞接触(plug contact)着陆于含金属部上。根据实施例，对于进多晶硅和含金属的材料(metal-containingmaterial(s))可分别进行完整的表面处理，因而改善三维存储器结构的电性表现。

根据一实施例，提出一种三维半导体元件，包括：一基板，具有一阵列区域和一阶梯区域；一叠层结构，具有多层结构(multi-layers)叠置于该基板上，且多层结构包括导电层与绝缘层交错设置于该基板上，叠层结构包括多个存储器叠层(cell-stacks)形成于基板上并设置于阵列区域中；一导电通道(conductive channel)，形成于基板上并设置于阵列区域中，导电通道以垂直于多层结构延伸并向下延伸至基板；一导电插塞(conductiveplug)，形成于导电通道上方；和一插塞接触(plug contact)形成于导电插塞上方。其中导电插塞包括一多晶硅部(polysilicon portion)，形成于导电通道上方且电性连接该导电通道；和一含金属部(metal-containing portion)，形成于多晶硅部上方。插塞接触电性连接含金属部。

根据一实施例，提出一种三维半导体元件的制造方法，包括：提供一基板，具有一阵列区域和一阶梯区域；形成一叠层结构包括多层结构(multi-layers)于基板上；形成一导电通道于基板上并设置于阵列区域中，导电通道垂直于多层结构延伸并向下延伸至基板；形成一导电插塞于导电通道上方；和形成一插塞接触于导电插塞上方，其中导电插塞包括形成于导电通道上方且电性连接导电通道的一多晶硅部(polysilicon portion)，和形成于多晶硅部上方的一含金属部(metal-containing portion)，且插塞接触电性连接于含金属部。

为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示三维半导体元件的存储器比例和开启电流之间的关系曲线。

图2A～2D绘示根据本发明一实施例的三维半导体元件具有一导电插塞的制造方法。

图3A～3D绘示根据本发明一实施例，在形成导电插塞之后，形成具有接触孔的三维半导体元件的制造方法。

【符号说明】

10：基板

ML’、ML：多层结构

S_sub-1～S_sub-N：次叠层

111：绝缘层

111T：顶部绝缘层

112N：暂置层

112：导电层

13：通道结构

131：电荷捕捉层

132：导电通道

133：介电介质层

135：沟道

14：多晶硅插塞

141：多晶硅部

142：凹槽

143：含金属部

15、161：介电层

16：狭缝

17、171-173：孔洞

181：插塞接触

182：狭缝接触

183：接触孔

CP：导电插塞

CS：导电狭缝

C_ML：多层结构连接器

Aa：阵列区域

As：阶梯区域

t1：多晶硅部的厚度

t2：含金属部的厚度

W1：第一宽度

W2：第二宽度

具体实施方式

在此揭露内容的实施例中，提出一种三维半导体元件及其制造方法。根据实施例的一种三维半导体元件，一导电插塞(conductive plug)形成于导电通道(例如垂直的导电通道)上方，且导电插塞包括一多晶硅部(polysilicon portion)形成于导电通道上方且电性连接导电通道，和一含金属部(metal-containing portion)(例如金属或金属硅化物)形成于多晶硅部上方，其中一插塞接触(plug contact)设置着陆于含金属部上。根据实施例，导电插塞的含金属部、导电狭缝(conductive slit)和多层结构连接器(multilayeredconnectors)都包括(相同或不同)金属材料，因此在介电层中形成孔洞(vias)以暴露出导电插塞的含金属部、导电狭缝和多层结构连接器之后，可采用一金属表面处理(metalsurface treatment)(例如金属钨的表面处理)同时对这些包括金属的表面进行处理。再者，根据实施例的方法，也可在一形成含金属部之前，对导电插塞的多晶硅部(polysiliconportion)先进行多晶硅表面处理(poly surface treatment)。因此，于实施例的方法，对含金属部与多晶硅的表面可个别进行完整的表面处理，因而可有效改善应用的三维存储器元件的电性表现。例如，应用实施例可以避免传统制法中由于仅作钨表面处理(缺少多晶硅表面处理)而在开启电流(on-current)产生的尾电流问题(tail issue)，以及导电狭缝和存储器栅极(ex；一三维垂直通道(vertical-channel，VC)式的半导体元件的字线)电阻过高等问题。再者，实施例的方法不会对结构中的相关层和组件造成损伤，且实施例方法也适合用于制造数量多的叠层的三维存储器元件而无须采用耗时且昂贵的制造程序。因此，实施例的结构与制法实适合应用于量产。

此揭露内容的实施例其应用十分广泛，可应用在许多三维叠层半导体结构的工艺，例如是任何具有垂直结构的闪存、NAND、NOR和非挥发存储器。举例来说，实施例可应用在三维垂直通道(VC)式的半导体元件，但本揭露并不以此应用为限。以下提出相关实施例，配合附图以详细说明本揭露所提出的三维半导体结构的制造方法及其相关结构。然而本揭露并不仅限于此。实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，本揭露欲保护范围并非仅限于所述的方案。

需注意的是，本揭露并非显示出所有可能的实施例，本领域技术人员可在不脱离本揭露之精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。因此，未在本揭露提出的其他实施方案也可能可以应用。再者，附图已简化以利清楚说明实施例之内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本揭露保护范围之用。

再者，说明书与权利要求书中所使用的序数例如“第一”、“第二”、“第三”等用词，是为了修饰权利要求的元件，其本身并不包含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，所述序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

图2A～2D绘示根据本发明一实施例的三维半导体元件具有一导电插塞的制造方法。首先，提供一基板10，并在基板10上形成具多层结构(multi-layers)ML'的一叠层结构。如图2A所示，目前多层结构ML'包括数层绝缘层(insulating layers)111(例如氧化层)与暂置层(dummy layers)112N(例如氮化硅(SiN)层)交错设置于基板10上。之后一通道结构(channel structure)13形成于基板10上并设置于阵列区域Aa中，通道结构13以垂直于多层结构ML'的方式延伸，并向下延伸至基板10。

在形成通道结构13之前，先形成一穿孔(through hole)向下延伸至基板并穿过多层结构ML'。在形成通道结构13的一示例中，一ONO层(i.e.电荷捕捉层(charge trappinglayer))沉积于多层结构ML'上并沿着穿孔侧壁沉积；一多晶硅层(i.e.做为一导电通道(conductive channel)的一材料层)沉积于ONO层上并在穿孔内沿着ONO层侧壁沉积；之后沉积绝缘材料(例如氧化物沉积)填满穿孔内的剩余空间。之后，进行一蚀刻工艺以移除多层结构ML’上方(例如在多层结构ML'的一顶部绝缘层111T的上方)的多晶硅层和ONO层。

在一实施例中，如图2A所示，通道结构13包括一电荷捕捉层131(做为一记忆层之用)形成于穿孔侧壁、一导电通道132(例如一多晶硅通道层以控制多层结构的导电层)(例如未掺杂的多晶硅)沿着电荷捕捉层131沉积(也即多晶硅通道层在穿孔内沿着ONO层侧壁沉积)，和一介电介质层(dielectric medium layer)133填满穿孔内的剩余空间。介电介质层133例如是氧化层或空气。在一示例中，以一可流动的氧化物(flowable oxide)(例如市售的可流动氧化物

，其为一种常被使用的低介电常数的旋涂介电(spin-ondielectrics)材料)进行沉积而填满穿孔内的剩余空间，以做为介电介质层133。再者，一实施例中，做为一记忆层的电荷捕捉层131例如是一ONO层或一ONONO层或一ONONONO层。另外，如图2A所示，形成一沟道(trench)135于导电通道132上。

值得注意的是，在实施例的示例附图中，虽然以一通心粉式的通道结构(amacaroni-type channel configuration)做示例(也即，多晶硅部分填充以做为穿孔内的一通道层)，但本揭露并不以此为限。多晶硅也可完全填充于穿孔内做为通道层，以符合实际应用时的需求。因此，本揭露并不特别仅限制于某一特定方案的应用。

形成沟道135于导电通道132上方之后，形成一多晶硅插塞(polysilicon plug)14于沟道135中，如图2B所示。在形成一多晶硅插塞14的一示例中，另一多晶硅层可沉积于多层结构ML'上并填满沟道135，之后回蚀多晶硅层，因而在沟道135中形成多晶硅插塞14。

然后，移除一部分的多晶硅插塞14以形成一凹槽(recess)142，剩余的多晶硅则形成一多晶硅部(polysilicon portion)141位于导电通道132和介电介质层133上方，如图2C所示。

根据一实施例，其制造方法还包括在形成含金属部143之前，对多晶硅部141进行一第一表面处理(first surface treatment)，以增进欧姆接触(ohmic contact)。举例来说，第一表面处理可以是一湿式蚀刻，例如用稀释的氢氟酸(氟化氢的水溶液)以清洗残留在多晶硅部141上的残余氧化物。其他可造成氧化物损失(oxide loss)的处理方式也可能可应用。

之后，形成一含金属部(metal-containing portion)143于多晶硅部141上方，且含金属部143填满凹槽142，如图2D所示。因此，包括了多晶硅部141和含金属部143的一导电插塞(conductive plug)CP因而形成。在一示例中，令一含金属层(a metal-containinglayer)形成于多层结构上并填满凹槽142，并以一化学机械研磨(chemical-mechanicalpolishing，CMP)步骤而移除含金属层的未沉积于凹槽的部份。之后，沉积一介电层(adielectriclayer)15(例如一氧化层)于导电插塞CP上和多层结构ML'上方。所沉积的介电层15不但覆盖了导电插塞CP上和多层结构ML'，还提供了足够的厚度以符合后续进行工艺步骤的需求。

在一示例中，含金属部143包括金属硅化物(metal silicide)或金属(metal)，例如硅化钨(WSi)或钨(W)，或其他可应用的材料。再者，在一实施例中，含金属部143具有一厚度t2在约

范围之间。在另一实施例，含金属部143具有一厚度t2在约

范围之间，多晶硅部141具有一厚度t1在约

范围之间。然而，含金属部143的厚度t2可以大于、等于或小于多晶硅部141的厚度t1，本揭露对此并不多作限制。值得注意的是，这些数值仅提出做为举例说明之用，而非用以限制本揭露之用。再者，在一示例中，先沉积一势垒层(barrier layer(例如钛/氮化钛(Ti/TiN)，再沉积金属如钨，以形成含金属部143。

虽然为了清楚说明，仅在图2A-2D中绘示一个导电通道132和一个导电插塞CP于基板10的阵列区域Aa中，但是实际应用时，如本领域技术人员所知，实际包括多个导电通道132和导电插塞CP。另外，在一三维半导体元件中形成实施例的导电插塞以后的一后续工艺也说明如下。

请参照图3A～3D，其绘示根据本发明一实施例，在形成导电插塞之后，形成具有接触孔的三维半导体元件的制造方法。一般来说，一叠层结构包括多个存储器叠层(cell-stacks)形成于基板10上并设置于阵列区域Aa中，和多个次叠层(sub-stacks)形成于基板10上并与一阶梯区域As的N个梯级对应设置以分别形成接触区域(contact regions)。在附图中，基板10的一阵列区域Aa和一阶梯区域As示例，以做说明之用。

如图3A所示，形成一狭缝(slit)16垂直于多层结构ML'延伸并向下延伸至基板10。再者，透过狭缝16掏空多层结构ML'的暂置层112N(例如氮化硅层)。

将多层结构ML'的暂置层112N置换为导电层(conductive layers)112，之后使位于不同存储器平面(different cell planes)的所述导电层112相互隔绝，如图3B所示。再者，形成一导电材料于狭缝16以形成一导电狭缝(conductive slit)CS，其中图3B所示的多层结构ML包括多个导电层112与绝缘层111交错设置于基板10上。在一示例中，导电狭缝CS的一向下延伸方向实质上与导电通道132的一向下延伸方向平行。

在一示例中，在移除暂置层(ex：SiN)和沉积一导电材料(i.e.例如钨)于原先暂置层的位置之后，回蚀导电材料以隔绝ML位于不同存储器平面的导电材料间的连接，因而形成多层结构的导电层112于不同的存储器平面。应用于一三维垂直通道(VC)式的半导体元件时，不同存储器平面的导电层112做为栅极电极。之后，在形成导电狭缝CS之前，沉积一介电层161，例如一氧化层，在狭缝16中以做为一衬里层，并且密封住位于不同存储器平面的导电层112的端部。

再者，在一示例中，先沉积一势垒层(barrier layer)例如钛/氮化钛(Ti/TiN)于狭缝16的侧壁，再沉积一导电材料例如金属钨以填满狭缝16。之后，进行金属钨的化学机械研磨(CMP)步骤以形成导电狭缝CP。

在一示例中，绘示包括N个梯级的阶梯区域As，N为大于或等于1的整数，其中叠层结构的次叠层(i.e.S_sub-1至S_sub-N)与阶梯区域As的N个梯级对应设置，以分别形成接触区域(contact regions)。在形成导电狭缝CP后，形成多个多层结构连接器(multilayeredconnectors)C_ML分别连接各个次叠层的所述导电层的降落区域(landing areas)。之后，在介电层15中形成多个孔洞(vias)17，例如孔洞171-173，这些孔洞17至少分别暴露出导电插塞CP的含金属部143、导电狭缝CS和所述多层结构连接器C_ML。如图3C所示，孔洞171暴露出导电插塞CP的含金属部143，孔洞172暴露出导电狭缝CS，孔洞173暴露出多层结构连接器C_ML。

根据一实施例，制造方法可还包括：对含金属部143、导电狭缝CS和所述多层结构连接器C_ML进行一第二表面处理(second surface treatment)，以增进欧姆接触(ohmiccontact)。例如，第二表面处理可以是一干式清洗步骤(例如以一等离子体干蚀刻处理方式去除表面杂质)。第二表面处理可有效解决传统制造方法中所遭遇到如导电狭缝和存储器栅极(一三维垂直通道(VC)式的半导体元件的字线)的电阻过高的问题。

之后，如图3D所示，沉积一接触材料(contact material)于孔洞中(如171-173)，以在孔洞171中形成一插塞接触(plug contact)181而电性连接于含金属部143，在孔洞172中形成一狭缝接触(slit contact)182而电性连接于导电狭缝CS，以及在孔洞173中形成多个接触孔(contact vias)183以分别电性连接对应的所述多层结构连接器C_ML。

如图3D所示，根据实施例的结构，含金属部143具有一第一宽度(first width)W1，而插塞接触181具有一第二宽度(second width)W2，且第一宽度W1大于第二宽度W2。第一宽度W1和第二宽度W2彼此平行，且可在平行于基板10的平面上量测所述宽度。在一实施例，第一宽度W1例如是第二宽度W2的2倍至4倍范围之间。在另一实施例，第一宽度W1例如是第二宽度W2的2.5倍至3.5倍范围之间。在一实施例，第一宽度W1例如是第二宽度W2的约3倍。值得注意的是，这些数值仅提出做为举例说明之用，而非用以限制本揭露之用。

再者，实施例的含金属部143可包括金属硅化物(metal silicide)例如硅化钨(WSi)，或是金属(metal)例如钨(W)，或是其他适合应用的材料。其中导电插塞CP的含金属部143、导电狭缝CS和所述多层结构连接器C_ML可包括相同金属或不同金属。在一实施例中，导电插塞CP的含金属部143和多层结构ML的导电层112(在栅极置换后)包括相同金属。在一实施例中，导电狭缝CS和导电插塞CP的含金属部143包括相同金属。在一实施例中，导电狭缝CS、含金属部143、多层结构ML的导电层112和多层结构连接器C_ML可能包括相同金属或包括相同材料。再者，插塞接触181、狭缝接触182和接触孔183可能和实施例的含金属部143包括相同金属或包括相同材料。

根据上述，实施例提出一种三维半导体结构及其制造方法，其中一导电插塞(conductive plug)形成于导电通道(例如垂直的导电通道)上方，导电插塞包括一多晶硅部(polysilicon portion)形成于导电通道上方且电性连接导电通道，和一含金属部(metal-containing portion)(例如金属或金属硅化物)形成于多晶硅部上方。一插塞接触(plug contact)设置着陆于实施例的含金属部上。实施例的制造方法利用一自对准多晶硅回蚀方式(a self-aligned polysilicon etching back approach)，以克服传统对于多晶硅和金属(例如W)进行表面处理的困难。实施例的自对准多晶硅回蚀方式可先进行多晶硅表面处理(例如对多晶硅部141进行第一表面处理)，并且之后对含有金属的表面进行一金属表面处理(metal surface treatment)(例如，对所有含有相同或不同金属材料的含金属部143、导电狭缝和多层结构连接器的表面同时进行第二表面处理)。因此，根据实施例的制造方法，可对于多晶硅与含金属部的表面个别进行完整的表面处理，因而可有效改善应用的三维存储器元件的电性表现。例如获得更好的开启电流的性质(ex；没有尾电流的问题)，并且可维持例如导电狭缝、存储器栅极(cell gates)和接触(contacts)于较低的阻值。再者，实施例的方法不会对结构中的相关层和组件造成损伤，且实施例方法也适合用于制造数量多的叠层的三维存储器元件而无须采用耗时且昂贵的制造程序。因此，实施例的结构与制法实适合应用于量产。

如上述图标的结构和步骤，是用以叙述本揭露的部分实施例或应用例，本揭露并不限制于上述结构和步骤的范围与应用方案。其他不同结构方案的实施例，例如不同内部组件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此图标的结构仅为举例说明之用，而非限制之用。本领域技术人员应当知晓，应用本揭露的相关结构和步骤过程，例如三维半导体元件中于阵列区域的相关元件和层的排列方式，或制造步骤细节等，都可能以依实际应用方案所需而可能有相应的调整和变化。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维(three-dimensional，3D)半导体元件，包括：

一基板，具有一阵列区域(array area)和一阶梯区域(staircase area)；

一叠层结构，具有多层结构(multi-layers)叠置于该基板上，且该多层结构包括导电层(conductive layers)与绝缘层(insulating layers)交错设置于该基板上，该叠层结构包括多个存储器叠层(cell-stacks)形成于该基板上并设置于该阵列区域中；

一导电通道(conductive channel)，形成于该基板上并设置于该阵列区域中，该导电通道以垂直于该多层结构延伸并向下延伸至该基板；

一导电插塞(conductive plug)，形成于该导电通道上方，且该导电插塞包括：

一多晶硅部(polysilicon portion)，形成于该导电通道上方且电性连接该导电通道；和

一含金属部(metal-containing portion)，形成于该多晶硅部上方；和

一插塞接触(plug contact)，形成于该导电插塞上方且电性连接该含金属部。

2.如权利要求1所述的三维半导体元件，其中该含金属部具有一第一宽度(firstwidth)，该插塞接触具有一第二宽度(second width)，且该第一宽度大于该第二宽度。

3.如权利要求1所述的三维半导体元件，其中该含金属部包括金属硅化物(metalsilicide)或金属(metal)。

4.如权利要求1所述的三维半导体元件，其中该含金属部具有一厚度在

范围之间。

5.如权利要求1所述的三维半导体元件，其中该含金属部和该多层结构的所述导电层包括相同金属。

6.如权利要求1所述的三维半导体元件，其中该阶梯区域包括N个梯级(N steps)，N为大于或等于1的整数，且该叠层结构还包括多个次叠层(sub-stacks)形成于该基板上，且所述次叠层与该阶梯区域的该N个梯级对应设置以分别形成接触区域(contact regions)，该三维半导体元件还包括：

多层结构连接器(multilayered connectors)分别连接各所述次叠层的所述导电层的降落区域(landing areas)；和

多个接触孔(contact vias)，分别形成于所述多层结构连接器上并分别电性连接对应的所述多层结构连接器。

7.如权利要求6所述的三维半导体元件，其中该导电插塞的该含金属部和所述多层结构连接器包括相同金属。

8.如权利要求6所述的三维半导体元件，其中该含金属部、该插塞接触、所述多层结构连接器和所述接触孔包括相同材料。

9.一种三维半导体元件的制造方法，包括：

提供一基板，具有一阵列区域(array area)和一阶梯区域(staircase area)；

形成一叠层结构包括多层结构(multi-layers)于该基板上；

形成一导电通道(conductive channel)于该基板上并设置于该阵列区域中，该导电通道以垂直于该多层结构延伸并向下延伸至该基板；

形成一导电插塞(conductive plug)于该导电通道上方，且该导电插塞包括：

一多晶硅部(polysilicon portion)，电性连接该导电通道；和

一含金属部(metal-containing portion)，形成于该多晶硅部上方；和

形成一插塞接触(plug contact)于该导电插塞上方，其中该插塞接触电性连接于该含金属部。

10.如权利要求9所述的制造方法，其中形成该导电插塞的步骤包括：

形成一沟道(trench)于该导电通道上；

形成一多晶硅插塞(polysilicon plug)于该沟道中；

移除一部分的该多晶硅插塞以形成一凹槽(recess)，剩余的该多晶硅部形成于该导电通道上；和

形成该含金属部于该多晶硅部上，且该含金属部填满该凹槽，其中该导电插塞包括该多晶硅部和该含金属部。

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