CN114300470A - 一种半导体器件及其制备方法、存储器及存储系统 - Google Patents

Abstract

本发明公开了一种半导体器件及其制备方法、存储器及存储系统，先在衬底上形成包括交替层叠设置的层间牺牲层和层间绝缘层的堆叠层，再形成贯穿所述堆叠层的多排第一沟道孔。然后通过所述第一沟道孔刻蚀所述层间牺牲层，以形成位于所述第一沟道孔周围的第一空腔。最后在所述第一空腔中填充栅极层。本发明通过第一沟道孔将各个孔周围的层间牺牲层置换为栅极层，工艺难度低且不容易形成气隙。

Description

一种半导体器件及其制备方法、存储器及存储系统

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法、存储器及存储系统。

背景技术

自3D NAND技术应用于实际生产，人们对于容量及成本的追求，使得叠加层数越来越高，由24层增加到目前的100层，以及后续200，300层。

随着叠加层数的增加，以及堆叠层减薄和沟道孔的尺寸增加，栅极层填充的难度也会随之增加，比如栅极层填充中会产生气隙，从而导致栅极层中的氟扩散。栅极层中的氟气体会向上下层间绝缘层扩散、向沟道结构中扩散，以及向阵列共源极中扩散。氟会侵蚀或攻击这些结构使其遭到破坏，进而导致漏电、失效。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法、存储器及存储系统，旨在降低栅极层的填充难度，进而解决栅极层中产生气隙的问题。

第一方面，本发明提供一种半导体器件的制备方法，所述制备方法包括：

提供衬底；

在所述衬底上形成堆叠层，所述堆叠层包括交替层叠设置的层间牺牲层和层间绝缘层；

形成贯穿所述堆叠层的多排第一沟道孔；

通过所述第一沟道孔刻蚀所述层间牺牲层，以形成位于所述第一沟道孔周围的第一空腔；

在所述第一空腔中形成栅极层。

进一步优选的，所述多排第一沟道孔分为间隔的多组第一沟道孔组，相邻所述第一沟道孔组之间的组间距离，大于所述第一沟道孔组内相邻的任意两个所述第一沟道孔之间的孔间距离。

进一步优选的，所述通过所述第一沟道孔刻蚀所述层间牺牲层的步骤之后，还形成位于所述多排第一沟道孔两外侧的排间支撑结构。

进一步优选的，形成所述排间支撑结构之后，所述制备方法还包括：

对所述排间支撑结构进行氧化。

进一步优选的，所述通过所述第一沟道孔刻蚀所述层间牺牲层的步骤之后，相邻所述第一沟道孔组之间的部分所述层间牺牲层保留，以形成多个间隔设置的组间支撑结构。

进一步优选的，所述制备方法还包括：

在任意相邻的两组所述第一沟道孔组之间形成至少一个第二沟道孔；

通过所述第二沟道孔刻蚀所述层间牺牲层，以形成位于第二沟道孔周围的第二空腔，所述第二空腔与所述第一空腔连通；

在所述第一空腔和所述第二空腔中形成所述栅极层。

进一步优选的，任意相邻两组所述第一沟道孔组之间的所述第二沟道孔的数量为多个，且相邻两个所述第二沟道孔之间的距离大于相邻两个所述第一沟道孔之间的所述孔间距离，相邻两个所述第二沟道孔之间的距离大于相邻两个所述第一沟道孔和所述第二沟道孔之间的距离。

进一步优选的，所述第二沟道孔将所述组间支撑结构隔断。

进一步优选的，形成所述组间支撑结构之后，所述制备方法还包括：

对所述组间支撑结构进行氧化。

进一步优选的，所述多排第一沟道孔平均分为多组第一沟道孔组。

进一步优选的，所述多排第一沟道孔的数量为9排，3排所述第一沟道孔为一组。

进一步优选的，所述在所述第一空腔和所述第二空腔中形成所述栅极层的步骤之前，所述制备方法还包括：

在所述第一空腔和所述第二空腔内依次沉积第一高K介质层和第一阻挡层。

进一步优选的，所述栅极层具有暴露于所述第一沟道孔或所述第二沟道孔的第一侧面，所述层间绝缘层具有暴露于所述第一沟道孔或所述第二沟道孔的第二侧面；所述在所述第一空腔和所述第二空腔中形成所述栅极层的步骤之后，所述制备方法还包括：

在所述栅极层的所述第一侧面形成第二阻挡层；

在所述第二阻挡层的表面和所述层间绝缘层的所述第二侧面依次形成第二高K介质层和间隔绝缘层。

进一步优选的，所述在所述第二阻挡层的表面和所述层间绝缘层的所述第二侧面依次形成第二高K介质层和间隔绝缘层的步骤之后，所述制备方法还包括：分别在所述第一沟道孔和所述第二沟道孔中形成第一沟道结构和第二沟道结构。

第二方面，本发明提供一种半导体器件，所述半导体器件包括：

衬底；

位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠设置的栅极层和层间绝缘层；

贯穿所述堆叠结构的多排第一沟道结构，所述多排第一沟道结构分为间隔的多组第一沟道结构组；

位于相邻两层所述层间绝缘层之间，且与所述栅极层连接的支撑结构。

进一步优选的，所述支撑结构包括位于所述多排第一沟道结构两外侧的排间支撑结构，以及位于相邻两个所述第一沟道结构组之间的组间支撑结构。

进一步优选的，相邻所述第一沟道结构组之间的组间距离，大于所述第一沟道结构组内相邻的任意两个所述第一沟道结构之间的孔间距离。

进一步优选的，所述半导体器件还包括：

位于任意相邻的两组所述第一沟道结构组之间的至少一个第二沟道结构；

其中，所述第二沟道结构将所述组间支撑结构隔断。

进一步优选的，任意相邻两组所述第一沟道结构组之间的所述第二沟道结构的数量为多个，且相邻两个所述第二沟道结构之间的距离，大于所述第一沟道结构组内相邻的任意两个所述第一沟道结构之间的孔间距离；相邻两个所述第二沟道结构之间的距离大于相邻两个所述第一沟道结构和所述第二沟道结构之间的距离。

进一步优选的，所述多排第一沟道结构平均分为多组第一沟道结构组。

进一步优选的，所述多排第一沟道结构的数量为9排，3排所述第一沟道结构为一组。

进一步优选的，所述半导体器件还包括：

第一高K介质层，所述第一高K介质层位于所述栅极层与所述层间绝缘层之间，以及所述栅极层与所述支撑结构之间；

第一阻挡层，所述第一阻挡层位于所述栅极层与所述第一高K介质层之间。

进一步优选的，所述半导体器件还包括：

第二阻挡层，所述第二阻挡层位于所述栅极层与所述第一沟道结构或第二沟道结构之间；

第二高K介质层，所述第二高K介质层位于所述第二阻挡层与所述第一沟道结构或第二沟道结构之间；

间隔绝缘层，所述间隔绝缘层位于所述第二高K介质层与所述第一沟道结构或第二沟道结构之间，所述层间绝缘层与第一沟道结构或第二沟道结构之间，以及所述第一沟道结构和所述第二沟道结构的底部。

第三方面，本发明提供一种存储器，包括：

如上述第15项-第23项中任一项所述的半导体器件；

外围电路，所述外围电路与所述半导体器件电连接。

第四方面，本发明提供一种存储系统，包括：

如第三方面所述的存储器；

控制器，所述控制器与所述存储器电连接，用于控制所述存储器存储数据。

本发明的有益效果是：提供一种半导体器件及其制备方法、存储器及存储系统，先在衬底上形成包括交替层叠设置的层间牺牲层和层间绝缘层的堆叠层，再形成贯穿所述堆叠层的多排第一沟道孔。然后通过所述第一沟道孔刻蚀所述层间牺牲层，以形成位于所述第一沟道孔周围的第一空腔。最后在所述第一空腔中填充栅极层。本发明通过第一沟道孔将各个孔周围的层间牺牲为置换层栅极层，工艺难度低且不容易形成气隙。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1是本发明实施了提供的半导体器件的制备方法的流程示意图；

图2-图6是本发明实施例提供的半导体器件在制备过程中的结构示意图；

图7是本发明实施例提供的图2中半导体器件沿A-A处的截面结构示意图；

图8是本发明实施例提供的图4中半导体器件沿A-A处的截面结构示意图；

图9是本发明实施例提供的图5中半导体器件沿A-A处的截面结构示意图；

图10-图11是本发明实施例提供的半导体器件在形成支撑结构之后且在形成栅极层之前的制备过程中的结构示意图；

图12-图14是本发明实施例提供的半导体器件在形成栅极层之后的制备过程中的结构示意图；

图15是本发明实施例提供的第一沟道孔和第二沟道孔的排列结构示意图；

图16是本发明实施例提供的半导体器件的结构示意图；

图17是本发明实施例提供的存储器的结构示意图；

图18是本发明实施例提供的存储系统的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

请参阅图1，图1是本发明实施了提供的半导体器件的制备方法的流程示意图。请同时参阅图2-图6，图2-图6是本发明实施例提供的半导体器件在制备过程中的结构示意图。该制备方法包括以下步骤S1-S6。

请参见图1中的步骤S1-S3和图2，以及图7，图7是本发明实施例提供的图2中半导体器件沿A-A处的截面结构示意图。需要说明的是，图2显示的是图7中半导体器件在层间牺牲层处沿平行于衬底的XY平面的截面结构示意图。

步骤S1：提供衬底10。

步骤S2：在所述衬底10上形成堆叠层20，所述堆叠层20包括交替层叠设置的层间牺牲层201和层间绝缘层202。

如图7所示，衬底10可以为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为堆叠层，例如Si/SiGe等。

堆叠层20包括沿垂直于衬底10的方向(Z)交替层叠的层间绝缘层202和层间牺牲层201，层间绝缘层202可以为氧化硅，层间牺牲层201可以为氮化硅。层间绝缘层202和层间牺牲层201具有不同的刻蚀选择性。层间绝缘层202和层间牺牲层201的形成方法包括但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom LayerDeposition,ALD)和物理气相沉积(Physical Vapor Deposition,PVD)等。

层间牺牲层201在后续工艺中会被置换成栅极层。所述堆叠层的层数例如可以为8层、32层、64层、以及更高的层数(比如超过200层)，堆叠的层数越多，越能提高存储器件的集成度。但是堆叠的层数越多，沟道结构之间的间距减小且层间牺牲层201的厚度减小，通过栅线缝隙去除层间牺牲层201后形成的空腔非常小，因此在通过栅线缝隙在空腔内壁沉积栅极层到一定厚度时，容易提前封口，导致容易产生气隙。

步骤S3：形成贯穿所述堆叠层20的多排第一沟道孔30。

在一实施例中，所述多排第一沟道孔30分为间隔的多组第一沟道孔组301。在形成所述第一沟道孔30的工艺中，可以同时在任意相邻的两组所述第一沟道孔组301之间形成至少一个第二沟道孔40，因此可以说所述至少一个第二沟道孔40将多排第一沟道孔30隔开成多组第一沟道孔组301。具体的，可以利用掩模板对堆叠层20进行刻蚀，以形成沿垂直于衬底10的方向(Z)贯穿堆叠层20的第一沟道孔30和第二沟道孔40。

在一具体实施例中，第一沟道孔30和第二沟道孔40的排列如图2所示，任意相邻两组所述第一沟道孔组301之间的所述第二沟道孔40的数量为多个(例如2个)。进一步，多个第二沟道孔40可以排成一排或多排。当第二沟道孔40排成1排或者排成多排且多排第二沟道孔40相邻时，则第二沟道孔40将多排第一沟道孔30隔开成两组；当第二沟道孔40排成多排时，但每排分别分布于相邻两个第一沟道孔组301之间，则第二沟道孔40将多排第一沟道孔30隔开成至少三组。

进一步，所述多排第一沟道孔30平均分为多组第一沟道孔组301。一排所述第二沟道孔40可以位于相邻的两组所述第一沟道孔组301之间，则当第二沟道孔40一共为2排时，可以将多排第一沟道孔30隔开成3组。

例如，在9排孔的产品中，即所述多排第一沟道孔30的数量为9排，所述第二沟道孔40一共为2排，这2排第二沟道孔40可以将9排第一沟道孔30平均隔开成3组，即将3排第一沟道孔30划分为一组。

在一具体实施例中，相邻的两组所述第一沟道孔组301之间的距离相等，且等于组间距离D1；每组所述第一沟道孔组301中任意相邻的两个所述第一沟道孔30之间的距离相等，且等于孔间距离D2；所述组间距离D1大于孔间距离D2。

因此本实施例中的沟道孔的排布相对于现有9排孔的排布，在多排第一沟道孔30之间增加了第二沟道孔40(将多排第一沟道孔30划分为多组第一沟道孔组301)，同时增加了第一沟道孔组301的组间距离D1。

可以理解的是，在第一沟道孔组301之间，相邻两个第二沟道孔40的间距相等且等于D3。在一具体实施例中，相邻两个所述第一沟道孔30之间的孔间距离D2，小于相邻两个所述第二沟道孔40之间的距离D3。相邻两个所述第二沟道孔40之间的距离D3大于相邻两个所述第一沟道孔30和所述第二沟道孔40之间的距离D4。也就是说第一沟道孔30的排布更密，第二沟道孔40的排布更稀，这样可以使得第二沟道孔40之间留出更多空间。

进一步的，第二沟道孔40与相邻的第一沟道孔30的距离，可以等于每组中相邻两个第一沟道孔30之间的孔间距离D2。

在另一实施例中，请参阅图15，图15是本发明实施例提供的第一沟道孔和第二沟道孔的排列结构示意图。本实施例与图2中实施例的区别在于，任意相邻两组所述第一沟道孔组301之间的所述第二沟道孔40的数量为1个。

请参阅图1中的步骤S4和图3。

步骤S4：通过所述第一沟道孔30刻蚀所述层间牺牲层201，以形成位于所述第一沟道孔30周围的第一空腔。

在一实施例中，在通过第一沟道孔30刻蚀层间牺牲层201的工艺中，可以同时通过第二沟道孔40刻蚀所述层间牺牲层201，以形成与第一空腔连通的第二空腔。其中第一空腔和第二空腔连通形成空腔2011。

具体的，刻蚀剂从第一沟道孔30和第二沟道孔40进入，以刻蚀第一沟道孔30和第二沟道孔40周围的部分层间牺牲层201。由于每组第一沟道孔组301中的第一沟道孔30之间的间距均匀，因此可以通过控制刻蚀的时间使得第一沟道孔30和所述第二沟道孔40周围的层间牺牲层201被刻蚀形成空腔2011，所述空腔2011在各层层间牺牲层201间连通。而由于组间距离D1较大且第二沟道孔40之间的距离较远，因此有部分层间牺牲层201未被刻蚀。保留的层间牺牲层201形成支撑结构2010，支撑结构2010包括：位于所述多排第一沟道孔30两外侧的排间支撑结构2012；以及多个间隔设置的组间支撑结构2013。其中，组间支撑结构2013位于相邻两组第一沟道孔组301之间，只是被第二沟道孔40隔开。

其中，组间支撑结构2013和排间支撑结构2012可以在刻蚀层间牺牲层201的过程中对整体结构起支撑作用。

请参阅图4和图8，图8是本发明实施例提供的图4中半导体器件沿A-A处的截面结构示意图。

在一实施例中，在步骤S4之后，该半导体器件的制备方法还可以包括：将所述排间支撑结构2012与所述组间支撑结构2013氧化成支撑结构203。

具体的，可以采用氧化工艺，通过第一沟道孔30和第二沟道孔40将所述排间支撑结构2012与所述组间支撑结构2013氧化成氧化硅，以作为支撑结构203，以免刻蚀层间牺牲层201后层间绝缘层202发生坍塌。

其中，所述支撑结构203包括：位于所述多排第一沟道孔30两外侧的排间支撑结构2031；以及所述第二沟道孔40之间的组间支撑结构2032，所述组间支撑结构2032被第二沟道孔40隔断。

需要说明的是，从图8可以看到中间的层间绝缘层202似乎是悬空的，这是因为截面刚好在沟道孔处。实际上，每一层层间绝缘层202在不存在沟道孔的位置都是连接的。

请参阅图1中的步骤S5和图5，以及图9，图9是本发明实施例提供的图5中半导体器件沿A-A处的截面结构示意图。

步骤S5：在所述第一空腔中形成栅极层2014。

在一实施例中，在第一空腔中形成栅极层2014的工艺中，可以同时在第二空腔中形成所述栅极层2014，即在空腔2011中沉积栅极层2014。

具体的，通过第一沟道孔30和第二沟道孔40将栅极层2014(比如钨)沉积在空腔2011的内壁，由于栅极层2014不会在沟道结构上沉积，因此不会导致提前封口，所以不会在填充过程中产生气隙。栅极层2014的材料可以包括金属，诸如钨(W)，还可以包括多晶硅或者金属硅化物，例如从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、W和钛(Ti)中选择的金属硅化物。形成栅极层2014后，层间绝缘层202和栅极层2014形成堆叠结构20a。

如图5所示，第二沟道孔40的周围也填充有栅极层2014，因此在同一层中，所有沟道孔的栅极层2014都是连接的。

在形成所述栅极层2014之后，该制备方法还可以包括：对所述栅极层2014进行高温处理，以释放氟气体。具体可以采用高温处理，以释放氟气体。

在一实施例中，在步骤S5之前，该制备方法还包括：在所述空腔2011内依次沉积第一高K介质层50和第一阻挡层60，所述第一高K介质层50与所述支撑结构203和所述层间绝缘层202接触，所述第一阻挡层60包围所述栅极层2014。第一高K介质层50的材料可以包括三氧化二铝(Al₂O₃)和氧化铪(HfO₂)其中至少之一，第一阻挡层60的材料可以为氮化钛或氮化钨。

请参阅图10-图11，图10-图11是本发明实施例提供的半导体器件在形成支撑结构之后且在形成栅极层之前的制备过程中的结构示意图。

如图10所示，在步骤S5之前，先在空腔2011内依次沉积第一高K介质层50和第一阻挡材料61，第一高K介质层50和第一阻挡材料61还覆盖顶部的层间绝缘层202的上表面。

如图11所示，然后在第一阻挡材料61的表面沉积栅极材料20141，所述栅极材料20141也覆盖顶部的层间绝缘层202的上表面。

形成栅极层2014时，对图11中的第一阻挡材料61和栅极材料20141进行刻蚀，只留下位于空腔2011中的第一阻挡材料61和栅极材料20141。如图9所示，位于空腔2011中的第一阻挡材料61作为第一阻挡层60，位于空腔2011中的栅极材料20141作为栅极层2014。

请参阅图12-图14，图12-图14是本发明实施例提供的半导体器件在形成栅极层之后的制备过程中的结构示意图。

如图9所示，形成栅极层2014后所述栅极层2014具有暴露于所述第一沟道孔30或所述第二沟道孔40的第一侧面。层间绝缘层202具有暴露于所述第一沟道孔30或所述第二沟道孔40的第二侧面。该制备方法还包括：在所述栅极层2014的所述第一侧面形成第二阻挡层70(图12)；在所述第二阻挡层70的表面和所述层间绝缘层202的所述第二侧面依次形成第二高K介质层80(图13)和间隔绝缘层90(图14)。换句话说，第二高K介质层80还覆盖第一高K介质层50露出的表面。

在一具体实施例中，第二阻挡层70和第二高K介质层80可以位于空腔2011内，也可以刚好填充空腔2011。

如图14所示，形成间隔绝缘层90后，然后分别在所述第一沟道孔30和所述第二沟道孔40中形成第一沟道结构31和第二沟道结构41(图14中未显示第二沟道结构41，可以参见图6)。当第二阻挡层70和第二高K介质层80位于空腔2011内时，间隔绝缘层90可以填充剩余空腔以使沟道孔的侧壁平坦，便于后续在平坦的侧壁上形成沟道结构。所述间隔绝缘层90位于所述第二高K介质层80与所述第一沟道结构31(或第一沟道孔30)或第二沟道结构41(或第二沟道孔40)之间，所述间隔绝缘层90还位于所述层间绝缘层202与第一沟道结构31(或第一沟道孔30)或第二沟道结构41(或第二沟道孔40)之间，以及所述间隔绝缘层90还位于所述第一沟道结构31(或第一沟道孔30)和所述第二沟道结构41(或第二沟道孔40)的底部。

形成第一沟道结构31和第二沟道结构41的步骤可以具体包括：在所述间隔绝缘层90的表面依次形成存储层311和沟道层312；在所述沟道层312的表面形成填充所述第一沟道孔30和所述第二沟道孔40的介质层313。存储层311包括依次形成在间隔绝缘层90的表面的电荷阻挡层、电荷捕获层和隧穿层(图中未示出)。其中，第一沟道结构31和第二沟道结构41的排布方式如图6所示。

其中，阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷俘获层的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构。沟道层312的示例性结构为多晶硅，介质层313可以为氧化硅，但可以理解这些层可以选择其他材料。

本发明实施例提供的半导体器件的制备方法中，由于堆叠层20的层数不断增加，导致沟道孔密度高且相互间距小以及层间牺牲层201厚度小，打破传统的从栅线缝隙将层间牺牲层201置换为栅极层2014的方案，改为通过第一沟道孔30和第二沟道孔40将层间牺牲层201去除并填充栅极层2014，这种工艺能有效解决栅极层2014填充时产生气隙的问题，进而减少从气隙扩散出去的氟气体，从而减少氟扩散导致的一系列问题。另外，从第一沟道孔30和第二沟道孔40进行置换工艺，为了避免层间绝缘层202发生坍塌，本发明实施例重新设计沟道孔的排布(增加第二沟道孔40和间距调整)，从而在刻蚀层间牺牲层201时在间距较大处形成支撑结构203以达到支撑的效果。

现有技术中采用栅线缝隙进行置换的工艺，是先形成沟道结构，再去除层间牺牲层201填充栅极层2014。若刻蚀层间牺牲层201的时间较短，则层间牺牲层201不能被完全去除进而造成残留，若刻蚀的时间较长，则可能会对刻蚀到沟道结构使沟道结构被破坏。本发明实施例提供的制备方法，在形成沟道结构之前就进行了置换工艺，不会破坏沟道结构。而且通过沟道孔刻蚀层间牺牲层201，不需要很长的时间就可以形成在各层连通的空腔2011，可有效减少层间牺牲层201的残留。另外，本时实施例提供的制备方法还可以节省栅线缝隙的相关工艺，利用其他工艺形成源极。

本发明实施例还提供一种半导体器件，该半导体器件可以由上述实施例提供的半导体器件的制备方法制备而成，可以参见图6和图14。

该半导体器件包括：衬底10；位于所述衬底10上的堆叠结构20a，所述堆叠结构20a包括交替层叠设置的栅极层2014和层间绝缘层202；贯穿所述堆叠结构20a的多排第一沟道结构31，所述多排第一沟道结构31分为间隔的多组第一沟道结构组301；位于相邻两层所述层间绝缘层202之间，且与所述栅极层2014连接的支撑结构203。

在一具体实施例中，所述支撑结构203包括位于所述多排第一沟道结构31两外侧的排间支撑结构2031，以及位于相邻第一沟道结构组301之间的组间支撑结构2032。其中，支撑结构203的材料可以为氮化硅，也可以为氧化硅。

其中，相邻两组所述第一沟道结构组301的组间距离D1，大于每组所述第一沟道结构组301中相邻的任意两个所述第一沟道结构31之间的孔间距离D2。

在一实施例中，所述半导体器件还包括：位于任意相邻的两组所述第一沟道结构组301之间的至少一个第二沟道结构41。其中，所述第二沟道结构41将所述组间支撑结构2032隔断。

其中，任意相邻两组所述第一沟道结构组31之间的所述第二沟道结构41的数量为多个。且相邻两个第二沟道结构41之间的距离D3，大于所述第一沟道结构组301内相邻的任意两个所述第一沟道结构31之间的孔间距离D2。相邻两个所述第二沟道结构41之间的距离D3，大于相邻两个所述第一沟道结构31和所述第二沟道结构41之间的距离D4。

在一实施例中，所述多排第一沟道结构31平均分为多组第一沟道结构组301。例如，所述多排第一沟道结构31的数量为9排，3排所述第一沟道结构31为一组。所述第二沟道结构41为2排，每一排所述第二沟道结构41位于相邻的两组所述第一沟道结构组301之间。

该半导体器件还可以包括第一高K介质层50和第一阻挡层60，所述第一高K介质层50位于所述栅极层2014与所述层间绝缘层202之间，以及所述栅极层2014与所述支撑结构203之间。所述第一阻挡层60位于所述栅极层2014与所述第一高K介质层50之间。

该半导体器件还可以包括：第二阻挡层70，所述第二阻挡层70位于所述栅极层2014与所述第一沟道结构31或第二沟道结构41之间；第二高K介质层80，所述第二高K介质层80所述位于所述第二阻挡层70与所述第一沟道结构31或第二沟道结构41之间；间隔绝缘层90，所述间隔绝缘层90位于所述第二高K介质层80与所述第一沟道结构31或第二沟道结构41之间，所述层间绝缘层202与第一沟道结构31或第二沟道结构41之间，以及所述第一沟道结构31和所述第二沟道结构41的底部。

在本实施例中，所述第一沟道结构31包括依次位于所述间隔绝缘层90的表面的存储层311、沟道层312和介质层313；所述第二沟道结构41包括依次位于所述间隔绝缘层90的表面的所述存储层、所述沟道层和所述介质层。

请参阅图16，图16是本发明实施例提供的半导体器件的结构示意图。

该半导体器件100a是基于图14中半导体器件在产品上的结构，该半导体器件100a中与图14相同的标号表示相同的结构，在此不再赘述。本实施例仅对半导体器件100a与图14中半导体器件的区别进行说明。

该半导体器件100a中的沟道结构31端部的衬底被去除了，且其端部的存储层311被去除以露出沟道层312。该半导体器件100a还包括覆盖沟道层312和堆叠结构20a的共源极层10a，以及键合在堆叠结构20a背离所述共源极层10a一侧的外围电路芯片10b。

本发明实施例提供的半导体器件，对第一沟道结构31和第二沟道结构41进行特殊的排布，使得可以在沟道孔间距较大处形成支撑结构203，以减少通过沟道孔去除层间牺牲层201造成的坍塌。

请参阅图17，图17是本发明实施例提供的存储器的结构示意图。该存储器500可以是三维存储器，例如3D NAND、3D NOR存储器。

该存储器500包括半导体器件501和外围电路502，所述半导体器件501可以为上述实施例中任一种半导体器件，所述外围电路502可以为COMS(互补金属氧化物半导体)。该外围电路502与所述半导体器件501电连接，以与半导体器件501传输信号。外围电路502可用于逻辑运算以及通过金属连线控制和检测上述半导体器件501中各存储单元的开关状态，实现数据的存储和读取。

其中，半导体器件501包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠设置的栅极层和层间绝缘层；贯穿所述堆叠结构的多排第一沟道结构，所述多排第一沟道结构分为间隔的多组第一沟道结构组；位于相邻两层所述层间绝缘层之间，且与所述栅极层连接的支撑结构。

请参阅图18，图18是本发明实施例提供的存储系统的结构示意图。该存储系统600包括存储器601和控制器602，该存储器601可以是上述任意实施例中的存储器，该存储器601可以包括上述实施例中的任一种半导体器件，该控制器602与所述存储器601电连接，用于控制所述存储器601存储数据，存储器601可基于控制器602的控制而执行存储数据的操作。

在一些实施方式中，存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。

该存储器601中的半导体器件：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠设置的栅极层和层间绝缘层；贯穿所述堆叠结构的多排第一沟道结构，所述多排第一沟道结构分为间隔的多组第一沟道结构组；位于相邻两层所述层间绝缘层之间，且与所述栅极层连接的支撑结构。

以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (25)

1.一种半导体器件的制备方法，其特征在于，所述制备方法包括：

提供衬底；

在所述衬底上形成堆叠层，所述堆叠层包括交替层叠设置的层间牺牲层和层间绝缘层；

形成贯穿所述堆叠层的多排第一沟道孔；

通过所述第一沟道孔刻蚀所述层间牺牲层，以形成位于所述第一沟道孔周围的第一空腔；

在所述第一空腔中形成栅极层。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述多排第一沟道孔分为间隔的多组第一沟道孔组，相邻所述第一沟道孔组之间的组间距离，大于所述第一沟道孔组内相邻的任意两个所述第一沟道孔之间的孔间距离。

3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述通过所述第一沟道孔刻蚀所述层间牺牲层的步骤之后，还形成位于所述多排第一沟道孔两外侧的排间支撑结构。

4.根据权利要求3所述的半导体器件的制备方法，其特征在于，形成所述排间支撑结构之后，所述制备方法还包括：

对所述排间支撑结构进行氧化。

5.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述通过所述第一沟道孔刻蚀所述层间牺牲层的步骤之后，相邻所述第一沟道孔组之间的部分所述层间牺牲层保留，以形成多个间隔设置的组间支撑结构。

6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：

在任意相邻的两组所述第一沟道孔组之间形成至少一个第二沟道孔；

通过所述第二沟道孔刻蚀所述层间牺牲层，以形成位于第二沟道孔周围的第二空腔，所述第二空腔与所述第一空腔连通；

在所述第一空腔和所述第二空腔中形成所述栅极层。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，任意相邻两组所述第一沟道孔组之间的所述第二沟道孔的数量为多个，且相邻两个所述第二沟道孔之间的距离大于相邻两个所述第一沟道孔之间的所述孔间距离，相邻两个所述第二沟道孔之间的距离大于相邻两个所述第一沟道孔和所述第二沟道孔之间的距离。

8.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述第二沟道孔将所述组间支撑结构隔断。

9.根据权利要求5所述的半导体器件的制备方法，其特征在于，形成所述组间支撑结构之后，所述制备方法还包括：

对所述组间支撑结构进行氧化。

10.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述多排第一沟道孔平均分为多组第一沟道孔组。

11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述多排第一沟道孔的数量为9排，3排所述第一沟道孔为一组。

12.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述在所述第一空腔和所述第二空腔中形成所述栅极层的步骤之前，所述制备方法还包括：

在所述第一空腔和所述第二空腔内依次沉积第一高K介质层和第一阻挡层。

13.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述栅极层具有暴露于所述第一沟道孔或所述第二沟道孔的第一侧面，所述层间绝缘层具有暴露于所述第一沟道孔或所述第二沟道孔的第二侧面；所述在所述第一空腔和所述第二空腔中形成所述栅极层的步骤之后，所述制备方法还包括：

在所述栅极层的所述第一侧面形成第二阻挡层；

在所述第二阻挡层的表面和所述层间绝缘层的所述第二侧面依次形成第二高K介质层和间隔绝缘层。

14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述在所述第二阻挡层的表面和所述层间绝缘层的所述第二侧面依次形成第二高K介质层和间隔绝缘层的步骤之后，所述制备方法还包括：分别在所述第一沟道孔和所述第二沟道孔中形成第一沟道结构和第二沟道结构。

15.一种半导体器件，其特征在于，所述半导体器件包括：

衬底；

位于所述衬底上的堆叠结构，所述堆叠结构包括交替层叠设置的栅极层和层间绝缘层；

贯穿所述堆叠结构的多排第一沟道结构，所述多排第一沟道结构分为间隔的多组第一沟道结构组；

位于相邻两层所述层间绝缘层之间，且与所述栅极层连接的支撑结构。

16.根据权利要求15所述的半导体器件，其特征在于，所述支撑结构包括位于所述多排第一沟道结构两外侧的排间支撑结构，以及位于相邻两个所述第一沟道结构组之间的组间支撑结构。

17.根据权利要求16所述的半导体器件，其特征在于，相邻所述第一沟道结构组之间的组间距离，大于所述第一沟道结构组内相邻的任意两个所述第一沟道结构之间的孔间距离。

18.根据权利要求16所述的半导体器件，其特征在于，所述半导体器件还包括：

位于任意相邻的两组所述第一沟道结构组之间的至少一个第二沟道结构；

其中，所述第二沟道结构将所述组间支撑结构隔断。

19.根据权利要求18所述的半导体器件，其特征在于，任意相邻两组所述第一沟道结构组之间的所述第二沟道结构的数量为多个，且相邻两个所述第二沟道结构之间的距离，大于所述第一沟道结构组内相邻的任意两个所述第一沟道结构之间的孔间距离；相邻两个所述第二沟道结构之间的距离大于相邻两个所述第一沟道结构和所述第二沟道结构之间的距离。

20.根据权利要求15所述的半导体器件，其特征在于，所述多排第一沟道结构平均分为多组第一沟道结构组。

21.根据权利要求20所述的半导体器件，其特征在于，所述多排第一沟道结构的数量为9排，3排所述第一沟道结构为一组。

22.根据权利要求15所述的半导体器件，其特征在于，所述半导体器件还包括：

第一高K介质层，所述第一高K介质层位于所述栅极层与所述层间绝缘层之间，以及所述栅极层与所述支撑结构之间；

第一阻挡层，所述第一阻挡层位于所述栅极层与所述第一高K介质层之间。

23.根据权利要求22所述的半导体器件，其特征在于，所述半导体器件还包括：

第二阻挡层，所述第二阻挡层位于所述栅极层与所述第一沟道结构或第二沟道结构之间；

第二高K介质层，所述第二高K介质层位于所述第二阻挡层与所述第一沟道结构或第二沟道结构之间；

间隔绝缘层，所述间隔绝缘层位于所述第二高K介质层与所述第一沟道结构或第二沟道结构之间，所述层间绝缘层与第一沟道结构或第二沟道结构之间，以及所述第一沟道结构和所述第二沟道结构的底部。

24.一种存储器，其特征在于，包括：

如权利要求15-23任一项所述的半导体器件；

外围电路，所述外围电路与所述半导体器件电连接。

25.一种存储系统，其特征在于，包括：

如权利要求24所述的存储器；

控制器，所述控制器与所述存储器电连接，用于控制所述存储器存储数据。

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