KR20210109016A - 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

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KR20210109016A
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Abstract

3차원(3D) 메모리 디바이스 및 그 제조 방법이 개시된다. 방법은, 기판상에 교번 유전체 스택을 형성하는 단계와, 교번 유전체 스택의 상부에 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 형성하는 단계 - 각각의 구조 강화 플러그는 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와, 교번 유전체 스택에 복수의 채널 구조를 형성하는 단계와, 교번 유전체 스택에 복수의 게이트 라인 슬릿을 형성하는 단계 - 각각의 게이트 라인 슬릿은 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분의 측벽을 노출시킴 - 와, 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계와, 각각의 게이트 라인 슬릿에, 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함하는 게이트 라인 슬릿 구조를 형성하는 단계를 포함한다.

Description

3차원 메모리 디바이스 및 그 제조 방법
본 개시내용은 일반적으로 반도체 기술 분야에 관한 것으로, 특히, 3차원(three-dimensional)(3D) 메모리 디바이스를 형성하기 위한 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 조정된다. 그러나 메모리 셀의 피처 크기가 하한에 다가옴에 따라, 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 든다. 이와 같이, 평면 메모리 셀의 메모리 밀도는 상한에 다가온다. 3차원(3D) 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다.
반도체 기술이 발전함에 따라, 3D NAND 메모리 디바이스와 같은 3D 메모리 디바이스는 웨이퍼의 면적 활용도를 개선하기 위해 더 많은 산화물/질화물(oxide/nitride)(ON) 층을 계속 확장한다. 기존의 일부 3D 낸드 메모리 디바이스에서, 산화물/질화물(ON) 층의 수가 증가함에 따라, 게이트 라인 슬릿(Gate Line Slit)(GLS)의 에칭 깊이가 이에 따라 증가하여, 응력 및 다른 요인으로 인한 후속 프로세스에서 GLS 사이의 워드 라인(word line)(WL) 구조의 붕괴 위험을 초래한다. 이러한 WL 구조 붕괴는 리소그래피 정렬 프로세스에서 오버레이 오류를 증가시키는 것과 같이, 후속 3D 메모리 디바이스 제조 프로세스에 영향을 미칠 수 있다.
3차원(3D) 메모리 디바이스 및 그 제조 방법의 실시예가 본 명세서에 개시된다.
본 개시내용의 일 양태는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법을 제공한다. 방법은, 기판상에 교번 유전체 스택(alternating dielectric stack)을 형성하는 단계와, 교번 유전체 스택의 상부 부분에 상단 선택적 게이트 컷(top selective gate cut) 및 2개의 구조 강화 플러그(structure strengthen plug)를 형성하는 단계 - 각각의 구조 강화 플러그는 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와, 교번 유전체 스택에 복수의 채널 구조(channel structure)를 형성하는 단계와, 교번 유전체 스택에 복수의 게이트 라인 슬릿을 형성하는 단계 - 각각의 게이트 라인 슬릿은 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분의 측벽을 노출시킴 - 와, 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계와, 각각의 게이트 라인 슬릿에, 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함하는 게이트 라인 슬릿 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 교번 유전체 스택을 형성하는 단계는, 수직 방향으로 적층된 적어도 32개의 유전체 층 쌍을 형성하는 단계를 포함하고, 여기서 각각의 유전체 층 쌍은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층을 포함한다.
일부 실시예에서, 상단 선택적 게이트 컷 및 구조 강화 플러그는 단일 프로세스에서 동시에 형성된다.
일부 실시예에서, 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 형성하는 단계는, 교번 유전체 스택의 상부 부분에 트렌치를 형성하여 워드 라인 방향을 따라 연장하고, 트렌치의 양측에 2개의 개구부를 형성하는 단계와, 트렌치 및 2개의 개구부에 절연 재료를 증착(depositing)하여 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 각자 형성하는 단계를 포함한다.
일부 실시예에서, 트렌치 및 2개의 개구부를 형성하는 단계는, 교번 유전체 스택의 상단 3개의 유전체 층 쌍을 에칭하여 트렌치 및 2개의 개구부를 형성하는 단계를 포함하며, 여기서 2개의 개구부는 비트 라인 방향을 따라 트렌치로부터 동일한 거리를 갖는다.
일부 실시예에서, 개구부를 형성하는 단계는, H자 형상의 패터닝된 마스크를 사용하여 중간에서 비트 라인 방향으로 더 작은 폭을 갖고 워드 라인 방향을 따라 2개의 단부 부분에서 비트 라인 방향으로 더 큰 폭을 갖는 개구부를 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 구조를 형성하는 단계는, 교번 유전체 층을 관통하는 복수의 채널 홀을 형성하는 단계와, 복수의 채널 홀의 측벽상에 기능 층을 형성하는 단계와, 각각의 채널 홀에 기능 층을 덮는 채널 층을 형성하는 단계와, 각각의 채널 홀을 채우는 유전체 충전 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 홀을 형성하는 단계는, 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 동일한 수의 채널 홀의 행을 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 홀을 형성하는 단계는, 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 짝수 개의 채널 홀의 행을 형성하는 단계를 포함하며, 여기서 채널 홀의 각각의 행은 인접한 채널 홀의 행과 엇갈리게 배열된다.
일부 실시예에서, 복수의 게이트 라인 슬릿을 형성하는 단계는, 각각의 구조 강화 플러그의 양측상에 게이트 라인 슬릿의 쌍을 형성하고, 교번 유전체 스택을 관통하고, 워드 라인 방향을 따라 연장하는 단계를 포함한다.
일부 실시예에서, 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계는, 교번 유전체의 제 2 유전체 층을 도전성 층으로 대체하는 단계를 포함한다.
일부 실시예에서, 각각의 게이트 라인 슬릿에 게이트 라인 슬릿 구조를 형성하는 단계는, 각각의 게이트 라인 슬릿의 측벽상에 게이트 라인 슬릿 접착제 층을 형성하는 단계와, 각각의 게이트 라인 슬릿의 하부 부분에 하부 도전성 벽을 형성하는 단계와, 각각의 게이트 라인 슬릿의 상부 부분에 상부 도전성 벽을 형성하는 단계를 포함한다.
일부 실시예에서, 각각의 게이트 라인 슬릿에 게이트 라인 슬릿 구조를 형성하는 단계는, 하부 도전성 벽과 상부 도전성 벽 사이에 또 다른 게이트 라인 슬릿 접착제 층을 형성하는 단계를 더 포함하며, 여기서 하부 도전성 벽은 상부 도전성 벽에 비해 3D 메모리 디바이스에 대한 응력이 더 적다.
본 개시내용의 다른 양태는 3차원(3D) 메모리 디바이스를 제공하며, 3차원 메모리 디바이스는 기판상의 교번 도전성/유전체 스택과, 교번 도전성/유전체 스택 내의 복수의 채널 구조와, 복수의 채널 구조 사이에서 워드 라인 방향으로 연장되는 상단 선택적 게이트 컷과, 복수의 채널 구조 사이의 2개의 구조 강화 플러그 - 각각 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와, 교번 도전성/유전체 스택 내의 복수의 게이트 라인 슬릿 구조 - 각각의 게이트 라인 슬릿 구조는 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함함 - 를 포함한다.
일부 실시예에서, 교번 도전성/유전체 스택은 수직 방향으로 적층된 적어도 32개의 도전성/유전체 층 쌍을 포함한다.
일부 실시예에서, 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그는 동일한 재료를 포함하고 교번 도전성/유전체 스택의 동일한 상부 부분에 위치하며; 2개의 구조 강화 플러그는 비트 라인 방향을 따라 상단 선택적 게이트 컷으로부터 동일한 거리를 갖는다.
일부 실시예에서, 각각의 구조 강화 플러그는 비트 라인 방향으로 더 작은 폭을 갖는 좁은 지지 몸체 및 워드 라인 방향에서 2개의 단부에 배열된 비트 라인 방향으로 더 큰 폭을 갖는 2개의 확장된 연결 부분을 갖는다.
일부 실시예에서, 각각의 채널 구조는, 채널 홀의 측벽 상의 기능 층과, 각각의 채널 홀을 채우는 유전체 충전 구조와, 기능 층과 유전체 충전물 사이의 채널 층을 포함한다.
일부 실시예에서, 동일한 짝수 개의 채널 구조의 행은 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 배열되며; 채널 구조의 각각의 행은 인접한 채널 구조의 행과 엇갈리게 배열된다.
일부 실시예에서, 각각의 게이트 라인 슬릿 구조는 교번 도전성/유전체 스택을 관통하고, 워드 라인 방향을 따라 연장되며, 하부 도전성 벽, 상부 도전성 벽, 및 하부 도전성 벽과 상부 도전성 벽 사이의 게이트 라인 슬릿 접착제 층을 포함한다.
본 개시내용의 다른 양태는 본 개시내용의 설명, 청구범위 및 도면에 비추어 관련 기술분야에서 통상의 기술자에 의해 이해될 수 있다.
본 명세서에 통합되고 명세서의 일부분을 형성하는 첨부 도면은 본 개시내용의 실시예를 예시하며, 설명과 함께 또한 본 개시내용의 원리를 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 만들고 사용할 수 있게 해준다.
도 1은 상면도에서 3D 메모리 디바이스의 개략도를 예시한다.
도 2는 개략적인 확장된 상면도에서 수직으로 고정된 GLS 구조의 다양한 설계를 도시한다.
도 3은 본 개시내용의 일부 실시예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
도 4, 도 5a 내지 도 5c, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9a 및 도 9b, 및 도 10a 내지 도 10c는 본 개시내용의 일부 실시예에 따른 다양한 도면에서 도 3에 도시된 방법의 특정 제조 단계에서 예시적인 3D 메모리 디바이스의 개략도를 예시한다.
본 개시내용의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 설명 목적을 위한 것이라는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자에게는 본 개시내용이 다양한 다른 응용에도 사용될 수 있다는 것이 명백할 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "특정 실시예"라고 언급하는 것은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하지 않을 수 있다는 것에 유의한다. 더욱이, 그러한 문구가 반드시 동일한 실시예를 언급하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되든지 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성에 영향을 주는 것은 관련 기술분야의 통상의 기술자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조 또는 특성을 단수의 의미로 설명하는 데 사용될 수 있거나 또는 특징, 구조 또는 특징의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나", "하나의" 또는 "그"와 같은 용어는 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시내용에서 "상에", "위에" 및 "위로"의 의미는 "상에"가 무언가의 "바로 위에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층이 있는 무언가의 "상에"의 의미도 포함하고, "위에" 또는 "위로"가 무언가의 "위에" 또는 "위로"의 의미뿐만 아니라 그 사이에 아무런 중간 특징 또는 층이 없이 무언가의 "위에" 또는 "위로" (즉, 무언가의 바로 위)라는 의미도 포함하도록 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "밑", "아래", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같은 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)과의 관계를 설명하기 위한 용이한 설명을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 디바이스의 상이한 방향을 망라하도록 의도된다. 장치는 달리 (90도 회전되거나 다른 방향으로) 지향될 수 있으며 본 명세서에서 사용되는 공간적으로 상대적인 서술자도 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에 사용되는 바와 같이, "기판"이라는 용어는 그 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝될 수 있거나 또는 패터닝되지 않은 채로 남을 수 있다. 뿐만 아니라, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비도전성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 바와 같이 "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 연장될 수 있거나, 또는 아래에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 갖는 균일 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그 표면에 있는 임의의 측면 평면의 쌍 사이에 위치할 수 있다. 층은 측방향으로, 수직으로 및/또는 테이퍼된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있고/있거나 그 위에, 위로 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 연결 층은 (콘택트, 상호 연결 라인 및/또는 비아가 형성된) 하나 이상의 도전체 및 콘택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 "명목상/명목상으로"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정된 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과, 원하는 값보다 높은 및/또는 낮은 값의 범위를 함께 지칭한다. 값의 범위는 제조 프로세스 또는 공차에서 약간의 변동으로 인해 생길 수 있다. 본 명세서에 사용되는 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어, 값의 10 내지 30 % 이내(예를 들어, 값의 ±10%, ±20% 또는 ±30%)에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 측방향으로 지향된 기판 상에서 메모리 셀 트랜지스터의 수직으로 배향된 스트링(즉, 본 명세서에서 NAND 스트링과 같은 "메모리 스트링"으로서의 영역)을 갖되 메모리 스트링이 기판에 대해 수직 방향으로 연장되는 는 반도체 디바이스를 지칭한다. 본 명세서에 사용된 바와 같이, "수직/수직으로"라는 용어는 기판의 측면 표면에 명목상 수직이라는 것을 의미한다.
본 개시내용에 따른 다양한 실시예는 메모리 어레이(본 명세서에서 "어레이 디바이스"로도 지칭됨)에 대한 게이트 라인 슬릿(Gate Line Slit)(GLS) 구조의 구조를 강화하기 위한 신규 디자인으로 3D 메모리 디바이스를 형성하는 방법을 제공한다.
도 1을 참조하면, 3D 메모리 디바이스의 개략도가 상면도에서 도시된다. 도시된 바와 같이, 일부 기존 3D NAND 메모리 디바이스에서, 다수의 슬릿이 워드 라인(word line)(WL) 방향을 따라 병렬로 측방향으로 연장될 수 있다. 게이트 라인 슬릿(GLS) 구조(30)는 각각의 슬릿에 형성되어 메모리 어레이를 다수의 메모리 핑거(memory finger)로 분할할 수 있다.
각각의 메모리 핑거는 2개의 인접한 GLS 구조(30) 사이에서 엇갈리는 방식으로 배열된 다수 개(예를 들어, 9개)의 채널 구조(50)의 행을 포함할 수 있다. 상단 선택적 게이트(top selective gate)(TSG) 컷(10)은 메모리 핑거의 중간에 위치하여 메모리 핑거를 2개의 동일한 부분으로 분리한다. 크기 제한 및 제조 프로세스 순서로 인해, 상단 선택적 게이트 컷(10)은 다수의 채널 구조(50)의 행을 형성한 후에 형성되며, 다수(예를 들어, 9개)의 채널 구조(50)의 행 중 중간 행(예를 들어, 다섯 번째 행)의 위치를 차지한다.
배경 단원에서 논의된 바와 같이, 3D 메모리 디바이스가 웨이퍼의 면적 활용도를 개선하기 위해 더 많은 수의 산화물/질화물(ON) 층을 계속 확장하고, 이에 따라 GLS의 에칭 깊이가 증가하여, 응력 및 다른 요인으로 인해 후속 프로세스에서 인접한 GLS 구조(30) 사이의 워드 라인(WL) 구조의 붕괴 위험을 초래한다. 이러한 WL 구조 붕괴는 리소그래피 정렬 프로세스에서 오버레이 오류를 증가시키는 것과 같이, 후속 3D 메모리 디바이스 제조 프로세스에 영향을 미칠 수 있다.
수직으로 고정된 GLS 구조는 WL 구조 붕괴를 회피하는 기술적 솔루션이다. 도 2를 참조하면, 수직으로 고정된 GLS 구조의 다양한 설계가 개략적인 확대 상면도에서 도시된다. 절연 코팅(32)에 의해 샌드위치된 도전성 벽(34)을 포함하는 GLS 구조(30)는 절단되어 코어 영역에서 갭을 형성한다. GLS 구조(30)의 각각의 섹션은 갭에 인접한 확장된 단부 부분(36)을 포함할 수 있다. GLS 구조(30)의 갭에는 구조 강화 플러그(60)가 형성될 수 있다. 구조 강화 플러그(60)는 실리콘 산화물 재료를 포함할 수 있고 GLS 구조(30)의 2개의 확장된 단부 부분(36)에 연결될 수 있다.
도 2(a)에 도시된 바와 같이, 구조 강화 플러그(60)는 직사각형 형상을 가질 수 있다. 이러한 설계에서, 구조 강화 플러그(60)와 GLS 구조(30)의 확장된 단부 부분(36) 사이의 접촉 각도(α)는 상대적으로 작고, GLS 구조(30)의 확장된 단부 부분(36)의 도전성 벽(34)과 워드 라인(WL)(24) 사이의 실리콘 산화물 층의 두께는 비교적 얇다. 실리콘 질화물(silicon nitride)(SiN) 제거 프로세스 및 도전성 재료(예를 들어, 텅스텐) 충전 프로세스를 포함하는 후속 게이트 대체 프로세스에서, 팁 방전(tip discharge) 또는 향후 실리콘 산화물의 공극 및 다른 요인으로 인해, 확장된 단부 부분(36)의 도전성 벽(34)과 WL(24) 사이의 단락은 3D 메모리 디바이스의 파손을 유발할 수 있다.
도 2(b)에 도시된 바와 같이, 확장된 단부 부분(36)의 도전성 벽(34)과 WL(24) 사이의 실리콘 산화물 층의 두께를 증가시키기 위해, 비트 라인(bit line)(BL) 방향으로 구조 강화 플러그(60)의 폭이 증가될 수 있다. 이러한 설계에서, 확장된 단부 부분(36)의 도전성 벽(34)과 WL(24) 사이에서 단락의 위험은 확장된 단부 부분(36) 내 도전성 벽(34)과 및 WL(24) 사이의 접촉 각도(α) 및 실리콘 산화물 층의 두께를 증가시킴으로써 줄어들 수 있다. 그러나, 구조 강화 플러그(60)는 원자층 증착(atomic layer deposition)(ALD)에 의해 형성되기 때문에, 비용이 많이 든다. 따라서, 면적 확장된 구조 강화 플러그(60)는 3차원 메모리 디바이스의 증가되는 제조 비용을 유발할 수 있다.
도 2(c)에 도시된 바와 같이, 일부 실시예에서, 구조 강화 플러그(60)는 BL 방향에서 상대적으로 더 작은 폭을 갖는 좁은 지지 몸체(65) 및 BL 방향에서 상대적으로 더 큰 폭을 갖는 2개의 확장된 연결 부분(63)을 포함할 수 있다. 구조 강화 플러그(60)의 2개의 확장된 연결 부분(63)은 WL 방향을 따라 GLS 구조(30)의 2개의 확장된 단부 부분(36)과 각자 연결될 수 있다. 즉, 구조 강화 플러그(60)는 확장된 단부 부분(36)의 도전성 벽(34)과 WL(24) 사이의 실리콘 산화물 층의 두께를 증가시킬 뿐만 아니라 구조 강화 플러그(60)의 면적을 제한된 채로 유지하는 그러한 설계에서 H자 형상을 가질 수 있다. 이와 같이, 확장된 단부 부분(36)의 도전성 벽(34)과 WL(24) 사이의 실리콘 산화물 층의 충분한 두께를 확보하여 누전의 위험을 줄이는 것을 전제로 하여, 구조 강화 플러그(60)의 면적이 효과적으로 줄어들 수 있고, 그렇게 함으로써 ALD 증착 시 실리콘 산화물의 양을 감소시켜 비용을 효과적으로 줄일 수 있다.
도 3을 참조하면, 본 개시내용의 일부 실시예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도가 도시된다. 도 4, 도 5a 내지 도 5c, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9a 및 도 9b 및 도 10a 내지 도 10c는 본 개시내용의 일부 실시예에 따른 다양한 도면에서 도 2에 도시된 방법의 특정 제조 단계에서 예시적인 3D 메모리 디바이스의 개략도를 예시한다.
도 3에 도시된 바와 같이, 방법은 교번 유전체 스택이 기판 상에 형성될 수 있는 동작(S310)에서 시작될 수 있다. 도 4는 동작(S310) 이후의 3차원 구조의 단면도를 예시한다.
일부 실시예에서, 기판(100)은 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘과 금속 다층 기판 등과 같은 임의의 적합한 구조를 갖는 임의의 적합한 반도체 기판일 수 있다.
복수의 유전체 층 쌍을 포함하는 교번 유전체 스택(200)이 기판(100) 상에 형성될 수 있다. 교번 유전체 스택(200)은 예를 들어, 제 1 유전체 층(202)(예를 들어, 실리콘 산화물)과 제 1 유전체 층과 상이한 제 2 유전체 층(204)(예를 들어, 실리콘 질화물)의 교번 스택을 포함할 수 있다. 복수의 제 1 유전 층(202) 및 제 2 유전 층(204)은 기판(100)의 표면에 평행한 측방향으로 연장된다. 일부 실시예에서, 교번 유전체 스택(200)에는 상이한 재료로 만들어지고 상이한 두께를 갖는 유전체 층 쌍보다 더 많은 층이 존재한다. 교번 유전체 스택(200)은 이것으로 제한되는 것은 아니지만, 화학적 기상 증착(Chemical Vapor Deposition)(CVD), 물리적 기상 증착(Physical Vapor Deposition)(PVD), 원자층 증착(Atomic Layer Deposition)(ALD), 또는 이들의 임의의 조합을 비롯한 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 교번 유전체 스택(200)은 복수의 실리콘 산화물/질화물 층 쌍을 포함할 수 있다. 각각의 유전체 층 쌍은 실리콘 산화물 층(202) 및 실리콘 질화물 층(204)을 포함한다. 복수의 산화물/질화물 층 쌍은 또한 본 명세서에서 "교번 산화물/질화물 스택"으로 지칭된다. 즉, 교번 유전체 스택(200)에서, 다수의 산화물 층(202)(회색 실선 영역으로 도시됨) 및 다수의 질화물 층(204)(메시 영역으로 도시됨)이 수직 방향으로 교번한다. 다시 말해서, 주어진 교번 산화물/질화물 스택의 상단 및 하단 층을 제외하고, 다른 산화물 층(202) 각각은 2개의 인접한 질화물 층(204)에 의해 샌드위치될 수 있고, 질화물 층(204) 각각은 2개의 인접한 산화물 층(202)에 의해 샌드위치될 수 있다.
산화물 층은 각각 동일한 두께를 가지거나 또는 상이한 두께를 가질 수 있다. 예를 들어, 각각의 산화물 층의 두께는 10 nm 내지 100 nm의 범위, 바람직하게는 약 25 nm일 수 있다. 유사하게, 질화물 층은 각각 동일한 두께를 가질 수 있거나 또는 상이한 두께를 가질 수 있다. 예를 들어, 각각의 질화물 층의 두께는 10 nm 내지 100 nm의 범위, 바람직하게는 약 35 nm일 수 있다.
본 개시내용에서, 산화물 층(202) 및/또는 질화물 층(204)은 임의의 적합한 산화물 재료 및/또는 질화물 재료를 포함할 수 있다는 것에 유의한다. 예를 들어, 산화물 재료는 실리사이드를 포함할 수 있고, 질화물 재료의 요소는 이것으로 제한되는 것은 아니지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 산화물 층은 실리콘 산화물 층일 수 있고, 질화물 층은 실리콘 질화물 층일 수 있다.
교번 유전체 스택(200)은 산화물 층(202) 및 질화물 층(204)의 임의의 적합한 수의 층을 포함할 수 있다. 일부 실시예에서, 교번 유전체 스택(200)의 산화물 층(202) 및 질화물 층(204)의 층의 총 수는 64개 이상이다. 즉, 산화물/질화물 층 쌍의 수는 32개 이상일 수 있다. 일부 실시예에서, 교번 산화물/질화물 스택(200)은 산화물/질화물 층 쌍과 상이한 재료 및/또는 두께를 갖는 더 많은 산화물 층 또는 더 많은 질화물 층을 포함한다.
다시 도 3을 참조하면, 방법은 동작(S320)으로 진행하며, 이 동작에서 상단 선택적 게이트(TSG) 컷은 교번 유전체 스택의 상부 부분에 형성되고 WL 방향을 따라 연장될 수 있으며, 구조 강화 플러그는 교번 유전체 스택의 상부 부분에서 TSG 컷의 각 측에 형성될 수 있다. 도 5a는 동작(S320) 이후의 3D 구조의 상면도를 예시한다. 도 5b는 동작(S320) 이후의 3D 구조의 XX' 방향을 따른 단면도를 예시한다. 도 5c는 동작(S320) 이후의 3D 구조의 YY' 방향을 따른 단면도를 예시한다.
도 5a에 도시된 바와 같이, TSG 컷(310)은 WL 방향을 따라 수평으로 연장될 수 있다. 2개의 구조 강화 플러그(460)는 BL 방향을 따라 TSG 컷(310)의 양측에 위치한다. 2개의 구조 강화 플러그(460)는 TSG 컷(310)으로부터 동일한 거리를 갖는다. 도 2(c)와 관련하여 위에서 설명한 바와 같이, 각각의 구조 강화 플러그(460)는 BL 방향에서 상대적으로 더 작은 폭을 갖는 좁은 지지 몸체(465) 및 BL 방향에서 상대적으로 더 큰 폭을 갖는 2개의 확장된 연결 부분(463)을 포함할 수 있다.
일부 실시예에서, TSG 컷(310) 및 2개의 구조 강화 플러그(460)는 동일한 패터닝 프로세스에서 형성될 수 있다. 예를 들어, 마스크 층(예를 들어, 포토레지스트 층, 도시되지 않음)이 교번 유전체 스택(200) 상에 형성될 수 있다. 마스크는 예를 들어, 포토리소그래피를 사용하여 패터닝되어 패터닝된 마스크 층에서 TSG 컷(310) 및 2개의 구조 강화 플러그(460)에 대응하는 개구부를 형성할 수 있다. 패터닝된 마스크 층은 구조 강화 플러그(460)에 대응하는 동일한 형상의 개구부를 갖는다는 것에 유의한다. 즉, 구조 강화 플러그(460)에 대응하는 개구부는 H자 형상을 갖는다.
적합한 에칭 프로세스, 예를 들어, 건식 에칭 및/또는 습식 에칭이 수행되어 개구부에 의해 노출된 교번 유전체 스택(200)의 부분을 제거하여 트렌치를 형성할 수 있다. 일부 실시예에서, 트렌치는 교번 유전체 스택(200)의 3개의 상단 산화물/질화물 층 쌍을 연장하여 관통할 수 있다. 마스크 층은 트렌치의 형성 후에 제거될 수 있다. 그 다음에, 도 5b 및 도 5c에 도시된 바와 같이, 증착 프로세스가 수행되어 트렌치를 임의의 적합한 충전 재료(예를 들어, 실리콘 산화물)로 채워 TSG 컷(310) 및 2개의 구조 강화 플러그(460)를 형성할 수 있다. 일부 실시예에서, 충전 재료는 또한 트렌치에 TSG 컷(310) 및 2개의 구조 강화 플러그(460)를 형성하기 위한 증착 프로세스 동안 교번 유전체 스택(200)의 상단 표면에 코팅될 수 있다는 것에 유의한다.
다시 도 3을 참조하면, 방법은 다수의 채널 구조가 TSG 컷의 양측에서 교번 유전체 스택을 관통하여 형성될 수 있는 동작(S330)으로 진행한다. 도 6a는 동작(S330) 이후의 3D 구조의 상면도를 예시한다. 도 6b는 동작(S330) 이후의 3D 구조의 YY' 방향을 따른 단면도를 예시한다.
일부 실시예에서, 다수의 채널 구조를 형성하기 위한 제조 프로세스는 교번 유전체 스택(200)을 관통하는 다수의 채널 홀(도시되지 않음)을 형성하는 단계를 포함할 수 있다. 다수의 채널 홀을 형성하는 프로세스는 교번 유전체 스택(200) 상에 하드 마스크 층(도시되지 않음)을 형성하는 단계, 및 하드 마스크 층 상에 포토레지스트 층(도시되지 않음)을 코팅하는 단계를 포함할 수 있다. 패터닝 프로세스가 수행되어 하드 마스크 층을 패터닝할 수 있다. 하드 마스크 층을 마스크로서 사용하여, 에칭 프로세스가 뒤이어 교번 유전체 스택(200)을 에칭하여 다수의 채널 홀을 형성할 수 있다. 각각의 채널 홀은 교번 유전체 스택(200)을 완전히 관통하고 기판(100) 쪽으로 연장될 수 있다. 다수의 채널 홀을 형성하는 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합일 수 있다. 에칭 프로세스 후에, 포토레지스트 층과 하드 마스크 층이 제거될 수 있다.
일부 실시예에서, 세정 프로세스가 수행되어 다수의 채널 홀을 세정할 수 있다. 세정 프로세스는 고온 에싱 및/또는 습식 스트립핑을 포함하는 플라즈마 에싱 프로세스일 수 있다. 예를 들어, 플라즈마 소스는 산소 또는 불소와 같은 반응성 종(reactive species)을 생성하는 데 사용될 수 있다. 반응성 종은 채널 홀에 남아 있는 포토레지스트와 결합하여 에시를 형성할 수 있으며, 에시는 진공 펌프를 이용하여 제거될 수 있다. 구체적으로, 일부 실시예에서, 산소 가스를 이온화시키는 고전력 전파(high power radio wave)에 저압의 산소 가스를 노출시킴으로써 단원자 산소 플라즈마가 생성될 수 있다. 산소와 포토레지스트 재료 사이의 반응 잔류물은 플라즈마 에싱 장치(plasma asher)에서 에시를 생성할 수 있다. 휘발성 탄소 산화물, 수증기와 같은 에싱 프로세스의 부산물은 플라즈마 에싱 장치 내에서 진공 펌프로 펌핑될 수 있다.
채널 구조(550)는 후속 프로세스에서 각각의 채널 홀에 형성될 수 있다. 다수의 채널 구조(550)는 TSG 컷(310)의 양측에 위치할 수 있으며, 엇갈린 어레이 형태로 배열될 수 있다. 도 6a의 상면도에서 도시된 바와 같이, 채널 구조(550)의 각각의 행은 채널 구조(550)의 이웃 행과 엇갈릴 수 있다. 또한, 일부 실시예에서, 인접한 TSG 컷(310)과 구조 강화 플러그(460) 사이에는 4개의 채널 구조(550)의 행이 있을 수 있다. 즉, 도 6a에 도시된 바와 같이, 8개의 채널 구조(550)의 행이 2개의 이웃하는 TSG 컷(310) 사이에 형성될 수 있고, 8개의 채널 구조(550)의 행이 BL 방향으로 2개의 이웃하는 구조 강화 플러그(460) 사이에 형성될 수 있으며, 4개의 채널 홀(500)의 행이 TSG 컷(310)의 각각의 측에 형성될 수 있다. 다수의 채널 구조(550)의 임의의 다른 적합한 배열(위치, 행의 수 등)이 일부 다른 실시예에서 설계될 수 있다는 것에 유의한다.
일부 실시예에서, 도 6b에 도시된 바와 같이, 각각의 채널 구조(550)는 채널 홀의 하단 상의 에피택셜 층(551), 채널 홀의 측벽 상의 기능 층(553), 기능 층(553)을 덮는 채널 층(555), 및 채널 층(555)에 의해 둘러싸인 충전 구조(557)를 포함한다. 일부 실시예에서, 기능 층(553)은 장벽 층, 저장 층 및 터널링 층을 포함할 수 있다.
일부 실시예에서, 채널 구조(550)를 형성하는 제조 프로세스는 각각의 채널 홀의 하단에 에피택셜 층(551)을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 에피택셜 층(551)은 선택적 에피택셜 성장(selective epitaxial growth)(SEG) 프로세스를 사용하여 형성된 다결정 실리콘(폴리실리콘) 층일 수 있다. 예를 들어, SEG 사전 세정 프로세스가 수행되어 다수의 채널 홀을 세정할 수 있다. 뒤이은 증착 프로세스가 수행되어 각각의 채널 홀의 하단에 폴리실리콘 층을 형성할 수 있다. 일부 실시예에서, 이온 금속 플라즈마(ion metal plasma)(IMP) 프로세스와 같은 임의의 적합한 도핑 프로세스가 폴리실리콘 층에 대해 수행되어 에피택셜 층(551)을 형성할 수 있다. 일부 실시예에서, 에피택셜 층(551)은 기판(100)의 표면 상에 직접 형성되지 않을 수 있다. 에피택셜 층(551)과 기판(100) 사이에는 하나 이상의 층이 형성될 수 있다. 즉, 에피택셜 층(551)이 기판(100) 위에 오버레이된다.
일부 실시예에서, 채널 구조(550)를 형성하는 제조 프로세스는 각각의 채널 홀의 측벽상에 기능 층(553)을 형성하는 단계를 포함할 수 있다. 기능 층(553)은 장벽 층, 저장 층 및 터널링 층의 조합과 같은 복합 유전체 층일 수 있다. 장벽 층, 저장 층 및 터널링 층을 포함하는 기능 층(553)은 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 장벽 층은 저장 층과 채널 홀의 측벽 사이에 형성될 수 있다. 장벽 층은 전자 전하의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예에서, 장벽 층은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(silicon oxide/silicon nitride/silicon oxide)(ONO) 층의 조합일 수 있다. 일부 실시예에서, 장벽 층은 높은 유전 상수(높은 k-값) 유전체(예를 들어, 알루미늄 산화물)를 포함한다. 일부 실시예에서, 장벽 층의 두께는 약 3 nm 내지 약 20 nm의 범위에 있을 수 있다.
저장 층은 터널링 층과 장벽 층 사이에 형성될 수 있다. 채널 층으로부터의 전자 또는 정공은 터널링 층을 통해 저장 층으로 터널링될 수 있다. 저장 층은 메모리 동작을 위한 전자 전하(전자 또는 정공)를 저장하는 데 사용될 수 있다. 저장 층에 전하의 저장 또는 제거는 반도체 채널의 온/오프 상태 및/또는 전도도에 영향을 미칠 수 있다. 저장 층은 이것으로 제한되는 것은 아니지만, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 비롯한 재료의 하나 이상의 필름을 포함할 수 있다. 일부 실시예에서, 저장 층은 하나 이상의 증착 프로세스를 사용함으로써 형성된 질화물 층을 포함할 수 있다. 일부 실시예에서, 저장 층의 두께는 약 3 nm 내지 약 20 nm의 범위에 있을 수 있다.
터널링 층은 저장 층의 측벽상에 형성될 수 있다. 터널링 층은 전자 전하(전자 또는 정공)를 터널링하는 데 사용될 수 있다. 터널링 층은 이것으로 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 비롯한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 터널링 층은 증착 프로세스를 사용함으로써 형성된 산화물 층일 수 있다. 일부 실시예에서, 터널링 층의 두께는 약 3 nm 내지 약 20 nm의 범위에 있을 수 있다.
일부 실시예에서, 채널 구조를 형성하는 제조 프로세스는 기능 층(553)의 측벽을 덮는 채널 층(555)을 형성하는 단계를 더 포함할 수 있다. 일부 실시예에서, 채널 층(555)은 ALD, CVD, PVD 또는 임의의 다른 적합한 프로세스와 같은 박막 증착 프로세스를 사용함으로써 형성된 비정질 실리콘 층 또는 폴리실리콘 층일 수 있다. 일부 실시예에서, 채널 층의 두께는 약 5 nm 내지 약 20 nm의 범위에 있을 수 있다.
일부 실시예에서, 채널 구조를 형성하는 제조 프로세스는 충전 구조(557)을 형성하여 채널 층(555)을 덮고 채널 홀을 충전하는 단계를 더 포함한다. 일부 실시예에서, 충전 구조(557)는 ALD, CVD, PVD 등과 같은 임의의 적합한 증착 프로세스를 사용함으로써 형성된 산화물 층일 수 있다. 일부 실시 예에서, 충전 구조(557)는 하나 이상의 에어갭을 포함할 수 있다.
다시 도 3을 참조하면, 방법은 다수의 게이트 라인 슬릿(GLS)이 교번 유전체 스택에 형성될 수 있는 동작(S340)으로 진행한다. 도 7a는 동작(S340) 이후의 3D 구조의 상면도를 예시한다. 도 7b는 동작(S340) 이후의 3D 구조의 XX' 방향을 따른 단면도를 예시한다.
도 7a에 도시된 바와 같이, 게이트 라인 슬릿(GLS)(630)은 채널 구조(550)의 2개의 어레이 사이에서 WL 방향을 따라 실질적으로 직선으로 연장될 수 있다. 각각의 GLS(630)는 BL 방향에서 대응하는 구조 강화 플러그(460)와 동일한 위치에 위치될 수 있다. 각각의 GLS(630)는 BL 방향에서 상대적으로 더 작은 폭을 갖는 좁은 몸체 개구부(663) 및 BL 방향에서 상대적으로 더 큰 폭을 갖는 2개의 확장된 단부 개구부(636)를 포함할 수 있다. 확장된 단부 개구부(636)는 구조 강화 플러그(460)의 확장된 연결 부분(463)의 측벽을 노출시킬 수 있고, 좁은 몸체 개구부(663)는 WL 방향을 따라 GLS(630)를 연장할 수 있다. 도 7b에 도시된 바와 같이, 게이트 라인 슬릿(GLS)(630)은 교번 유전체 스택(200)을 통해 수직으로 관통할 수 있고, 구조 강화 플러그(460)의 2개의 확장된 연결 부분(463)의 측벽을 노출시킬 수 있다.
다수의 GLS(630)는 교번 유전체 스택(200) 위에 마스크 층을 형성하고 마스크를, 예를 들어, 포토리소그래피를 사용하여 패터닝하여 패터닝된 마스크 층에 다수의 GLS(630)에 대응하는 개구부를 형성함으로써 형성될 수 있다. 적합한 에칭 프로세스, 예를 들어, 건식 에칭 및/또는 습식 에칭이 다수의 GLS(630)가 기판(100)을 노출시킬 때까지 개구부에 의해 노출되는 교번 유전체 스택(200)의 부분을 제거하도록 수행될 수 있다. 마스크 층은 다수의 GLS(630)의 형성 후에 제거될 수 있다.
일부 실시예에서, 이온 주입 및/또는 GLS(630)를 통한 열 확산과 같은 임의의 적합한 도핑 프로세스를 사용함으로써 기판(100)의 각각의 GLS(630)의 하단에 도핑된 영역(도시되지 않음)이 형성될 수 있다. 도핑된 영역의 도펀트는 임의의 적합한 N+ 또는 P+ 이온일 수 있다. 후속 프로세스에서 GLS(630)에 도전성 벽을 형성한 후에, 각각의 도전성 벽의 하부 단부가 대응하는 도핑된 영역과 접촉할 수 있다.
다시 도 3을 참조하면, 방법은 교번 유전체 스택이 다수의 도전성/유전체 층 쌍을 포함하는 교번 도전성/유전체 스택으로 변환될 수 있는 동작(S350)으로 진행한다. 일부 실시예에서, 게이트 대체 프로세스("워드 라인 대체(word line replacement)" 프로세스로도 알려짐)가 교번 유전체 스택(200)의 제 2 유전체 층(204)(예를 들어, 실리콘 질화물)을 도전성 층(206)으로 대체하기 위해 수행될 수 있다. 도 8a는 동작(S350) 이후의 3D 구조의 XX' 방향을 따른 단면도를 예시한다. 도 8b는 동작(S350) 이후의 3D 구조의 YY' 방향을 따른 단면도를 예시한다.
일부 실시예에서, 다수의 GLS(630)를 형성한 후에, 교번 유전체 스택(200)의 제 2 유전체 층(204)은 GLS(630)를 통해 제거되어 다수의 측면 트렌치를 형성할 수 있다. 다수의 측면 트렌치는 측면 방향으로 연장될 수 있고, 후속 프로세스에서 형성될 도전성 층(206)을 위한 공간으로서 사용될 수 있다. 본 명세서에서 "측면/측면으로"라는 용어는 기판(100)의 표면에 평행한 평면을 의미한다는 것을 유의한다. 교번 유전체 스택(200)의 제 2 유전체 층(204)은 희생 층으로서 사용되며, 임의의 적합한 에칭 프로세스, 예를 들어, 등방성 건식 에칭 또는 습식 에칭을 사용하여 제거된다. 에칭 프로세스는 제 1 유전체 층(202)의 재료에 비해 제 2 유전체 층(204)의 재료의 에칭 선택도가 충분히 높을 수 있어, 에칭 프로세스는 제 1 유전체 층(202)에 미치는 영향을 최소화할 수 있다. 등방성 건식 에칭 및/또는 습식 에칭 및 뒤이은 세정 프로세스는 제 2 유전체 층(204)을 다양한 방향으로 제거하여 각각의 제 1 유전체 층(202)의 상단 및 하단 표면을 노출시킬 수 있다. 이와 같이, 그런 다음 다수의 측면 트렌치가 제 1 유전 층(202) 사이에 형성될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 다수의 도전성 층(206)이 다수의 측면 트렌치에 형성될 수 있다. 다수의 도전성 층(206)은 3D 메모리 디바이스에서 워드 라인(즉, 게이트 전극)으로서 사용될 수 있다. 일부 실시예에서, 각각의 도전성 층(206)은 각자의 워드 라인(즉, 게이트 전극)을 절연하기 위한 게이트 유전체 층으로서 사용되는 하나 이상의 절연 층(도시되지 않음)으로 피복될 수 있다.
일부 실시예에서, 하나 이상의 적합한 절연 재료(도시되지 않음)가 다수의 측면 트렌치 각각에 형성되어 측면 트렌치의 노출된 표면을 하나 이상의 절연 층으로 덮을 수 있다. 예를 들어, CVD, PVD, 및/또는 ALD와 같은 하나 이상의 적합한 증착 프로세스가 하나 이상의 절연 재료를 측면 트렌치 내에 증착하는 데 이용될 수 있다. 일부 실시예에서, 리세스 에칭 및/또는 화학적-기계적 평탄화(chemical-mechanical planarization)(CMP)가 과잉의 절연 재료(들)를 제거하는 데 사용될 수 있다. 하나 이상의 절연 재료는 전기 절연 기능을 제공하는 임의의 적합한 재료(예를 들어, 높은 k-값 유전체)를 포함할 수 있다. 예를 들어, 하나 이상의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 질화물 등, 및/또는 이들의 임의의 적합한 조합을 포함할 수 있다. 일부 실시예에서, 다수의 절연 층은 상이한 절연 재료를 가질 수 있다.
도전성 층(206)은 하나 이상의 절연 층 사이의 각 측면 트렌치에서 형성될 수 있다. 도전성 층(206)은 측면 트렌치를 적합한 게이트 전극 금속 재료로 채움으로써 형성될 수 있다. 도전성 층(206)은 후속적으로 형성되는 워드 라인(즉, 게이트 전극)을 위한 베이스 재료를 제공할 수 있다. 게이트 전극 금속 재료는 워드 라인(즉, 게이트 전극)을 형성하기 위한 임의의 적합한 도전성 재료, 예를 들어, 텅스텐, 알루미늄, 구리, 코발트 또는 이들의 임의의 조합을 포함할 수 있다. 게이트 전극 재료는 CVD, 물리적 기상 증착(Physical Vapor Deposition)(PVD), 플라즈마 강화 CVD(Plasma-Enhanced CVD)(PECVD), 스퍼터링, 금속-유기 화학 기상 증착(Metal-Organic Chemical Vapor Deposition)(MOCVD) 및/또는 ALD와 같은 적합한 증착 방법을 사용하여 측면 트렌치 내에 증착될 수 있다. 일부 실시예에서, 도전성 층(206)은 CVD에 의해 형성된 텅스텐을 포함한다. 이와 같이, 교번 유전체 스택(200)은 교번 도전성/유전체 스택(210)으로 변환된다.
다시 도 3을 참조하면, 방법은 스페이서 층이 다수의 GLS(630)의 측벽상에 형성될 수 있는 동작(S360)으로 진행한다. 스페이서 층은 또한 게이트 라인 스페이서(gate line spacer)(GLSP) 층으로도 지칭되며, 다수의 도전성 층(206)과 후속 프로세스에서 형성된 도전성 벽 사이에 전기 절연을 제공하는 데 사용될 수 있다. 도 9a는 동작(S360) 이후의 3D 구조의 상면도를 예시한다. 도 9b는 동작(S360) 이후의 3D 구조의 XX' 방향을 따른 단면도를 예시한다.
일부 실시예에서, 스페이서 층(710)을 형성하기 위한 제조 프로세스는 워드 라인 게이트 리세스 프로세스를 포함할 수 있다. 다수의 도전성 층(206)을 형성한 후에, GLS(630)에 의해 노출된 다수의 도전성 층(206)(워드 라인)의 부분은 리세스 에칭 프로세스에 의해 제거될 수 있다. 일부 실시예에서, 다수의 도전성 층(206)(워드 라인) 간의 절연을 보장하기 위해, 습식 에칭 프로세스와 같은 리세스 에칭 프로세스가 수행되어 GLS(630)에 의해 노출된 다수의 도전성 층(206)의 부분을 제거할 수 있다. 그렇게 할 때, GLS(630)에 인접한 각각의 측면 트렌치에 리세스가 형성될 수 있다.
일부 실시예에서, 스페이서 층(710)은 원자 층 증착(ALD) 프로세스와 같은 임의의 적합한 증착 프로세스를 사용함으로써 형성된 2개 이상의 스페이서 서브 층을 포함하는 적층 구조(도시되지 않음)를 가질 수 있다. 예를 들어, 스페이서 층(710)은 GLS(630)의 측벽 및 다수의 게이트 구조(500)의 노출된 표면을 덮는 제 1 스페이서 서브 층(도시되지 않음)을 포함할 수 있다. 제 1 스페이서 서브 층은 다수의 도전성 층(206)이 후속 프로세스에서 산화되는 것을 방지하도록 구성된 실리콘 산화물과 같은 저온 산화물 재료를 포함할 수 있다. 스페이서 층(710)은 제 1 스페이서 서브 층(710)을 덮는 제 2 스페이서 서브 층(도시되지 않음)을 더 포함할 수 있다. 제 2 스페이서 서브 층은 실리콘 질화물과 같은 높은 k 값 재료를 포함할 수 있다. 이러한 적층 구조는 스페이서 층(710)의 등가 산화물 두께(equivalent oxide thickness)(EOT)를 효율적으로 증가시킬 수 있고, 그렇게 함으로써 스페이서 층(710)의 격리 성능을 개선할 수 있다.
일부 실시예에서, 스페이서 층(710)을 형성한 후에, 에칭 프로세스가 수행되어 스페이서 층(710)을 형상화할 수 있다. 예를 들어, 도 9b에 도시된 바와 같이, 각각의 GLS(630)의 하단에 있는 스페이서 층(710)의 부분은 기판(100)을 노출시키기 위해 제거될 수 있다. 또한, 다수의 GLS(630) 외측에 있는 스페이서 층(710)의 부분은 동일한 에칭 프로세스에서 제거될 수 있다.
다시 도 3을 참조하면, 방법은 도전성 벽이 다수의 GLS 각각에서 형성될 수 있는 동작(S370)으로 진행한다. 도전성 벽은 기판(100)의 도핑된 영역(도시되지 않음)과 접촉할 수 있고, 다수의 NAND 스트링의 어레이 공통 소스(array common source)(ACS)로서 사용된다. 일부 실시예에서, 도전성 벽은 게이트 라인 슬릿 접착제 층, 하부 도전성 벽 및 상부 도전성 벽을 포함할 수 있다. 도 10a는 동작(S370) 이후의 3D 구조의 상면도를 예시한다. 도 10b는 동작(S370) 이후의 3D 구조의 XX’ 방향을 따른 단면도를 예시한다. 도 10c는 동작(S370) 이후의 3D 구조의 XX’ 방향을 따른 단면도를 예시한다.
도 10b에 도시된 바와 같이, 일부 실시예에서, 도전성 벽을 형성하기 위한 제조 프로세스는 GLS(630)의 측벽을 덮는 게이트 라인 슬릿 접착제 층(820)을 형성하는 단계를 포함할 수 있다. 게이트 라인 슬릿 접착제 층(820)은 스페이서 층(710)의 노출된 표면을 처리하기 위해 주입(implantation)(IMP) 프로세스를 수행함으로써 형성될 수 있다. IMP 프로세스는 티타늄 이온 및/또는 티타늄 질화물 이온을 스페이서 층(710)의 노출된 표면에 주입하여 게이트 라인 슬릿 접착제 층(820)을 형성할 수 있다.
여전히 도 10b에 도시된 바와 같이, 일부 실시예에서, 도전성 벽을 형성하기 위한 제조 프로세스는 다수의 GLS(630)의 하부 부분에서 하부 도전성 벽(840)을 형성하는 단계를 포함할 수 있다. 하부 도전성 벽(840)은 낮은 응력을 갖는 제 1 도전성 재료를 폴리실리콘, 실리사이드 등과 같은 3D 구조에 증착함으로써 형성될 수 있다. 제 1 도전성 재료는 CVD, 물리적 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 스퍼터링, 금속-유기 화학 기상 증착(MOCVD) 및/또는 ALD와 같은 적합한 증착 방법을 사용하여 다수의 GLS(630) 내에 증착될 수 있다. 뒤이은 에칭 백 프로세스가 하부 도전성 벽(840)의 상단 표면을 조절하기 위해 형성될 수 있다.
도 10c에 도시된 바와 같이, 또 다른 게이트 라인 슬릿 접착제 층(820)이 형성되어 하부 도전성 벽(840)의 상단 표면을 덮을 수 있다. 게이트 라인 슬릿 접착제 층(820)은 하부 도전성 층(840)의 상단 표면을 처리하기 위해 주입(IMP) 프로세스를 수행함으로써 형성될 수 있다. IMP 프로세스는 티타늄 이온 및/또는 티타늄 질화물 이온을 하부 도전성 벽(840)의 상단 표면에 주입하여 게이트 라인 슬릿 접착제 층(820)을 형성할 수 있다.
여전히 도 10c에 도시된 바와 같이, 일부 실시예에서, 도전성 벽을 형성하기 위한 제조 프로세스는 다수의 GLS(630)의 상부 부분에서 상부 도전성 벽(860)을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 상부 도전성 벽(860)의 두께는 교번 도전성/유전체 스택(210)의 5개의 도전성/유전체 쌍보다 작다. 상부 도전성 벽(860)은 높은 응력을 갖는 제 2 도전성 재료를 텅스텐, 알루미늄, 구리, 및/또는 이들의 조합 등을 비롯한 금속 재료와 같은 3D 구조에 증착함으로써 형성될 수 있다. 제 2 도전성 재료는 CVD, PVD, PECVD, 스퍼터링, 금속-유기 화학 MOCVD 및/또는 ALD와 같은 적합한 증착 방법을 사용하여 다수의 GLS(630) 내에 증착될 수 있다. 뒤이은 화학적-기계적 평탄화(CMP) 프로세스가 수행되어 형성된 3D의 상단 표면을 평탄화할 수 있다.
따라서, 도 10a 및 도 10c에 도시된 바와 같은 3차원 메모리 디바이스 및 도 3에 도시된 바와 같은 제조 방법이 개시된다. 좁은 지지 몸체 및 GLS 구조의 2개의 확장된 단부 부분과 연결되는 2개의 확장된 연결 부분을 포함하는 H자 형상의 구조 강화 플러그를 형성함으로써, GLS 구조의 도전성 벽과 워드 라인 사이의 실리콘 산화물 층의 두께 및 구조 강화 플러그(60)의 면적이 동시에 제한된다. 그러므로 GLS 구조의 도전성 벽과 워드 라인 사이의 전기 누출의 위험이 감소하는 한편, 구조 강화 플러그를 형성하기 위한 ALD 증착 시 실리콘 산화물의 양이 또한 감소되어 비용을 효과적으로 절감할 수 있다.
본 개시내용의 일 양태는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법을 제공한다. 방법은, 기판상에 교번 유전체 스택을 형성하는 단계와, 교번 유전체 스택의 상부 부분에 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 형성하는 단계 - 각각의 구조 강화 플러그는 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와, 교번 유전체 스택에 복수의 채널 구조를 형성하는 단계와, 교번 유전체 스택에 복수의 게이트 라인 슬릿을 형성하는 단계 - 각각의 게이트 라인 슬릿은 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분의 측벽을 노출시킴 - 와, 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계와, 각각의 게이트 라인 슬릿에, 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함하는 게이트 라인 슬릿 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 교번 유전체 스택을 형성하는 단계는, 수직 방향으로 적층된 적어도 32개의 유전체 층 쌍을 형성하는 단계를 포함하고, 여기서 각각의 유전체 층 쌍은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층을 포함한다.
일부 실시예에서, 상단 선택적 게이트 컷 및 구조 강화 플러그는 단일 공정에서 동시에 형성된다.
일부 실시예에서, 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 형성하는 단계는, 교번 유전체 스택의 상부 부분에 트렌치를 형성하여 워드 라인 방향을 따라 연장하고, 트렌치의 양측에 2개의 개구부를 형성하는 단계와, 트렌치 및 2개의 개구부에 절연 재료를 증착하여 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그를 각자 형성하는 단계를 포함한다.
일부 실시예에서, 트렌치 및 2개의 개구부를 형성하는 단계는, 교번 유전체 스택의 상단 3개의 유전체 층 쌍을 에칭하여 트렌치 및 2개의 개구부를 형성하는 단계를 포함하며, 여기서 2개의 개구부는 비트 라인 방향을 따라 트렌치로부터 동일한 거리를 갖는다.
일부 실시예에서, 개구부를 형성하는 단계는, H자 형상의 패터닝된 마스크를 사용하여 중간에서 비트 라인 방향으로 더 작은 폭을 갖고 워드 라인 방향을 따라 2개의 단부 부분에서 비트 라인 방향으로 더 큰 폭을 갖는 개구부를 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 구조를 형성하는 단계는, 교번 유전체 층을 관통하는 복수의 채널 홀을 형성하는 단계와, 복수의 채널 홀의 측벽상에 기능 층을 형성하는 단계와, 각각의 채널 홀에 기능 층을 덮는 채널 층을 형성하는 단계와, 각각의 채널 홀을 채우는 유전체 충전 구조를 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 홀을 형성하는 단계는, 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 동일한 수의 채널 홀의 행을 형성하는 단계를 포함한다.
일부 실시예에서, 복수의 채널 홀을 형성하는 단계는, 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 짝수 개의 채널 홀의 행을 형성하는 단계를 포함하며, 여기서 채널 홀의 각각의 행은 인접한 채널 홀의 행과 엇갈리게 배열된다.
일부 실시예에서, 복수의 게이트 라인 슬릿을 형성하는 단계는, 각각의 구조 강화 플러그의 양측상에 게이트 라인 슬릿의 쌍을 형성하고, 교번 유전체 스택을 관통하고, 워드 라인 방향을 따라 연장하는 단계를 포함한다.
일부 실시예에서, 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계는, 교번 유전체의 제 2 유전체 층을 도전성 층으로 대체하는 단계를 포함한다.
일부 실시예에서, 각각의 게이트 라인 슬릿에 게이트 라인 슬릿 구조를 형성하는 단계는, 각각의 게이트 라인 슬릿의 측벽상에 게이트 라인 슬릿 접착제 층을 형성하는 단계와, 각각의 게이트 라인 슬릿의 하부 부분에 하부 도전성 벽을 형성하는 단계와, 각각의 게이트 라인 슬릿의 상부 부분에 상부 도전성 벽을 형성하는 단계를 포함한다.
일부 실시예에서, 각각의 게이트 라인 슬릿에 게이트 라인 슬릿 구조를 형성하는 단계는, 하부 도전성 벽과 상부 도전성 벽 사이에 또 다른 게이트 라인 슬릿 접착제 층을 형성하는 단계를 더 포함하며, 여기서 하부 도전성 벽은 상부 도전성 벽에 비해 3D 메모리 디바이스에 대한 응력이 더 적다.
본 개시내용의 다른 양태는 3차원(3D) 메모리 디바이스를 제공하며, 3차원 메모리 디바이스는 기판상의 교번 도전성/유전체 스택과, 교번 도전성/유전체 스택 내의 복수의 채널 구조와, 복수의 채널 구조 사이에서 워드 라인 방향으로 연장되는 상단 선택적 게이트 컷과, 복수의 채널 구조 사이의 2개의 구조 강화 플러그 - 각각 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와, 교번 도전성/유전체 스택 내의 복수의 게이트 라인 슬릿 구조 - 각각의 게이트 라인 슬릿 구조는 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함함 - 를 포함한다.
일부 실시예에서, 교번 도전성/유전체 스택은 수직 방향으로 적층된 적어도 32개의 도전성/유전체 층 쌍을 포함한다.
일부 실시예에서, 상단 선택적 게이트 컷 및 2개의 구조 강화 플러그는 동일한 재료를 포함하고 교번 도전성/유전체 스택의 동일한 상부 부분에 위치하며; 2개의 구조 강화 플러그는 비트 라인 방향을 따라 상단 선택적 게이트 컷으로부터 동일한 거리를 갖는다.
일부 실시예에서, 각각의 구조 강화 플러그는 비트 라인 방향으로 더 작은 폭을 갖는 좁은 지지 몸체 및 워드 라인 방향에서 2개의 단부에 배열된 비트 라인 방향으로 더 큰 폭을 갖는 2개의 확장된 연결 부분을 갖는다.
일부 실시예에서, 각각의 채널 구조는, 채널 홀의 측벽 상의 기능 층과, 각각의 채널 홀을 채우는 유전체 충전 구조와, 기능 층과 유전체 충전물 사이의 채널 층을 포함한다.
일부 실시예에서, 동일한 짝수 개의 채널 구조의 행은 인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 배열되며; 채널 구조의 각각의 행은 인접한 채널 구조의 행과 엇갈리게 배열된다.
일부 실시예에서, 각각의 게이트 라인 슬릿 구조는 교번 도전성/유전체 스택을 관통하고, 워드 라인 방향을 따라 연장되며, 하부 도전성 벽, 상부 도전성 벽, 및 하부 도전성 벽과 상부 도전성 벽 사이의 게이트 라인 슬릿 접착제 층을 포함한다.
특정 실시예의 전술한 설명은 다른 사람들이 관련 기술분야의 기술 내의 지식을 적용함으로써, 본 개시내용의 일반적인 개념에서 벗어나지 않으면서, 과도한 실험 없이 특정 실시예와 같은 다양한 응용에 대해 용이하게 수정 및/또는 적응할 수 있는 본 개시내용의 일반적인 특성을 그렇게 충분히 드러낼 것이다. 그러므로 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서 어구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니므로, 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 관련 기술분야의 통상의 기술자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 개시내용의 실시예는 명시된 기능 및 그 관계의 구현을 예시하는 기능 구성 블록의 도움을 받아 위에서 설명되었다. 이러한 기능 구성 블록의 경계들은 본 명세서에서 설명의 편의를 위해 임의로 정의되었다. 명시된 기능 및 그 관계가 적절하게 수행되는 한 대안적인 경계가 정의될 수 있다.
발명의 내용 및 요약서는 발명자(들)에 의해 고려되는 것으로서 본 개시내용의 모두는 아니지만 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시내용 또는 첨부된 청구항을 어떤 방식으로든 제한하려 의도되는 것은 아니다.
본 개시내용의 폭 및 범위는 위에서 설명한 예시적인 실시예 중 임의의 실시예에 의해 제한되지 않아야 하고, 다음의 청구항 및 그 균등물에 따라서만 정의되어야 한다.

Claims (20)

  1. 3차원(three-dimensional)(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판상에 교번 유전체 스택(alternating dielectric stack)을 형성하는 단계와,
    상기 교번 유전체 스택의 상부 부분에 상단 선택적 게이트 컷(top selective gate cut) 및 2개의 구조 강화 플러그(structure strengthen plug)를 형성하는 단계 - 각각의 구조 강화 플러그는 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와,
    상기 교번 유전체 스택에 복수의 채널 구조(channel structure)를 형성하는 단계와,
    상기 교번 유전체 스택에 복수의 게이트 라인 슬릿을 형성하는 단계 - 각각의 게이트 라인 슬릿은 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분의 측벽을 노출시킴 - 와,
    상기 교번 유전체 스택을 교번 도전성/유전체 스택으로 변환하는 단계와,
    각각의 게이트 라인 슬릿에, 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함하는 게이트 라인 슬릿 구조를 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 교번 유전체 스택을 형성하는 단계는,
    수직 방향으로 적층된 적어도 32개의 유전체 층 쌍을 형성하는 단계를 포함하고, 각각의 유전체 층 쌍은 제 1 유전체 층 및 상기 제 1 유전체 층과 상이한 제 2 유전체 층을 포함하는
    3D 메모리 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 상단 선택적 게이트 컷 및 상기 구조 강화 플러그는 단일 프로세스에서 동시에 형성되는
    3D 메모리 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 상부 선택적 게이트 컷 및 상기 2개의 구조 강화 플러그를 형성하는 단계는,
    상기 교번 유전체 스택의 상부 부분에 트렌치를 형성하여 워드 라인 방향을 따라 연장하고, 상기 트렌치의 양측에 2개의 개구부를 형성하는 단계와,
    상기 트렌치 및 상기 2개의 개구부에 절연 재료를 증착하여 상기 상단 선택적 게이트 컷 및 상기 2개의 구조 강화 플러그를 각각 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  5. 제 4 항에 있어서,
    상기 트렌치 및 상기 2개의 개구부를 형성하는 단계는,
    상기 교번 유전체 스택의 상단 3개의 유전체 층 쌍을 에칭하여 상기 트렌치 및 상기 2개의 개구부를 형성하는 단계를 포함하며,
    상기 2개의 개구부는 비트 라인 방향을 따라 상기 트렌치로부터 동일한 거리를 갖는
    3D 메모리 디바이스 형성 방법.
  6. 제 4 항에 있어서,
    상기 개구부를 형성하는 단계는,
    H자 형상의 패터닝된 마스크를 사용하여 중간에서 상기 비트 라인 방향으로 더 작은 폭을 갖고 상기 워드 라인 방향을 따라 2개의 단부에서 상기 비트 라인 방향으로 더 큰 폭을 갖는 상기 개구부를 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 복수의 채널 구조를 형성하는 단계는,
    상기 교번 유전체 스택을 관통하는 복수의 채널 홀을 형성하는 단계와,
    상기 복수의 채널 홀의 측벽상에 기능 층을 형성하는 단계와,
    각각의 채널 홀에 상기 기능 층을 덮는 채널 층을 형성하는 단계와,
    각각의 채널 홀을 채우는 유전체 충전 구조를 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  8. 제 7 항에 있어서,
    상기 복수의 채널 홀을 형성하는 단계는,
    인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 동일한 수의 채널 홀의 행을 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    상기 복수의 채널 홀을 형성하는 단계는,
    인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 짝수 개의 채널 홀의 행을 형성하는 단계를 포함하며,
    각각의 채널 홀의 행은 인접한 채널 홀의 행과 엇갈리게 배열되는
    3D 메모리 디바이스 형성 방법.
  10. 제 1 항에 있어서,
    상기 복수의 게이트 라인 슬릿을 형성하는 단계는,
    각각의 구조 강화 플러그의 양측상에 게이트 라인 슬릿의 쌍을 형성하고, 상기 교번 유전체 스택을 관통하고, 상기 워드 라인 방향을 따라 연장하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  11. 제 2 항에 있어서,
    상기 교번 유전체 스택을 상기 교번 도전성/유전체 스택으로 변환하는 단계는,
    상기 교번 유전체의 상기 제 2 유전체 층을 도전성 층으로 대체하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  12. 제 1 항에 있어서,
    각각의 게이트 라인 슬릿에 상기 게이트 라인 슬릿 구조를 형성하는 단계는,
    각각의 게이트 라인 슬릿의 측벽상에 게이트 라인 슬릿 접착제 층을 형성하는 단계와,
    각각의 게이트 라인 슬릿의 하부 부분에 하부 도전성 벽을 형성하는 단계와,
    각각의 게이트 라인 슬릿의 상부 부분에 상부 도전성 벽을 형성하는 단계를 포함하는
    3D 메모리 디바이스 형성 방법.
  13. 제 12 항에 있어서,
    각각의 게이트 라인 슬릿에 상기 게이트 라인 슬릿 구조를 형성하는 단계는,
    상기 하부 도전성 벽과 상기 상부 도전성 벽 사이에 또 다른 게이트 라인 슬릿 접착제 층을 형성하는 단계를 더 포함하며,
    상기 하부 도전성 벽은 상기 상부 도전성 벽에 비해 상기 3D 메모리 디바이스에 대한 응력이 더 적은
    3D 메모리 디바이스 형성 방법.
  14. 3차원(3D) 메모리 디바이스로서,
    기판상의 교번 도전성/유전체 스택과,
    상기 교번 도전성/유전체 스택의 복수의 채널 구조와,
    상기 복수의 채널 구조 사이에서 워드 라인 방향으로 연장되는 상단 선택적 게이트 컷과,
    상기 복수의 채널 구조 사이의 2개의 구조 강화 플러그 - 각각 좁은 지지 몸체 및 2개의 확장된 연결 부분을 가짐 - 와,
    상기 교번 도전성/유전체 스택의 복수의 게이트 라인 슬릿 구조 - 각각의 게이트 라인 슬릿 구조는 대응하는 구조 강화 플러그의 하나의 확장된 연결 부분에 연결된 확장된 단부 부분을 포함함 - 를 포함하는
    3D 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 교번 도전성/유전체 스택은,
    수직 방향으로 적층된 적어도 32개의 도전성/유전체 층 쌍을 포함하는
    3D 메모리 디바이스.
  16. 제 14 항에 있어서,
    상기 상단 선택적 게이트 컷 및 상기 2개의 구조 강화 플러그는 동일한 재료를 포함하고 상기 교번 도전성/유전체 스택의 동일한 상부 부분에 위치하며,
    상기 2개의 구조 강화 플러그는 비트 라인 방향을 따라 상기 상단 선택적 게이트 컷으로부터 동일한 거리를 갖는
    3D 메모리 디바이스.
  17. 제 14 항에 있어서,
    각각의 구조 강화 플러그는 상기 비트 라인 방향으로 더 작은 폭을 갖는 좁은 지지 몸체 및 상기 워드 라인 방향으로 2개의 단부에 배열된 상기 비트 라인 방향으로 더 큰 폭을 갖는 2개의 확장된 연결 부분을 갖는
    3D 메모리 디바이스.
  18. 제 14 항에 있어서,
    각각의 채널 구조는,
    채널 홀의 측벽상의 기능 층과,
    각각의 채널 홀을 채우는 유전체 충전 구조와,
    상기 기능 층과 상기 유전체 충전 구조 사이의 채널 층을 포함하는
    3D 메모리 디바이스.
  19. 제 14 항에 있어서,
    인접한 상단 선택적 게이트 컷과 구조 강화 플러그 사이에 동일한 짝수 개의 채널 구조의 행이 배열되며,
    각각의 채널 구조의 행은 인접한 채널 구조의 행과 엇갈리게 배열되는
    3D 메모리 디바이스.
  20. 제 14 항에 있어서,
    각각의 게이트 라인 슬릿 구조는 상기 교번 도전성/유전체 스택을 관통하고 상기 워드 라인 방향을 따라 연장되며, 하부 도전성 벽, 상부 도전성 벽 및 상기 하부 도전성 벽과 상기 상부 도전성 벽 사이의 게이트 라인 슬릿 접착제 층을 포함하는
    3D 메모리 디바이스.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
CN112071852B (zh) * 2020-08-12 2023-12-08 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN111952313A (zh) * 2020-08-25 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN113889478A (zh) * 2020-09-29 2022-01-04 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
US11380707B2 (en) * 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same
CN113437082B (zh) * 2021-06-21 2023-06-16 长江存储科技有限责任公司 一种三维存储器及其制造方法
CN113437069B (zh) * 2021-06-28 2022-07-12 芯盟科技有限公司 动态随机存取存储器及其形成方法
WO2023028747A1 (en) * 2021-08-30 2023-03-09 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
JP2023044175A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160268263A1 (en) * 2015-03-11 2016-09-15 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN109690775A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 三维存储器件及其制造方法
JP2019153735A (ja) * 2018-03-06 2019-09-12 東芝メモリ株式会社 半導体装置
KR20190119149A (ko) * 2017-03-08 2019-10-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 상호접속 구조

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3679970B2 (ja) * 2000-03-28 2005-08-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
JP5591667B2 (ja) * 2010-11-30 2014-09-17 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
KR20150061429A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20170104000A1 (en) * 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
KR102487526B1 (ko) * 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9953998B2 (en) * 2016-03-03 2018-04-24 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10008570B2 (en) * 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
KR20190008676A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107731741B (zh) * 2017-08-24 2019-01-29 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法
CN107482013B (zh) * 2017-08-28 2018-09-18 长江存储科技有限责任公司 三维存储器及其形成方法
JP2019067825A (ja) * 2017-09-28 2019-04-25 東芝メモリ株式会社 半導体装置
KR102401178B1 (ko) * 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR20200090237A (ko) * 2017-11-28 2020-07-28 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 촉매 유도 패턴 전사 기술
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
CN111244100B (zh) 2018-08-16 2022-06-14 长江存储科技有限责任公司 用于形成三维存储器器件中的结构增强型半导体插塞的方法
KR102596799B1 (ko) * 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN110277396B (zh) * 2019-06-26 2020-10-27 英特尔半导体(大连)有限公司 一种3d nand存储单元模组、存储器以及制作方法
CN113394229B (zh) * 2019-06-28 2022-08-09 长江存储科技有限责任公司 3d nand存储器及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160268263A1 (en) * 2015-03-11 2016-09-15 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20190119149A (ko) * 2017-03-08 2019-10-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 상호접속 구조
JP2019153735A (ja) * 2018-03-06 2019-09-12 東芝メモリ株式会社 半導体装置
CN109690775A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 三维存储器件及其制造方法

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