KR20200090237A - 촉매 유도 패턴 전사 기술 - Google Patents
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Abstract
본 발명의 여러 실시예들은 반도체 장치 아키텍처와 제조 기법에 관련된다. 더 구체적으로, 본 발명의 일부 실시예들은 3차원 메모리 아키텍처와 트랜지스터에 적용되는 촉매 유도 화학적 식각 기술을 사용하는 실리콘 식각에 관련된다. CICE는 반도체들과 함께 반도체들의 다중층에도 사용될 수 있는 촉매 기반 식각 방법이다. CICE 프로세스의 여러 실시예들은 반도체 기판을 식각하여 고 종횡비 특징부를 제조하는 데 촉매를 사용할 수 있다. 이 목적의 제조 툴 역시 제공된다. 이는 본 발명을 반도체 장치의 제조에 채택할 수 있게 해줄 것이다.
Description
관련 출원들과의 상호 참조
본원은 2017년 11월 28일 “촉매 망 패턴을 사용한 3차원 메모리 아키텍처(Forming Three-Dimensional Memory Architectures Using Catalyst Mesh Patters)”라는 명칭으로 출원된 미국특허가출원 제62/591,326호와, 2018년 5월 1일 “반도체 장치 제조를 위한 다중층 전기화학적 식각 프로세스(Multilayer Electrochemical Etch process for Semiconductor Device Fabrication)”로 출원된 미국특허가출원 제62/665,084호와, 2018년 6월 20일 “반도체 장치 제조를 위한 촉매 기반 전기화학적 식각 프로세스(Catalyst-Based Electrochemical Etch Process for Semiconductor Device Fabrication)”로 출원된 미국특허가출원 제62/701,049호와, 및 2018년 9월 10일 "촉매 지원 화학적 식각 기술: 반도체 장치들에의 응용(Catalyst Assisted Chemical Etching Technology: Applications In Semiconductor Devices)"로 출원된 미국특허가출원 제62/729,361호들에 대한 우선권을 주장하는 바, 이들은 모든 목적들에 대해 전체로서 이 명세서에 참고로 포함된다.
연방 후원 연구에 대한 진술
본 발명은 미국국립과학재단(National Science Foundation)에서 지급된 승인번호 제EEC1160494호와 미국공군연구소(Air Force Research Laboratory)에서 지급된 승인번호 제FA8650-15-C-7542호의 미국 정부 지원으로 이뤄졌다. 미국 정부는 본 발명에 어떤 권리들을 가진다.
기술분야
본 발명의 여러 실시예들은 일반적으로 반도체 장치 아키텍처 및 제조 기법에 관련된다. 더 구체적으로, 본 발명의 일부 실시예들은 3차원 메모리 아키텍처 및 트랜지스터에 적용되는 촉매 유도 화학적 식각(catalyst influenced chemical etching) 기술을 사용하는 실리콘 식각에 관련된다.
트랜지스터, 메모리, 집적회로, 광자 장치들 및 다른 반도체 장치들의 다양한 종류들의 반도체 제조는 현대의 컴퓨팅 장치와 다른 전자 시스템들의 확산을 이끌어왔다. 예를 들어, 컴퓨터, 휴대폰, 자동차, 가전제품(consumer electronics) 등은 모두 반도체 제조 발전의 직접 제품들이다. 이 제품들의 제조의 구성요소(integral part)는 패턴 전사(pattern transfer)이다. 고도로 제어되는 나노패턴(nanopattern)들의 이방성 식각을 위해 반도체 산업에서 사용하는 건식 플라즈마 식각 프로세스는 값비싼 진공 설비를 요구하고 높은 종횡비(aspect ratio)를 패터닝할 때 단면 형상을 쉽게 유지할 수 없다. 이들은 종횡비 의존 식각(Aspect Ratio Dependent Etching; ARDE)과 식각 테이퍼(etch taper) 등의 식각 문제들을 겪는다.
본 발명의 여러 실시예들은 일반적으로 메모리 아키텍처와 제조 기법에 관련된다. 더 구체적으로, 본 발명의 일부 실시예들은 3차원 메모리 아키텍처와 트랜지스터들에 적용되는 촉매 유도 화학적 식각 기술을 사용한 실리콘 식각에 관련된다.
본 발명의 한 실시예에서, 촉매 유도 화학적 식각에 의한 고(high) 종횡비(aspect ratio) 반도체 구조의 실질적 붕괴(substantial collapse)를 방지하는 방법은 반도체 재질의 표면 상에 촉매 층을 패터닝하는 단계를 포함하는데, 여기서 촉매 층은 의도한 설계와 식각 링크(lithographic link)를 포함한다. 또한 식각 링크들은 촉매 층 및/또는 반도체 재질의 하나 이상의 고립된 특징부(isolated features)들을 실질적으로 연결한다. 방법은 반도체 재질 표면 상의 패터닝된 촉매 층을 식각액(etchant)에 노출시키는 단계를 포함하는데, 패터닝된 촉매 층은 반도체 재질을 식각시켜 상호 연결된 고 종횡비 구조를 형성한다.
본 발명의 다른 실시예에서, 고 종횡비 반도체 구조의 실질적 붕괴를 방지하는 방법은 패터닝된 촉매 층 또는 낮은 높이의 구조들 위의 어느 하나 상에 캐핑 재질(capping material)로 된 구조를 생성하는 단계를 포함한다. 방법은 또한 이 구조를 식각액에 노출시키는 단계를 더 포함한다. 방법은 추가적으로, 고 종횡비 반도체 구조의 실질적 붕괴를 방지하기 위해, 캐핑 재질의 구조상에 촉매 유도 화학적 식각을 사용하여 고 종횡비 반도체 구조를 생성하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에서, 촉매 유도 화학적 식각 장치는 반도체 재질의 식각 상태를 검출하는 복수의 센서들을 포함한다.
본 발명의 다른 실시예에서, 거의 붕괴되지 않는 교번하는(alternating) 다층 적층된 나노구조를 구성하는 방법은 교번하는 반도체 박막(film)들의 둘 이상의 층들을 포함하는 재질 스택(stack)을 생성하는 단계를 포함하는데, 둘 이상의 층들의 각각은 적어도 다음 특성들: 재질, 도핑 농도(doping concentration) 및 도펀트(dopant) 물질 중의 적어도 하나가 서로 다르다. 이 방법은 또한 특성이 다른 층들이 적어도 다음: 형태(morphology), 공극률(porosity), 식각 속도(etch rate) 및 열처리 속도(thermal processing rates) 중의 적어도 하나가 다른 식각된 나노구조들을 산출하도록 재질 스택을 촉매 유도 화학적 식각으로 식각하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에서, 거의 붕괴되지 않는 교번하는 다층 적층된 나노구조를 구성하는 방법은 교번하는 반도체 박막들의 둘 이상의 층들을 포함하는데, 교번하는 반도체 박막들의 둘 이상의 층들은 다음 특성들: 재질, 도핑 농도, 도펀트 물질 중의 적어도 하나가 다르다. 방법은 재질 스택을 결정 방향 의존 식각(crystallographic orientation dependent etch)으로 식각하여 결정면(crystal plane)을 따라 테이퍼를 형성하는 단계를 포함한다. 방법은 추가적으로 결정면을 따라 테이퍼를 식각하여 다른 층의 식각 부분은 계단(staircase) 구조를 생성하면서 교번하는 반도체 박막들의 둘 이상의 층들 중의 하나를 드러낸다.
본 발명의 실시예들은 또한 하나 이상의 프로세서들이 이 방법들, 방법의 변형, 및 이 명세서에 기재된 다른 작동들을 수행하도록 하는 명령들의 집합(set)을 포함하는 컴퓨터 판독 가능한 저장 매체 역시 포함한다.
복수의 실시예들이 개시되었지만, 당업계에 통상의 기술을 가진 자라면 본 발명의 예시적 실시예들을 도시 및 설명하는 이하의 상세한 설명을 보고 본 발명의 또 다른 실시예들이 자명해질 것이다. 알 수 있을 바와 같이, 모두 본 발명의 범위에서 벗어나지 않고도 본 발명은 여러 가지 국면(aspect)들에서 수정될 수 있다. 이에 따라, 도면들과 상세한 설명은 그 성질상 제한이 아니라 예시로 간주되어야 한다.
본 발명의 실시예들이 첨부된 도면을 통해 기재 및 설명될 것인데, 도면에서:
도 1a는 본 발명의 하나 이상의 실시예들에 따른, 제트 및 플래시 임프린트 리소그래피(jet and flash imprint lithography)(J-FIL)로 수행되는 성형된(shaped) 나노와이어의 촉매 유도 화학적 식각(catalyst influenced chemical etching; CICE)을 도시한 도면;
도 1b는 본 발명의 하나 이상의 실시예들에 따른, 도 1a에 도시된 단계들을 사용하여 제조되는 나노와이어의 단면도들;
도 2는 본 발명의 하나 이상의 실시예들에 따른, SiSE(Silicon Superlattice Etch; 실리콘 초격자 식각) 프로세스 제어를 보이는 도면;
도 3a-3b는 본 발명의 하나 이상의 실시예들에 따른, 다른 도핑 농도의 에피택셜 실리콘의 교번하는 층들을 가지는 기판 상에 SISE 후의 유공 및 무공 층들 간의 가파른 경계면을 보이는 도면;
도 4는 본 발명의 하나 이상의 실시예들에 따른, 금과 백금 촉매로 생성되고 나노구조 바닥의 촉매 망의 화상을 확대한 실리콘 나노와이어의 단면도;
도 5a는 본 발명의 하나 이상의 실시예들에 따른, 촉매 망과 함께 반도체 구조의 연결 링크들이 어떻게 하나 이상의 고립된 촉매와 고 종횡비(high aspect ratio; FIAR) 나노구조들을 연결하는 데 사용될 수 있는지를 보이는 도면;
도 5b는 본 발명의 하나 이상의 실시예들에 따른, 촉매 특징부와 SISE 후에 잔류한 고 종횡비 구조를 규정하는 연결된 영역들의 기하학적 구조를 나타내는 비연결 영역들의 평면도;
도 6a-6e는 본 발명의 하나 이상의 실시예들에 따른, CICE를 위한 프로세스 챔버의 구조를 보이는 도면들;
도 7a-7b는 본 발명의 하나 이상의 실시예들에 따른, 수평 기판을 가지는 MSP-CICE 프로세스 챔버를 보이는 도면들;
도 8a는 본 발명의 하나 이상의 실시예들에 따른, MSP-CICE 툴 설정을 보이는 도면들;
도 8b는 본 발명의 하나 이상의 실시예들에 따른, 프로세스 챔버의 상세한 배치의 예를 보이는 도면;
도 8c는 본 발명의 하나 이상의 실시예들에 따른, 프로세스 흐름의 예를 보이는 도면;
도 9는 본 발명의 하나 이상의 실시예들에 따른, 목표 출력을 위한 최적 프로세스 파라미터들을 결정하는 데 사용될 수 있는 유전 알고리즘 기반 컨트롤러를 보이는 도면;
도 10a-10e는 본 발명의 하나 이상의 실시예들에 따른, 촉매 망의 예들을 보이는 도면들;
도 11은 도 10과 유사한 촉매 망 패턴을 가지는 채널과 슬릿들의 HAR 식각의 프로세스 흐름을 보이는 도면;
도 12는 본 발명의 하나 이상의 실시예들에 따른, 수직 채널 3D NAND를 위한 희생 프로세스를 보이는 도면;
도 13은 본 발명의 하나 이상의 실시예들에 따른, SiSE에 의해 3D NAND 어레이들을 제조하는 프로세스 흐름과 여러 가지 경로들을 보이는 도면;
도 14-16은 본 발명의 하나 이상의 실시예들에 따른, 수직 채널 3D NAND 생성을 위한 SiSE로 생성된 유공 및 무공 실리콘 층의 교번 층들을 처리하는 프로세스 흐름의 일부를 보이는 도면들;
도 17은 본 발명의 하나 이상의 실시예들에 따른, 수직 게이트들과 수평 실리콘 채널들을 가지는 3D NAND 아키텍처의 한 예를 보이는 도면;
도 18a-18c는 본 발명의 하나 이상의 실시예들에 따른, 3D NAND의 배치와 치수들을 보이는 도면들;
도 19a-19c는 도 18a-18c에 도시된 패턴들을 구성하는 예시적 제조 템플릿을 보이는 도면들;
도 19d는 링크들이 임프린트 리소그래피(그 템플릿은 전자빔 리소그래피로 구성)로 구성된 식각 링크들을 가지는 패턴과 도트들이 임프린트 또는 사진식각법(photolithography)을 사용하여 인쇄 또는 그 역인 예를 제공하는 도면;
도 20a-20j는 본 발명의 하나 이상의 실시예들에 따른, CICE 촉매를 패터닝하는 예시적 사진식각법 프로세스 단계들을 보이는 도면들;
도 21a-21h는 본 발명의 하나 이상의 실시예들에 따른, 자가 조립(self-assembly) 및 리소그래피를 사용하여 실질적으로 연결된 촉매 특징부를 가지는 촉매 패턴을 구성하는 프로세스 흐름을 보이는 도면들;
도 22는 본 발명의 하나 이상의 실시예들에 따른, 3D NAND 계단 식각의 예를 보이는 도면;
도 23은 본 발명의 하나 이상의 실시예들에 따른, 워드 라인(word line)들을 위한 접점 패드(contact pad)를 생성하기 위해 염기성 식각액 또는 경사 플라즈마 식각으로 벌크 실리콘 상의 계단 식각 프로세스를 보이는 도면;
도 24는 본 발명의 하나 이상의 실시예들에 따른, CICE로 식각된 나노와이어 상의 트랜지스터, 캐패시터 및 상호 연결 재질을 가지는 예시적 DRAM 설계를 보이는 도면;
도 25a-25b는 본 발명의 하나 이상의 실시예들에 따른, 붕괴 없이 고 종횡비 필라를 생성하는 CICE 습식 이방성 식각의 두 프로세스 흐름들을 보이는 도면들;
도 26은 본 발명의 하나 이상의 실시예들에 따른, 실리콘 상의 CICE 후, 지지 안 된 특징부 대 지지된 특징부의 붕괴를 보이는 SEM 화상을 보이는 도면;
도 27a는 -85°의 테이퍼 각을 가지는 14nm FinFET와 24nm의 물리적 반 피치(Half Pitch; HP)를 보이는 도면(테크인사이츠(TechInsights) 회사 참조);
도 27b는 본 발명의 하나 이상의 실시예들에 따른, 다른 핀(fin) 폭과 식각 테이퍼 각에 대한 최대 핀 높이를 묘사한 그래프;
도 28은 어떤 지지/보조 특징부가 없는, 50nm 길이 핀의 길이를 따른 횡방향 붕괴 이전의 핀의 최대 높이를 보이는 그래프;
도 29는 본 발명의 하나 이상의 실시예들에 따른, CICE로 FinFET들을 구성하는 프로세스 흐름의 예를 보이는 도면;
도 30a-30e는 본 발명의 하나 이상의 실시예들에 따른, CICE 후의 FinFET 제조 프로세스 단계들의 예를 보이는 도면들;
도 31은 본 발명의 하나 이상의 실시예들에 따른, CICE로 나노시트 FET와 횡방향 나노와이어 FET를 구성하는 프로세스 흐름의 예를 보이는 도면;
도 32a는 핀들의 수가 1보다 클 때의 연결 링크들을 보이는 도면;
도 32b는 모든 핀들을 고립된 촉매들(위) 또는 연결된 링크들 및 연결된 촉매들(아래)로 연결한 링크들을 보이는 도면;
도 32c는 다른 핀 폭(f)들과 1 내지 10 범위의 핀 수에 대해 도시된 연결된 핀 구조의 길이를 따른 임계 높이(critical height)들을 보이는 그래프; 및
도 32d는 다른 핀 폭(f)들과 1 내지 10 범위의 핀 수에 대해 도시된 연결된 핀 구조의 폭을 따른 임계 높이들을 보이는 그래프.
도면들은 반드시 축척에 따라 도시된 것이 아니다. 마찬가지로, 어떤 구성요소 및/또는 작동들은 본 발명의 실시예들의 일부의 논의의 목적으로 다른 블록들로 분리되거나 단일한 블록으로 조합되었다. 또한 본 발명은 여러 가지 수정과 대체적인 형태들을 수용할 수 있지만, 특정한 실시예들이 예로서 도면들에 도시되어 이하에 상세히 설명된다. 그러나 그 의도는 본 발명을 설명된 특정한 실시예에 한정시키는 것이 아니다. 반대로, 본 발명은 첨부된 청구항들에 규정된 본 발명의 범위에 포함되는 모든 수정, 등가물, 및 대체물들을 포괄하고자 의도한다.
도 1a는 본 발명의 하나 이상의 실시예들에 따른, 제트 및 플래시 임프린트 리소그래피(jet and flash imprint lithography)(J-FIL)로 수행되는 성형된(shaped) 나노와이어의 촉매 유도 화학적 식각(catalyst influenced chemical etching; CICE)을 도시한 도면;
도 1b는 본 발명의 하나 이상의 실시예들에 따른, 도 1a에 도시된 단계들을 사용하여 제조되는 나노와이어의 단면도들;
도 2는 본 발명의 하나 이상의 실시예들에 따른, SiSE(Silicon Superlattice Etch; 실리콘 초격자 식각) 프로세스 제어를 보이는 도면;
도 3a-3b는 본 발명의 하나 이상의 실시예들에 따른, 다른 도핑 농도의 에피택셜 실리콘의 교번하는 층들을 가지는 기판 상에 SISE 후의 유공 및 무공 층들 간의 가파른 경계면을 보이는 도면;
도 4는 본 발명의 하나 이상의 실시예들에 따른, 금과 백금 촉매로 생성되고 나노구조 바닥의 촉매 망의 화상을 확대한 실리콘 나노와이어의 단면도;
도 5a는 본 발명의 하나 이상의 실시예들에 따른, 촉매 망과 함께 반도체 구조의 연결 링크들이 어떻게 하나 이상의 고립된 촉매와 고 종횡비(high aspect ratio; FIAR) 나노구조들을 연결하는 데 사용될 수 있는지를 보이는 도면;
도 5b는 본 발명의 하나 이상의 실시예들에 따른, 촉매 특징부와 SISE 후에 잔류한 고 종횡비 구조를 규정하는 연결된 영역들의 기하학적 구조를 나타내는 비연결 영역들의 평면도;
도 6a-6e는 본 발명의 하나 이상의 실시예들에 따른, CICE를 위한 프로세스 챔버의 구조를 보이는 도면들;
도 7a-7b는 본 발명의 하나 이상의 실시예들에 따른, 수평 기판을 가지는 MSP-CICE 프로세스 챔버를 보이는 도면들;
도 8a는 본 발명의 하나 이상의 실시예들에 따른, MSP-CICE 툴 설정을 보이는 도면들;
도 8b는 본 발명의 하나 이상의 실시예들에 따른, 프로세스 챔버의 상세한 배치의 예를 보이는 도면;
도 8c는 본 발명의 하나 이상의 실시예들에 따른, 프로세스 흐름의 예를 보이는 도면;
도 9는 본 발명의 하나 이상의 실시예들에 따른, 목표 출력을 위한 최적 프로세스 파라미터들을 결정하는 데 사용될 수 있는 유전 알고리즘 기반 컨트롤러를 보이는 도면;
도 10a-10e는 본 발명의 하나 이상의 실시예들에 따른, 촉매 망의 예들을 보이는 도면들;
도 11은 도 10과 유사한 촉매 망 패턴을 가지는 채널과 슬릿들의 HAR 식각의 프로세스 흐름을 보이는 도면;
도 12는 본 발명의 하나 이상의 실시예들에 따른, 수직 채널 3D NAND를 위한 희생 프로세스를 보이는 도면;
도 13은 본 발명의 하나 이상의 실시예들에 따른, SiSE에 의해 3D NAND 어레이들을 제조하는 프로세스 흐름과 여러 가지 경로들을 보이는 도면;
도 14-16은 본 발명의 하나 이상의 실시예들에 따른, 수직 채널 3D NAND 생성을 위한 SiSE로 생성된 유공 및 무공 실리콘 층의 교번 층들을 처리하는 프로세스 흐름의 일부를 보이는 도면들;
도 17은 본 발명의 하나 이상의 실시예들에 따른, 수직 게이트들과 수평 실리콘 채널들을 가지는 3D NAND 아키텍처의 한 예를 보이는 도면;
도 18a-18c는 본 발명의 하나 이상의 실시예들에 따른, 3D NAND의 배치와 치수들을 보이는 도면들;
도 19a-19c는 도 18a-18c에 도시된 패턴들을 구성하는 예시적 제조 템플릿을 보이는 도면들;
도 19d는 링크들이 임프린트 리소그래피(그 템플릿은 전자빔 리소그래피로 구성)로 구성된 식각 링크들을 가지는 패턴과 도트들이 임프린트 또는 사진식각법(photolithography)을 사용하여 인쇄 또는 그 역인 예를 제공하는 도면;
도 20a-20j는 본 발명의 하나 이상의 실시예들에 따른, CICE 촉매를 패터닝하는 예시적 사진식각법 프로세스 단계들을 보이는 도면들;
도 21a-21h는 본 발명의 하나 이상의 실시예들에 따른, 자가 조립(self-assembly) 및 리소그래피를 사용하여 실질적으로 연결된 촉매 특징부를 가지는 촉매 패턴을 구성하는 프로세스 흐름을 보이는 도면들;
도 22는 본 발명의 하나 이상의 실시예들에 따른, 3D NAND 계단 식각의 예를 보이는 도면;
도 23은 본 발명의 하나 이상의 실시예들에 따른, 워드 라인(word line)들을 위한 접점 패드(contact pad)를 생성하기 위해 염기성 식각액 또는 경사 플라즈마 식각으로 벌크 실리콘 상의 계단 식각 프로세스를 보이는 도면;
도 24는 본 발명의 하나 이상의 실시예들에 따른, CICE로 식각된 나노와이어 상의 트랜지스터, 캐패시터 및 상호 연결 재질을 가지는 예시적 DRAM 설계를 보이는 도면;
도 25a-25b는 본 발명의 하나 이상의 실시예들에 따른, 붕괴 없이 고 종횡비 필라를 생성하는 CICE 습식 이방성 식각의 두 프로세스 흐름들을 보이는 도면들;
도 26은 본 발명의 하나 이상의 실시예들에 따른, 실리콘 상의 CICE 후, 지지 안 된 특징부 대 지지된 특징부의 붕괴를 보이는 SEM 화상을 보이는 도면;
도 27a는 -85°의 테이퍼 각을 가지는 14nm FinFET와 24nm의 물리적 반 피치(Half Pitch; HP)를 보이는 도면(테크인사이츠(TechInsights) 회사 참조);
도 27b는 본 발명의 하나 이상의 실시예들에 따른, 다른 핀(fin) 폭과 식각 테이퍼 각에 대한 최대 핀 높이를 묘사한 그래프;
도 28은 어떤 지지/보조 특징부가 없는, 50nm 길이 핀의 길이를 따른 횡방향 붕괴 이전의 핀의 최대 높이를 보이는 그래프;
도 29는 본 발명의 하나 이상의 실시예들에 따른, CICE로 FinFET들을 구성하는 프로세스 흐름의 예를 보이는 도면;
도 30a-30e는 본 발명의 하나 이상의 실시예들에 따른, CICE 후의 FinFET 제조 프로세스 단계들의 예를 보이는 도면들;
도 31은 본 발명의 하나 이상의 실시예들에 따른, CICE로 나노시트 FET와 횡방향 나노와이어 FET를 구성하는 프로세스 흐름의 예를 보이는 도면;
도 32a는 핀들의 수가 1보다 클 때의 연결 링크들을 보이는 도면;
도 32b는 모든 핀들을 고립된 촉매들(위) 또는 연결된 링크들 및 연결된 촉매들(아래)로 연결한 링크들을 보이는 도면;
도 32c는 다른 핀 폭(f)들과 1 내지 10 범위의 핀 수에 대해 도시된 연결된 핀 구조의 길이를 따른 임계 높이(critical height)들을 보이는 그래프; 및
도 32d는 다른 핀 폭(f)들과 1 내지 10 범위의 핀 수에 대해 도시된 연결된 핀 구조의 폭을 따른 임계 높이들을 보이는 그래프.
도면들은 반드시 축척에 따라 도시된 것이 아니다. 마찬가지로, 어떤 구성요소 및/또는 작동들은 본 발명의 실시예들의 일부의 논의의 목적으로 다른 블록들로 분리되거나 단일한 블록으로 조합되었다. 또한 본 발명은 여러 가지 수정과 대체적인 형태들을 수용할 수 있지만, 특정한 실시예들이 예로서 도면들에 도시되어 이하에 상세히 설명된다. 그러나 그 의도는 본 발명을 설명된 특정한 실시예에 한정시키는 것이 아니다. 반대로, 본 발명은 첨부된 청구항들에 규정된 본 발명의 범위에 포함되는 모든 수정, 등가물, 및 대체물들을 포괄하고자 의도한다.
본 발명의 여러 실시예들은 신규한 이방성(anisotropic) 식각 프로세스를 설명한다. 이 목적의 제조 툴 역시 개시된다. 이는 본 발명을 반도체 장치의 구성에 채택할 수 있게 해줄 것이다. 일부 실시예들은 트랜지스터들과 여러 가지 메모리 아키텍처의 제조에 촉매 유도 화학적 식각(catalyst influenced chemical etching; CICE)을 사용한다. 또한, CICE 프로세스의 여러 실시예들이 특징부(features) 크기의 손실 없는 극히 높은 고 종횡비를 입증할 것이다.
본 발명의 여러 실시예들은 또한 촉매 기반 화학적 식각에서의 여러 가지 제어 계획들을 제공한다. 이 목적의 웨이퍼 규모(wafer scale)의 멀티스케일 정밀 촉매 유도 화학적 식각(Multi Scale Precision Catalyst Influenced Chemical Etching; MSP-CICE) 제조 툴 역시 개시된다. 일부 실시예들은 현재의 문헌상(in literature today) 식각 깊이 조절이 없는 소면적(150nm 이하의 기판)인 CICE의 능력을, 국부 및 전체 제어와 크기를 가지는 (예를 들어 300mm Si 웨이퍼(wafer) 등의) 대면적으로 확장하는 여러 가지 제어 계획과 툴들을 사용한다. 이는 3D NAND 플래시(flash), DRAM, FinFET 및 나노시트(nanosheet) 트랜지스터 등의 반도체 장치의 제조에 본 발명의 채택을 가능하게 할 것이다.
본 발명의 여러 실시예들은 일반적으로 메모리 아키텍처와 제조 기법들에 관련된다. 더 구체적으로, 본 발명의 일부 실시예들은 3차원 메모리 아키텍처와 트랜지스터들에 적용되는 촉매 유도 화학적 식각을 사용하는 실리콘 식각에 관련된다. 현재의 패턴 전사 기법(pattern transfer)들에 의한 진보된 메모리 아키텍처들의 확장성(scalability)은 고 종횡비(high aspect ratio) 플라즈마 식각에 기인하는 0이 아닌 테이퍼와, 측벽 손상과, 및 식각 마스크 열화에 의해 제한된다. 3차원(3D) NANA 플래시(flash) 등의 비휘발성 반도체 메모리들은 플래시 드라이브의 저장 용량을 증가시키기 위해 교번하는(anternating) 재질의 64층보다 많은(>) 극히 고 종횡비 식각을 요구한다. 층들이 증가되면, 이방성 고 종횡비 채널 및 트렌치(trench) 식각의 원가와 신뢰성뿐만 아니라 각 층에 접점들을 규정하는 계단(staircase) 역시 확장의 주된 제한 요인이 된다. 0이 아닌 플라즈마 식각 테이퍼 각은 신뢰성 높게 달성될 수 있는 층 적층(tier stacking)의 최대 수를 제한한다.
고도로 제어된 나노패턴(nanopattern)들을 이방성으로 식각하는 데 반도체 산업에서 사용되는 건식 플라즈마 식각(dry plasma etching) 프로세스는 고가의 진공 설비를 요구하며, 고 종횡비를 패터닝할 때는 단면 형상을 쉽게 유지하지 못한다. 이들은 종횡비 의존 식각(Aspect Ratio Dependent Etching; ARDE)과 식각 테이퍼 등의 식각 문제들을 겪는다. 3D NAND 플래시 설계들에 있어서, 측벽들을 정밀히 제어한 플라즈마 식각으로도 원형의 채널과 사각형의 슬릿(slit)을 동시에 신뢰성 높게 식각할 수 없다. 마찬가지로, 연결 링크(connecting link)들을 가지는 특징부에 있어서도, 필라(pillar)들 간의 10nm 미만의 링크들은 고 종횡비에 대해 유지될 수 없다.
뿐만 아니라, DRAM 확장은 캐패시터(capacitor)와 셀 크기 인자(cell size factor)가 점유하는 면적에 의해 제한된다. 이에 따라 메모리 아키텍처를 확장하는 현재의 기법들은 많은 수의 리소그래피(lithography)들과 고 종횡비 식각 단계들에 의해 제한된다. 여러 실시예들은 DRAM 제조를 위한 개선된 기법들을 제공한다.
이하의 설명에서, 설명의 목적으로 많은 구체적 상세들이 본 발명 실시예들의 완전한 이해를 제공하도록 제시될 것이다. 그러나 당업계에 통상의 기술을 가진 자라면 구체적 상세들의 일부가 없어도 본 발명의 실시예들을 구성할 수 있음이 자명할 것이다.
이 명세서에 소개되는 기법들은 전용(special-purpose) 하드웨어(예를 들어 회로), 소프트웨어 및/또는 펌웨어로 적절히 프로그래밍된 프로그래밍 가능한(programmable) 회로, 또는 전용 회로 및 프로그래밍 가능한 회로의 조합으로 구현될 수 있다. 이에 따라, 실시예들은 거기에 저장된, 컴퓨터(또는 다른 전자 기기들)가 프로세스를 수행하도록 프로그래밍하는 데 사용될 수 있는 명령들을 가지는 기계 판독 가능한 매체를 포함할 수 있다. 이 기계 판독 가능한 매체는 광학 디스크, 콤팩트디스크 읽기 전용 메모리(CR-ROM), 자기 광학 디스크, 랜덤 액세스 메모리(radom access memory; RAM), 지울 수 있는 프로그래밍 가능한 읽기 전용 메모리(erasable programmable read-only memory; EPROM), 전기적으로 지울 수 있는 프로그래밍 가능한 읽기 전용 메모리(electrically erasable programmable read-only memory; EEPROM). 자기 또는 광학 카드, 플래시 메모리, 또는 전자 명령들을 저장하기에 적합한 다른 종류의 매체/기계 판독 가능한 매체들을 포함할 수 있지만 이에 한정되지는 않는다.
"일부 실시예들에서(in some embodiments)," "일부 실시예들에 따르면(according to some embodiments)," "도시된 실시예들에서(in the embodiments shown)," "다른 실시예들에서(in other embodiments)" 등의 문구는 일반적으로, 이 문구에 후속되는 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 구현예에 포함되고, 하나 이상의 구현예들에 포함될 수 있음을 의미한다. 또한 이러한 문구들이 반드시 같은 실시예들 또는 다른 실시예들을 지칭하는 것은 아니다.
본 발명의 여러 실시예들은 트랜지스터와 여러 가지 메모리 아키텍처의 제조에 촉매 유도 화학적 식각(catalyst influenced chemical etching; CICE)을 사용한다. CICE는 Si, Ge, SixGe1-x, GaN, InP, GaAs, InAs, GaP, InGaS, InGaP, SiC 등의 반도체들과 함께 반도체들의 다중층(multilayer)들 상에 사용될 수 있는 촉매 기반 식각 방법이다. CICE는 반도체 기판을 식각하는 데 촉매를 사용하고, 사진식각법(photolithography), 전자빔 리소그래피(electron beam lithography), 나노스피어 리소그래피(nanosphere lithography), 차단 코폴리머(block co-polymer), 레이저 간섭 리소그래피(laser interference lithography), 콜로이드 리소그래피(colloidal lithography), 이중 패터닝(double patterning), 4중 패터닝(quad patterning), 나노임프린트 리소그래피(nanoimprint lithography), 및 촉매를 패터닝하는 양극 산화알루미늄(anodized aluminum oxide; AAO) 템플릿(template)으로 고 종횡비 특징부를 제조하는 데 사용되어 왔다. 촉매는 폴리머, Cr 등의 식각 억제(etch-retarding) 물질들과 연계되어 사용될 수 있다.
일부 실시예들에서, 이 설정은 식각액(예를 들어 불소 종 HF, NH4F, 완충(Buffered) HF, H2S04, H20) 및 산화제(oxidant)(H202, V205, KMn0, 용존산소(dissolved oxygen) 등)를 포함하는 용액으로 조성될 수 있다. 알코올(에탄올, 이소프로필알코올, 에틸렌글리콜), 식각 균일성을 조절하는 물질(계면활성제(surfactant), 수용성 폴리머(soluble polymer), 디메틸술폭시드(dimethyl sulfoxide; DMSO), 용제(정제수(DI water; 초순수), DMSO 등) 및 완충용액(buffer solution) 등의 다른 화학물질 역시 식각 조성에 포함될 수 있다. 사용되는 화학물질들은 식각될 반도체 기판에 좌우된다. 비수성(non-aqueous) 식각액들 역시 필요에 따라 사용될 수 있다. 식각액들은 액상 또는 기상이 될 수 있다. 실리콘 기판을 위한 이러한 식각액의 한 실시예는 정제수(DI H20), H202, 에탄올, 및 HF를 포함한다.
금속(예를 들어 Ag, Au, Pd, Pt, Cu, W, Ru, Ir) 등의 물질, TiN, TaN, RU02, Ir02 등의 화합물 및 다른 도전성 금속 산화물, 및 질화물, 그래핀(Graphene), 카본(carbon) 등이 CICE를 위한 촉매로 사용될 수 있다. CICE 프로세스를 위한 메커니즘은 산화제(oxidant)가 촉매에 의해 환원됨으로써 양으로 대전된 구멍(positively charged hole; h+)들을 생성하는 과정을 포함할 수 있다. 이 구멍들은 이어서 금속을 통해 금속-반도체 경계면(interface)에 주입됨으로써 금속 밑의 반도체를 산화시킨다. 산화된 실리콘은 측면으로부터, 그리고 촉매를 통해 확산되어 용해성 물질을 날려버린다(diffuse away). HF 및 H202에 의한 실리콘의 CICE에 있어서는 이 산화환원(redox) 반응이 수소 가스 역시 산출할 수 있다. 변수 n = 2 내지 4는 다음이 일어나는 식각 특성(etch regime)을 결정하는 산화제 대 HF의 비로 결정되는데:
이 프로세스의 식각 속도(etch rate)와 결과적인 형태(morphology)는 도펀트(dopant) 종류, 농도, 촉매 막(catalyst film) 두께, 및 식각액 농도에 좌우된다. 식각 프로세스 동안 구멍들의 확산에 기인하는 더 큰 균일성/공극률(porosity)의 제어를 달성하도록 전기 및 자기장들이 사용되었다. 촉매 망(catalyst mesh)을 가진 결과적인 기판이 식각 용액 내에 위치하여 전계(electric field)와 온도 구배(temperature gradient), 및 식각 깊이를 제자리에서(in situ) 판단할 수 있는 광학 이미징 시스템(optical imaging system)에 의해 적극적으로 제어되어 어떤 깊이까지 정확히 식각된다. CICE 후, 촉매는 왕수(aqua regia), 염소 기반 플라즈마 등의 화학적 또는 플라즈마 식각을 사용하여 제거될 수 있다.
금 촉매로 제트 및 플래시 임프린트 리소그래피(Jet and Flash Imprint Lithography; J-FIL)와 CICE를 사용하여 구성된 다이아몬드 형상 단면의 나노와이어가 성공적으로 입증되었다(예를 들어 도 1참조). 다이아몬드 형상 실리콘 나노와이어로 구성된 캐패시터는 동일한 피치(pitch)의 원형 단면을 가지는 NW(나노와이어)들보다 90% 더 높은 비정전용량(specific capacitance)을 나타냈는데, 이는 문헌상 NW 면적당 최고의 비정전용량이다. J-FIL과 CICE는 Si 나노구조를 표준 원가 모델에 기반하여 웨이퍼 당 1$ 미만(<)의 제조 원가로 제조할 수 있는 잠재력을 가진다.
도 1a는 본 발명의 하나 이상의 실시예들에 따른, 나노와이어를 구성하는 J-FIL 개입(enabled) 촉매 유도 화학적 식각(CICE) 프로세스(100)를 도시한다. 프로세스 단계 110의 도 1a-1b에 도시된 바와 같이, 나노 특징부(nano-features)(111)(예를 들어 레지스트(resist) 물질)가 실리콘 기판(112) 상에 임프린트(imprint)될 수 있다. 재질(예를 들어 레지스트)은 임프린트 프로세스 이후에 트렌치(trench; 113) 내에 잔류할 수 있다. 프로세스 단계(120)에서, 레지스트 잔류 층 두께(residual layer thickness; RLT)를 제거하고 이와 함께 트렌치(113) 내의 레지스트를 제거하기 위해 “잔류물 제거(descum)" 식각이 수행된다. 잔류물 제거 식각의 한 예는 레지스트 물질의 식각에 산소 및 아르곤 플라즈마를 사용한다. 공정 단계(130)에서, 전자빔 증발(electron beam evaporation) 등의 직접(directional deposition) 증착 프로세스를 사용하여 금(Au)(131)이 트렌치(113) 내와 나노 특징부(111) 상에 적층된다. Ti 등의 접착층 역시 금의 적층에 앞서 적층될 수 있다. 프로세스 단계(140)에서, CICE가 트렌치(141)의 형성에 이용될 수 있는데, 여기서 금(131)은 트렌치(141)의 바닥과 나노 특징부(111) 위에 위치한다. 프로세스 단계(150)에서, 금(Au)(131) 및 레지스트(111)가 제거되고 플라즈마 식각, 또는 액상 또는 기상의 왕수, 요오드화칼륨(potassium iodide), 피라냐(piranha)(용액) 등의 화학적 식각에 의해 구조가 세척될 수 있다. 도 1b는 본 발명의 하나 이상의 실시예들에 따라, 도 1a에 설명된 단계들을 사용하여 제조된 나노와이어의 단면도를 도시한다.
CICE는 금속 지원 화학적 식각(Metal Assisted Chemical Etching; MACE)으로 지칭되는 프로세스의 확대집합(superset)이다. 금속과 별도로, 그래핀(Graphene) 또는 TiN, TaN, Ru02, Ir02 등 역시 잠재적으로 촉매로 사용될 수 있는 어떤 비금속 촉매들이 존재한다. 또한 촉매들이 일반적으로, 식각액과 산화제의 존재 하에 기판을 파고들어 화학적 식각을 국부적으로 지원하지만, InP의 경우와 같이 식각을 국부적으로 저해할 수도 있다. 이런 모든 프로세스들을 포괄하도록 여러 실시예들은 이를 촉매 유도 화학적 식각(Catalyst Influenced Chemical Etching; CICE) 프로세스로 지칭한다.
그러나 고 종횡비 식각 단계들에 사용되는 CICE 이방성 습식 식각 방법은 현재로는 정확한 식각 깊이 제어와 웨이퍼 규모의 제조를 달성하지 못한다. 불연속적인 촉매 특징부는 CICE 프로세스 동안 유랑(wander)하는 경향이 있어 결함들을 야기한다. 사용된 촉매들은 재침착(re-deposition) 또는 언더컷(undercut) 없이 플라즈마 또는 습식 식각으로 식각하기 쉽지 않다. 현재 귀금속(noble metal) 촉매의 패터닝에 사용되는 리프트오프(lift-off) 프로세스는 높은 검출능(detectivity)을 가진다. 본 발명의 여러 실시예들은 식각용액의 조성(chemistry), 전계, 나노구조의 광학/분광(spectral) 특성들 등의 여러 가지 센서들과 액튜에이터들을 정확히 조절함으로써 mm 내지nm의 특징부 크기를 가지는 임의의 나노패턴들의 식각을 가능하게 한다.
여러 실시예들에 따라, CICE는 벌크(bulk) 재질 또는 초격자(superlattice) 등 재질의 교번하는 층들의 나노구조를 생성하는 데 사용될 수 있다. 벌크 재질의 CICE는 finFET 및 나노와이어 센서 등의 장치의 제조에 사용될 수 있다. 초격자 나노구조는 3D NAND 플래시 메모리 장치와 나노시트(nanosheet) 트랜지스터에 적용될 수 있다. 초격자는 시간 변동(time-varying) 전계를 가한 벌크 반도체 기판 또는 도핑 농도, 재질, 도펀트 종류 등이 다른 반도체 재질의 교번하는 층들을 가지는 기판 상에 CICE를 수행하여 생성될 수 있다. 실리콘을 기판 재질의 적어도 하나로 사용하는 실시예에 초격자를 생성하는 CICE 프로세스는 후술하는 실리콘 초격자 식각(Silicon Superlattice Etching; SiSE)로 기술된다.
실리콘 초격자 식각(Silicon Superlattice Etching; SiSE)
SiSE는 벌크 실리콘 웨이퍼와 함께 다른 도핑 농도를 가지는 실리콘의 교번하는 층들 상에 사용될 수 있다. (불산(HF) 등의) 식각액과 (과산화수소(H202) 등의) 산화제와, 및 선택적으로 (에탄올 등의) 저 표면장력 액체와 정제수(DI water)가 반도체 기판을 (Ag, Au, Pd, Pt, Cu, W, Ru, TiN, Ru02, Ir02, 그래핀 등의) 촉매의 위치에서 우선적으로(preferentially) 식각할 수 있다. 비수성 식각액도 필요하다면 사용될 수 있다. (사진식각법, 전자빔 리소그래피, 이중 패터닝, 4중 패터닝, 나노임프린트 리소그래피 등의) 리소그래피 기법이 촉매 특징부를 규정하는 데 사용될 수 있다. 촉매 망을 가지는 결과적인 기판이 MSP-CICE 툴 내에 위치하여, 전계, 열 액튜에이터, 및 식각 동안의 전기 및 광학 특성에 기반하여 식각 깊이를 판단할 수 있는 광학적 이미징 시스템으로 적극적으로 제어되어 어떤 깊이까지 정확히 식각된다.
초격자 식각으로 식각될 수 있는 4족(IV), 2-4족(II-VI), 3-5족(III-V) 등의 다른 반도체들, 합금들 및 이질접합(heterojunction) 재질들은 Ge, SixGe1-x, GaN, InP, GaAs, InAs, GaP, InGaS, InGaP, SiC 등이다. 이들 역시 재질 설계 공간에 포함될 수 있지만 재질과 적층의 높은 원가와, 상업적으로 사용 가능한 적층과 특성화 방법의 결여 등의 여러 가지 이유로 이 명세서에서는 더 논의하지 않는다. 실리콘을 포함하는 SiSE 프로세스의 여러 실시예들이 사용될 수 있다. SiSE에 의한 신뢰성 높고 대면적인 웨이퍼 규모의 식각은 현재 전통적인 기법들 내에 존재하지 않는다. 여러 실시예들은 이를 가능하게 하도록 여러 가지 기법들을 포함해야 한다.
실리콘 초격자 식각(SiSE)은 반도체 기판을 식각하면서, 동시에 적어도 한 층이 유공(porous)인 교번하는 층들의 초격자를 생성하는 데 촉매를 사용한다. 교번하는 층들은 전계 파라미터 변조 및/또는 교번하는 도핑 특성들을 가지는 층들을 통한 식각으로 구성된다. 도 2는 본 발명의 하나 이상의 실시예들에 따른, SiSE 프로세스 제어(200)를 도시한다. 도 2에 도시된 바와 같이, 패터닝 작동(210)은 실리콘 기판 상에 패터닝된 촉매를 생성할 수 있다. 여러 실시예들에 따라, (212에 도시된 바와 같은) 벌크 기판이 사용되거나 (214에 도시된 바와 같은) 교번하는 도핑 층들을 가지는 기판이 사용될 수 있다. 벌크 기판 또는 교번하는 도핑 층들을 가지는 기판 중의 어느 것이 로딩 작동(230)에서 실리콘 초격자 식각 툴에 로딩될 수 있다. SiSE 프로세스(240)은 고 종횡비 나노구조(250)을 생성하도록 정밀하게 제어될 수 있다. 여러 실시예들에 따라, 고 종횡비 나노구조(250)는 4:1, 5:1, 또는 그 이상의 높이 대 임계 크기(예를 들어 베이스와 나노와이어 상부의 직경의 평균)를 가질 수 있다.
여러 가지 피드백 파라미터(260)들이 직접 측정되거나 직접 측정으로부터 추산될 수 있다. 이 파라미터들은 (예를 들어 농도, 용적, 유량(flow rate), 레이놀즈수(Reynolds number), 굴절률(refractive index) 등의) 식각액 성능 파라미터들과, (예를 들어 전류, 전압, 저항, 정전용량 등의) 전계 파라미터와, (예를 들어 반사율, 강도 등의) 전체 웨이퍼에 걸친 광학적 변동들과, (예를 들어 온도, 압력, 불활성 가스 유량, 증기압 등의) 주변 환경 파라미터들 및/또는 다른 파라미터들을 포함할 수 있지만 이에 한정되지는 않는다. 이들은 입력 식각 제어 신호들과 연계되어 사용되어 (예를 들어 유량, 식각액 난류도(turbulence), 온도, 압력, 농도, 조명과, 전류, 전압, 저항, 정전 용량, 주파수, 지속시간(duty cycle), 진폭, 파형 종류, 전극들 간의 거리 등 전계 파라미터 등의) 여러 가지 시스템 파라미터들을 제어하는 피드백 신호를 생성하는 데 사용될 수 있다.
(212에 도시된 바와 같이) 변조된 전계와 함께 패터닝된 촉매로 식각된 벌크 실리콘의 경우는 교번하는 층들과 공극률이 다르다. 시간에 따른 전류 밀도와 조명 밀도의 변조는 유공(porous) 반도체 다중층들을 생성할 수 있다. 전류 밀도는 p형 실리콘 기판에 대해 도 2에 도시된 바와 같이 양의 전류 밀도가 실리콘으로의 촉매 싱크(sink)들로서 공극을 형성하고, 0 또는 음의 전류 밀도가 촉매 식각만으로 결정 층(crystalline layer)들을 제공하도록 변조될 수 있다. 이는 촉매의 존재 없이 변조된 전계만이 사용된 프로세스에 비해 독특한데, 이 경우는 교번하는 층들 중의 하나의 공극률이 매우 낮은 교번하는 층들을 산출할 수 없기 때문이다. 이러한 다중층 스택의 일부 실시예들은 교번하는 층들의 한 세트(set)가 20% 미만의 공극률을 포함하고 다른 세트가 30%보다 큰 공극률을 포함할 수 있다.
(예를 들어 214에 도시된 바와 같이) 고 및 저 도핑 농도가 교번하는 에피택셜 층(epitaxial layer)들이 층 당 서브 미크론 두께로 적층될 때, 두 층들의 경계면에 걸친 농도 구배는 높은 증착 속도에서의 증착 프로세스의 제한뿐 아니라 경계면에 걸친 도펀트들의 확산에 기인하여 얕다(shallow). 이는 경계면에 걸친 얕은 구배 등 스택의 두께에 걸친 급격하지 않은(non-abrupt) 도핑의 변화를 제공한다. SiSE를 사용하면, 특정한 도핑 농도에서 유공으로부터 무공으로의 형태 변화를 보장하도록 식각이 조정됨에 따라 얕은 도핑 농도 구배를 유공/무공 경계면의 급격한 계단 함수(step function)로 변경시킨다.
SiSE가 진행되면, 촉매 망은 반도체 재질 스택을 식각하여 3D NAND 채널들과 워드라인(word line) 분리를 위한 구멍 및 슬릿(slit)들과, 나노시트 FET를 위한 핀(fin)과 트렌치들을 가지는 고 종횡비 특징부들을 드러나게 한다. SiSE는 식각 저지층(etch stop layer) 및/또는 시한 식각(timed etch)을 사용하여 중단될 수 있다. 프로세스 동안의 식각액 조성과 함께 구멍 생성이 그 재질과 도핑 농도에 기반하여 달라지는 형태의 교번하는 박막들로 결과된다. 또한, 에피택셜 층들에 걸친 저항, 전압, 전류, 정전용량, 등의 전기 파라미터들을 측정함으로써 형태 변화의 정확한 시간이 검출될 수 있다. 그러면 이 정보는 스택에 걸친 전류를 정밀하게 변조하는 데 사용될 수 있다.
도 3a-3b는 본 발명의 하나 이상의 실시예들에 따라, 다른 도핑 농도들을 가지는 에피택셜 실리콘의 교번하는 층들을 포함하는 기판 상의 SiSE 후 유공 및 무공 층들 사이의 가파른(steep) 경계면을 도시한다. 도 3a에서, 유공 박막(320)의 층(A)과 무공 박막(330)의 층(B) 간의 경계면(310)을 볼 수 있다. 도 3b에서, 유공 및 무공 섹션들을 가지는 몇 개의 붕괴된(collapsed) 벽(340)들을 볼 수 있다.
CICE용 촉매 재질의 호환성(CMOS Compatibility of Catalyst material for CICE)
CICE 프로세스의 여러 실시예들은 각 식각이 진행됨에 따라 기판으로 파고들어 가는(sink into) 패터닝된 촉매를 사용하여, 패터닝되지 않은 영역 너머를 고 종횡비의 나노구조로 남긴다. 트랜지스터와 메모리 장치 등의 반도체 응용에 있어서, 촉매 재질은 산업에 채택되도록 하고 실리콘 내의 깊은 준위 결함(deep-level defect)을 방지하기 위해 CMOS에 적합(compatible)해야 한다. Au, Ag, Pt, Cu, Pd, W, Ni, Ru, 그래핀, TiN, Ru02 등의 재질이 SiSE 촉매로 사용될 수 있다. 깊은 준위 결함은 Au 및 Cu 등의 금속들이 고온에서 처리될 때 나타난다. SiSE는 실온 내지 저온 프로세스이므로 이러한 결함의 효과는 최소가 될 것이다. 또한 Pt, Pd, Ru, TiN 등의 CMOS 적합 촉매도 사용될 수 있다.
도 4는 본 발명의 하나 이상의 실시예들에 따른, 금과 백금 촉매로 생성된 실리콘 나노와이어의 SEM 단면으로, 나노 구조의 바닥의 촉매 망의 화상이 확대되어 있다. 백금(도 4) 등 CMOS 호환성 촉매에 대해, 증착과 패터닝은 수율이 높을 것이 틀림없다. 백금은 Cl2로 플라즈마 식각되어 PtCl2를 형성할 수 있다. 210℃ 이상의 온도에서 PtCI2는 휘발성(volatile)이므로 증착 및 리소그래피 후 금속을 식각하는 실행 가능한 방법으로 사용될 수 있다. 유사한 식각 방법이 팔라듐(Palladium)에 대해 사용될 수 있다. 다른 적층 방법은 리소그래피 이후의 전착(electrodeposition)을 통하는 것인데, 금속은 레지스트로 덮이지 않은 기판의 영역에만 증착된다. 이와는 달리, 금속이 전자빔 증착 등에 의한 것과 같이 리소그래피 된 영역 및 기판 위에만 적층되지만, 리프트오프를 요구하지 않고 기판에 접촉한 부분만 MACE로 식각된다.
촉매 망의 유랑(wandering)을 방지하고 식각 용액의 신뢰성 높은 이송을 위해: 전계와, 연결 링크들을 가지는 천장(ceiling) 및/또는 연속 패턴들이 여러 실시예들에 서용될 수 있다. 결과적인 고 종횡비 특징부는 저 표면장력 구배, 초임계 건조 및 연결된 특징부 등의 완화 기법들을 사용하여 붕괴가 방지될 수 있다. 유랑과 붕괴 역시 촉매와 기판 양자의 원하는 특징부 간의 연결 링크를 포함하는 패터닝 기법을 사용하고, 고 종횡비의 링크된 특징부를 원하는 장치 구조로 변환시키도록 SiSE 프로세스 후 제어된 증착 또는 식각을 사용하여 방지될 수 있다.
연결되지 않은 특징부의 고 종횡비 식각 동안 발생되는 문제는 붕괴의 문제이다. 이는 장치의 수율에 극히 해롭다. 여러 실시예들이 이 문제를 식각 동안 및 이후에 붕괴를 방지하고 구조에 안정성을 제공하는 10nm 미만의 지원 특징부(assist features)를 가지는 상호 연결된 나노구조를 생성함으로써 해결한다. 예를 들어, 도 5a-5b에는 3D NAND 플래시를 위한 촉매 설계가 도시되어 있다. SiSE 후, 결과적 구조는 40nm 미만의 특징부 크기에 20 마이크론보다 큰(>) 높이가 될 수 있다.
도 5a는 본 발명의 하나 이상의 실시예들에 따라, 촉매 재질과 또한 반도체 구조들 내의 연결 링크(510)들이 어떻게 고립된(isolated) 촉매(510)와 고 종횡비(High Aspect Ratio; FIAR) 나노구조(540)들을 동시에 연결하는 데 사용될 수 있는지를 보인다. 도 5b는 본 발명의 하나 이상의 실시예들에 따라, 촉매 특징부(530)의 기하학적 구조를 나타내는 비연결 영역과 SiSE 후에 남아 고 종횡비 구조들을 형성(define)하는 연결 영역(540)을 보이는 평면도를 제공한다. 여러 실시예들에 따라, 고립된 촉매 부분들은 링크들을 사용하여 고립된 특징부를 연결하는 데 사용되는 알고리즘에서 생성될 수 있는 패턴을 사용하여 연결됨으로써 FIAR 나노구조가 직립(standing)을 유지하고, 또한 촉매 망의 유랑을 방지하는 걸 도우며, 식각액 반응물질(reactant)과 산출물(product)들이 확산될 경로(pathway)를 생성하여 균일하고 제어된 식각 속도를 보장한다(도 5a). 촉매 특징부가 연결되지 않아 유랑이 일어날 수 있지만, 일부 실시예들에서는 전계를 사용하여 방지할 수 있다. 자립(free standing) 특징부들은 연결되어 고 종횡비 라인들을 받침(buttressing)으로써 붕괴를 방지한다(도 5b).
본 발명의 여러 실시예들에서, 연결 링크 생성은 이상적으로 의도된 설계에 고립될 수 있는 촉매 재질과 반도체의 노드(node)들을 규정함으로써 이뤄질 수 있다. 이어서 링크들은 CICE로 식각되는 구조의 기계적 안정을 보장하도록 생성될 수 있다. 링크들은 또한 촉매가 CICE 동안 유랑하지 않는 것을 보장하도록 최적화될 수 있다. 촉매의 설계에서 이러한 프로세스 이탈(process excursion)의 최적화는 그래프 이론 기반 또는 재귀분할법(recursive division method) 등의 표준 알고리즘을 사용하여 이뤄질 수 있다.
촉매는 다음의 하나 이상을 포함할 수 있는데: a) 유랑을 방지하기 위한 리소그래피 형성 링크들 - 이 특징부들은 원자층 증착(atomic layer deposition), 화학적 기상 증착(chemical vapor deposition), 전기도금(electroplating) 등의 다양한 증착 프로세스를 사용하여 물질로 채워질 수 있는 식각된 구조들 내의 갭(gap)으로 결과된다; 및/또는 b) 식각된 구조들의 붕괴를 방지하는 리소그래피 형성 갭 - 이 특징부는 식각된 구조들 내의 안정화 링크(stabilizing link)들로 결과된다. 설계 요건들에 기반하여, 이 링크들은 리소그래피 및 식각, 선택적 산화 및 식각 등을 사용하여 제거될 수 있다. 이는 다른 영역들의 필요에 따른 안정화 재질의 적층 후에 이뤄질 수 있다.
촉매 망이 리소그래피 형성 링크와 갭들 모두를 포함하면, 링크된 구조가 결과된다. 더욱 작은 링크 연결로 430nm 미만의 특징부를 구성하는 것은 극히 어렵다(challenging). 전자빔 리소그래피 등의 패터닝 방법은 10nm 미만의 특징부도 기입(write)할 수 있지만 큰 오버레이(overlay)를 겪을 것인데, 반면 사진식각법은 오버레이는 우수하지만 해상도(resolution)가 불량하다(poor). (그 템플릿이 전자빔 리소그래피로 구성된) 사진식각법 및 임프린트 리소그래피는 이어서 나노임프린트 템플릿을 구성할 수 있는 최종 링크된 구조를 얻는 데 사용될 수 있다. 이러한 패턴들의 예는 3D NAND 및 트랜지스터 장치 섹션에 기재되어 있다.
촉매에 고립 또는 링크된 구조를 사용하는 것과 별도로, 여러 실시예들에 사용될 수 있는 최대 종횡비를 확장할 수 있는 다른 방법은 천장을 사용하는 것이다. 천장을 사용한 붕괴 방지는 플라즈마 식각 또는 SiSE로 특징부를 짧고 안정되게 식각함으로써 이뤄지는데; 천장을 적층하고 SiSE 프로세스를 계속한다. “천장(ceiling)”은 L이 짧고 안정된 필라(pillar)의 높이일 때 L/2 등과 같이 짧은 필라의 길이를 따를 수 있다. 이는 특징부가 더 식각되어 짧은 필라 상부의 천장보다 더 큰 최대 종횡비로 연장되면서 추가적인 지지를 제공한다. 이는 고 종횡비 필라에 구조적 안정성을 제공하여 붕괴를 방지한다.
천장은 경사 증착으로 적층될 수 있는데; 폴리머를 채우고 에치백(etch back)한 뒤 천장을 적층하거나; 또는 스핀 코팅(spin coating)의 방법을 사용한다. 천장으로 사용될 수 있는 재질은 폴리머, 스퍼터링된(sputtered)/증착된 반도체, CICE 식각액과 반응하지 않는 금속 및 산화물이다. CICE 식각액으로는, Cr, Cr203, 타소, 실리콘, Al203, 폴리머 등의 물질이 사용될 수 있다. 일부 실시예들에서, 추가적인 저 해상도 리소그래피 단계 또는 천장 재질에 공극을 도입하는 반응에 의해 천장 역시 유공으로 구성될 수 있다. 기판이 식각되고 촉매가 액상 또는 기상 화학적 식각으로 제거되고 나면, 유공 천장의 제거에 앞서 원자층 증착 등의 방법으로 메모리 박막 또는 유전체 충전재(dielectric filler)의 적층이 이뤄질 수 있다. 천장 재질 역시 원자층 증착(Atomic Layer Deposition; ALD)에 비선택적(non-selective)이 되도록 조정됨으로써 공극(pore)들이 증착 경로들을 폐쇄 및 차단하는 것을 방지할 수 있다. 특정부들을 충전한 다음, 천장이 식각 또는 연마 제거(polish away)된다. ALD 역시, 고립된 촉매들의 사용 없이 깊은 구멍들을 생성하는 식각 후 고 종횡비 형상들을 폐쇄(close off)시키는 데 사용될 수 있다.
식각 툴(Etch Tool)
본 발명의 여러 실시예들은, 독특한 고충실성(high-fidelity)의 나노크기 제조 시스템(멀티스케일 정밀 CICE 또는 MSP-CICE)을 제공하는데, 이는 반도체 재질 내에 고 종횡비 나노구조의 웨이퍼 규모(wafer-scale) 식각을 달성할 수 있으며: 1) 식각이 정밀한 프로세스 감시와 제어로 진행되므로 고속(실시간), 고 공간 해상도의 기능상 또는 기하학적 측정(metrology), 및/또는 2) 실시간 측정에 기반하고, 또한 식각 프로세스를 국부적으로 제어하여 다양한 어레이(array)들로 장치들의 제어된 제조를 가능하게 하는 독립적으로 구동할 수 있는 액튜에이터(actuator)들의 어레이에 기반하여 CICE 프로세스의 멀티스케일 정밀 제어를 특징들을 가진다.
도 6a-6e는 본 발명의 하나 이상의 실시예들에 따른, CICE를 위한 프로세스 챔버(process chamber)의 구성을 도시한다. 도 6a는 잉크젯(inkjet; 605)들과, 식각액 순환 시스템(610)과, 전면측 전극(615)들과, 전계 공급(electric field supply; 620)과, 폴리머 벽(625)들과, 및 배면측 전극 접점들 및 열 액튜에이터(630)를 가지는 시스템을 보인다. 도 6a에 도시된 실시예들에서, 실리콘 웨이퍼(635)는 전면측 전극(615)과 배면측 전극(630) 사이에 위치되어 전계 제어를 가능하게 한다. 도 6b는 웨이퍼 척(wafer chuck; 640)을 가지는 CICE의 전계 구조의 일부 실시예들을 도시한다. 도 6c는 국부 전기 및 열 액튜에이터의 배면측 접점에 의한 식각액의 벌크(bulk) 이송과 본 발명의 일부 실시예들에서 사용될 수 있는 추가적 열 제어를 위한 미소거울(micromirror) 어레이들의 설정을 보인다. 도 6d는 전면측 전극 니들(needle; 645)들과, 국부 전기 및 열 액튜에이터들의 배면측 접점과, 본 발명의 일부 실시예들에서 사용될 수 있는 추가적 열 제어를 위한 미소거울 어레이들의 설정을 보인다. 도 6e는 기판 배면측의 열 척(thermal chuck)과 매립(embedded) 전극들, 및 열 액튜에이터(650)들의 설정을 보인다.
도 6a 및 6b에 도시된 실시예들은 국부적 상부 전극(615)과 배면측 전극 접점(630)에 접속된 잉크젯(605)을 사용하여 식각액 농도와 전계의 국부 제어를 제공한다. 식각의 다른 영역들은 저해상도 리소그래피를 사용하여 패터닝된(patterned) 폴리머 벽(625)을 사용하여 웨이퍼의 상부에서 서로 격리될 수 있다. 한 실시예에서, 벽은 질화실리콘, 산화알루미늄, 비결정성 카본(amorphous carbon), 실리콘 또는 크롬 등의 다른 내식(식각액 저항성) 재질로 구성될 수 있다. 도 6a에서, 배면측 전극(630)은 전기 및 열 액튜에이터들 양자와, 및 도전성 향상을 위해 도핑될 수도 안 될 수도 있는 금속, 실리콘, 탄화실리콘 등의 도전성 물질로 구성된 전기 접점을 포함한다. 도 6b에서, 배면측 전기 접점(630)은 웨이퍼(635)와 척(640) 사이에 국부적으로 포함된 전해질(electrolyte)을 사용하여 구성될 수 있다. 이 전해질은 식각액과 동일하거나 CMOS 호환성의 희석된 산, 염기 또는 염 등의 다른 도전성 액체가 될 수 있다. 도 6q 및 6b 모두에서, 배면측 전극(630)은 또한 전극 자체(도 6a) 또는 척(도 6b)에 통합된 온도 제어를 포함할 수 있다.
도 6c에 도시된 실시예들에서, 배면측 전극 접점(630) 및 척(640)은 도 6b의 구성과 유사할 수 있다. 반면, 식각액은 유입구(inlet)를 사용하여 웨이퍼 상에 전체적으로 공급되어 흐름 제어를 위한 유출구(outlet)를 사용하여 순환될 수 있다. 선택적인 디퓨저(diffuser; 도시 안 됨)가 웨이퍼 상의 식각액의 균일한 분포를 보장하도록 사용될 수 있다. 식각액의 다른 성분들이 별도의 혼합 챔버에서 혼합되거나 유입구와 디퓨저를 통한 흐름에 의해 동적으로 혼합될 수 있다. 전극(615)은 금속 망(metal mash), 도핑된 실리콘 웨이퍼, ITO(Indium Tin Oxide; 산화 인듐주석), 또는 다른 이런 재질들로 구성될 수 있고, 폴리머, PTFE, 산화알루미늄 등의 내식성 물질로 피복될 수 있으며, 도전성을 향상시키도록 도핑될 수 있다. 국부적 가열이 웨이퍼 전면측의 미소거울 어레이 또는 척(640) 내의 매립된 열 액튜에이터에 의해 웨이퍼의 어느 측에건 구현될 수 있다.
도 6d에 도시된 실시예들에서, 웨이퍼(635)는 설정의 상면 또는 하면의 어느 하나를 대향할 수 있다. 척(640)은 전극과 전해질을 사용하여 전계를 생성하는 데 사용될 수 있다. 전해질은 매우 얇은 박막일 수 있어서, 척(640)에 매립된 액튜에이터들을 통해 국부적 온도 제어가 가능하게 된다. 이와는 달리, 미소거울 어레이가 사용될 수 있다. 선택적인 디퓨저(도 6d에는 도시 안 됨)가 식각액을 균일하게 분포시키고 매립된 광섬유를 사용한 광학적 측정의 양 목적에 사용될 수 있다. 국부적 전계 제어는 날카로운 전극 팁(tip)(645) 또는 척(640)에 매립된 전극들을 통해 생성될 수 있다.
도 6e는 웨이퍼(635)가 설정의 기부(base)를 대향하는 구성을 보인다. 기부는 저온에 있는 전극과 식각액을 포함한다. 웨이퍼는 전기 및 열 액튜에이터들을 포함하는 헤드 척(head)을 사용하여 도립(upside down) 상태로 파지(hold)될 수 있다. 더 우수한 전기 접촉을 위해 헤드 척 내에도 전해질의 얇은 박막이 존재할 수 있다. 웨이퍼는 헤드 척을 사용하여 스핀(spin)될 수 있는데, 웨이퍼의 스핀 동안의 과도한 식각액의 이송에 오버플로 챔버(overflow chamber)가 사용될 수 있다. 선택적인 디퓨저(도면에는 도시 안 됨)가 기부에 사용되어 식각액의 균일한 분포를 가능하게 할 수 있다. 디퓨저는 또한 측정을 위한 광케이블들을 포함할 수 있다.
CICE는: 전기화학적 식각(electrochemical etching), 무전해 화학적 식각(electroless chemical etching), 촉매 유도 기상 식각(catalyst influenced vapor etching), 촉매 유도 플라즈마 식각(catalyst influenced plasma etching), (예를 들어 교번 펄스(alternately pulse) 기상 H202 및 기상 HF, 교번 펄스 액상 H202 및 액상 HF, 교번 펄스 기상 H202 및 액상 HF, 교번 펄스 액상 H202 및 기상 HF, H202, 교번하는 공극률들에 대해 교번하는 플라즈마 및 불소 이온 흐름/압력, 유공 층들에 더 강한 산화제를 무공 층들에 더 약한 산화제를 사용 등의) "디지털(digital)" 층 전기화학적/무전해 화학적 식각, 자계(magnetic field) 전기화학적/무전해 화학적 식각, (예를 들어 고농도의(thick) 폴리머 물질을 첨가하여 웨이퍼의 상부/하부에서 접촉하도록 함으로써 국부적 열 제어 및 전계 제어, 또는 젤 농도(gel consistency)를 온도에 따라 변화시키는 젤 기반 식각(gel-based etching) 등의 다른 응용들을 위한 촉매들과 전기, 자기, 온도 액튜에이터들 등과 연계한 식각액 이송의 다양한 방법들을 사용하여 수행될 수 있다.
일부 실시예들에서, CICE 프로세스 전에 식각 화학물질들의 촉매 패터닝된 기판 상의 적심 특성(wetting property)들이 더 소수성 또는 친수성이 되도록 수정될 수 있다. 이는 기판의 모든 위치들에서 동시에 식각이 개시되도록 보장함으로써 식각 프로세스의 균일성을 촉진한다. 기판을 기상 HF, 피라냐(다른 비율들의 황산과 과산화수소), 완충 산화물 식각, 불화수소산(hydrofluoric acid) 등에 노출시키거나; 정제수, 이소프로필알코올, 아세톤 등에 적신 다음 물 얼룩(water stain)을 방지하도록 건조시키면 기판 상의 식각액의 적심이 향상될 수 있다.
CICE 프로세스가 완료된 후, 기판에서 식각액의 완전한 제거를 보장하도록 기판이 정제수, 이소프로필알코올, 아세톤 등에서 세척됨으로써 국부적으로 과도한 식각을 방지한다. 세척 스테이션(rinsing station)은 프로세스 챔버와 동일할 수 있는데, 식각액의 제거 후 웨이퍼가 정제수로 씻겨진다. 이는 또한 세척 후 물의 건조를 위해 스핀 시스템(spinning system)을 포함할 수 있다. 이와는 달리, 웨이퍼는 자동화된 조작을 사용하여 CICE 프로세스 후 별도의 세척 및 건조 스테이션으로 이동될 수 있다.
도 7a는 Z-동작(motion) 액튜에이터(710)를 사용하는 자동화 조작을 가지는 MSP-CICE 프로세스 챔버(700)의 한 실시예의 단면을 도시한다. Z-동작 액튜에이터는 헤드 조립체(head assembly) 내의 음성 코일(voice coil)과, 기부 조립체(base assembly) 내의 베어링(715)과, 및 누설 체크(leak check; 720)들을 위한 센서를 사용하여 누설을 방지하는 양호한 밀봉을 보장하는 액튜에이터 시스템 내의 기기를 포함할 수 있다. 이 Z-동작 액튜에이터는 헤드 조립체(725)를 기부 조립체(730)를 향해 하강시키는 데 사용된다. Z-동작 액튜에이터는 동작 센서, 힘 센서, 또는 그 조합에 의해 제어되어 헤드 조립체, 웨이퍼, 및 기부 조립체가 헤드 조립체 내의 전해질과 기부 조립체 내의 식각액에 필요한 적절한 밀봉을 형성하도록 조립되는 것을 보장할 수 있다. 이 실시예에서 Si 웨이퍼 기판(735)은 기부에 대향한다.
기부는 기부 전극(740)과, 기부 전극에 대한 전원 공급(745)과, 불화폴리머(fluoropolymer), Al203, SiC, 테플론(Teflon) 피복 재질 등 식각액 저항 재질로 구성되어 전극 및 Si 웨이퍼로부터 식각액을 밀봉하는 데 사용되는 O 링(원형 단면의 폴리머 링) 또는 정사각형 단면의 링이 될 수 있는 밀봉 링(750)들을 포함한다. 기부는 또한 식각액 흐름 및 순환을 위한 유입구(755) 및 유출구(760)와, 및 식각 프로세스의 현장 광학적 감지를 위한 광섬유들을 포함할 수 있는 디퓨저(765)를 포함한다. 기부는 또한 Si 웨이퍼의 로딩 전에 식각액이 가득 충전되는 것을 보장하는 오버플로 챔버(도면에는 도시 안 됨)를 포함할 수 있다. 헤드 조립체는 핀 척 영역(pin chuck zone; 770)들, 전해질 영역(785)들 및 전원 공급(795)을 포함한다. 핀 척 영역들은 하나 이상의 진공 포트(vacuum port; 775)에 연결된다.
열 액튜에이터(780)는 핀 척 영역 뒤에 매립될 수 있다. 열 액튜에이터들을 사용하는 실시예는 비례 적분(proportional-integral) 제어되는 서미스터(thermistor) 및 히트싱크(heat sink) 등의 열전 가열/냉각 소자들이 이 명세서에 참고로 포함된다. (Ajay, P. et al., 201 6. 임프린트 리소그래피에서 다중필드 5nm 미만의 오버레이(Multifield sub-5nm overlay in imprint lithography). 진공과학과 기술(Journal of vacuum science and technology). B, 나노기술과 미소전자: 재질, 처리, 측정과 현상들(Nanotechnology & microelectronics: materials, processing, measurement, & phenomena): JVST B, 34(6), p.061 605.) 유입구 및 유출구 양자를 위한 전해질 포트(790)는 식각 동안 하나 이상의 전해질 영역들에 전해질을 펌핑(pump in)하는 데 사용된다. 이는 기부가 정지해있는 동안 헤드 조립체가 Si 웨이퍼와 함께 스핀(spin)할 수 있는 구조를 가능하게 한다. 전해질은 기부 전극과 함께 Si 웨이퍼에 걸쳐 전계를 생성하기에 충분한 도전성을 가지는 희석된 산, 염기, 염 등으로 식각액과 다를 수 있다. 예시적인 전해질은 희석된 황산을 포함한다.
도 7b는 헤드 턱의 한 실시예의 단면도 및 평면도를 도시한다. 핀 척 영역(770)들은 Si 웨이퍼(735)를 파지(hold)하는 데 사용되고, 전해질 영역(785)들은 Si 웨이퍼와 전해질 간에 접점을 생성하는 데 사용된다. 이 실시예에서는 액상 전해질이 Si 웨이퍼와 신뢰성 높은 저항 접점(ohmic contact)들을 생성하는 데 사용된다. 다른 실시예들에서는 금속 또는 SiC 패드(pad)들이 액상 전해질 대신 “전해질 영역”에 사용될 수 있다. 핀 척 및 전해질 영역들은 척 내에 조립된(machined into) 밀봉 부재(771)를 사용하여 서로 분리된다. 전해질 영역들의 모서리들에서의 국부적 전계는 Si 웨이퍼의 배면에서 이산적(discrete)이다. 그러나 Si 웨이퍼의 두께와 그 전자 특성에 기인하여, 다른 전해질 영역들 사이의 전계 선(line)들은 Si 웨이퍼의 전면에서 병합될 수 있다.
효율적인 국부 및 전체적 전계 제어와 모서리의 균일성을 위한 전해질 영역들과 핀 척(pin chuck) 영역들의 최적 배치를 결정하도록 전자기 시뮬레이션이 이뤄질 수 있다. 한 실시예에서, 밀봉 부재들은 1 mm 폭이고 핀 척 및 전해질 영역들은 각각 9 mm 폭에 도 7b에 도시된 바와 같이 중간에서 원형 영역으로 종단되며 동심(concentric)이다. 진공 포트(775)는 공압 부재(pneumatic element)들을 사용하여 핀 척 영역들이 진공(under vacuum)이 되어 웨이퍼가 핀(772)들에 대해 지지되는 것을 보장한다. 전해질 흐름 포트(790)는 Si 웨이퍼가 척으로 파지된 후 전해질을 흐르게 하는 데 사용된다. 이산적 열 액튜에이터(780)들은 Si 웨이퍼의 핀 척 영역들 뒤에 통합되어 국부적 온도 제어를 촉진할 수 있다. 한 실시예에서, 헤드 조립체는 산화알루미늄 재질로 구성된 핀 척 부재를 가진다.
도 7에서, 자동화 조작은 헤드와 기부의 분리로 시작되어 달성될 수 있다. 기부는 고정으로 꼭대기까지 식각액으로 충전되며, 이는 오버플로 챔버와 식각액 액위 감시기(monitor)의 사용으로 보장된다. 기부 내의 식각액은 유입구 및 유출구 밸브들을 사용하여 재순환될 수 있다. 식각될 표면이 기부를 대향하도록 Si 웨이퍼를 헤드 척에 로딩하는 데 로봇 아암(robotic arm)이 사용된다. 한 실시예에서, 로봇 아암은 모서리(웨이퍼 모서리의 ~1-2 mm 영역인 제외 영역으로, 여기에는 기능적 장치가 구성되지 않는다)에서 Si 웨이퍼 전면에 접촉하여, 웨이퍼의 배면을 헤드 척의 외측 밀봉 링에 정렬시키고, 이어서 핀 척 영역들의 진공을 사용하여 Si 웨이퍼를 파지한다. 한 대체적인 실시예에서, 헤드 척이 웨이퍼의 모서리 둘레에 외측으로 돌출하여 로봇 아암이 기부를 대향하도록 웨이퍼를 파지하여 웨이퍼를 헤드 척 밑에 가져오면 웨이퍼의 모서리를 파지하는 “핑거(finger)"를 포함할 수 있다. 핑거들이 웨이퍼의 모서리를 파지한 다음, 웨이퍼를 헤드 척 내의 핀들을 향해 끌어당긴다. 그러면 진공 영역이 웨이퍼를 파지하는데, 그러면 척 진공 배관(line) 내의 진공 센서를 사용하여 검출될 수 있다. 이어서 핑거들이 웨이퍼의 모서리로부터 멀리 축퇴된다(retract).
밀봉이 생성되고 나면, 전해질이 하나 이상의 전해질 영역들 내로 펌핑되어 들어간다. 이 부분은 가늘어(thin) 작은 용적의 전해질이 들어가는 것이 보장될 수 있다. 이어서 Z 이동 액튜에이터를 사용하여 헤드 조립체가 Si 웨이퍼와 함께 기부를 향해 하강된다. 기부 내의 식각액과 부드러운 접촉을 보장하여 식각액-웽퍼 경계면의 거품 형성을 최소화하도록, 헤드 조립체는 음성 코일 등 Z 이동 액튜에이터 내의 부재들을 사용하여 하강하면서 약간 경사된다. 일단에서 식각액과 접촉하고 나면, 헤드 조립체는 다시 수평 상태로 복귀한다. 이는 웨이퍼와 기부의 경계면에 공기 방울들의 포집이 없을 것을 보장한다. 그러면 기부의 선택적인 베어링이 조립체들을 함께 클램핑하고(clamp), 힘 센서들을 사용하여 기부와 Si 웨이퍼 간에 적절한 밀봉이 생성되었는지 여부를 점검한다.
이와는 달리, 어떤 과도한 식각액이 웨이퍼의 모서리 부근의 오버플로 챔버로 흐를 수 있다. 그러면 누설 시험을 위한 센서들이 웨이퍼가 처리될 준비가 되었음을 보장한다. CICE는 웨이퍼에 걸쳐 전계를 개시함으로써 수행될 수 있다. H2O2 등의 산화제를 요구하는 프로세스에서는, 웨이퍼가 클램핑되어 어떤 초기 접촉이 너무 이르게 식각을 시작하지 않는 것을 확인한 다음 산화제가 기부에서 식각액으로 펌핑될 수 있다. 대체적인 실시예에서는, 기부 내의 식각액의 용적이 Si 웨이퍼의 전면에 접촉하기 위해 필요한 양보다 약간 적다. 헤드 조립체가 기부를 향한 Z 이동을 완료하고 나면 작은 양의 식각액이 기부 챔버에 추가되어 식각액이 Si 웨이퍼에 접촉하게 한다. 공기 방울들이 식각에 연향을 미치는 것을 방지하기 위해, 헤드는 공기 방울들이 탈출하도록 약간 경사된 다음 수평 위치로 복귀됨으로써 CICE를 위한 균일한 식각액-웨이퍼 경계면을 생성할 수 있다.
도 7의 CICE 프로세스 이후, 웨이퍼의 언로딩 역시 자동 방식으로 조작될 수 있다. CICE 프로세스가 완료되고 나면, 웨이퍼를 포함하는 헤드 조립체기 기부로부터 분리된다. 그러면 웨이퍼의 식각된 면이 표면 상의 어떤 식각액을 제거하도록 세척된다. 이는 헤드를 스핀시키면서 정제수를 분사하여 이뤄질 수 있는데, 세척 시스템이 헤드 밑, 기부 위의 공간으로 이동해온다. 세척 시스템은 배수구(drain)와, 정제수 스프레이(spray)와, 및 식각된 면을 건조시키기 위한 가열된 공기 또는 질소 가스의 공급원을 포함한다. Si 웨이퍼의 전면이 깨끗해지고 나면 헤드 내의 전해질이 배수되고, 웨이퍼가 하방을 대향한 채 세척 시스템에 모서리가 접촉한다. 그러면 웨이퍼의 배면이 세척되고 마찬가지 방식으로 건조된다. 이어서 로봇 아암이 Si 웨이퍼를 언로딩하고 세척 시스템이 헤드와 미들의 중간으로부터 이동해 나간다.
CICE를 사용하는 반도체 벌크 또는 초격자(superlattice) 나노구조의 웨이퍼 규모(wafer-scale) 식각은 식각 깊이 변화, 교번하는 층들의 공극률, 고 종횡비 나노구조의 안정성, 식각의 이방성, 웨이퍼 모서리 효과, 전계 균일성, 조명 균일성 등의 여러 가지 파라미터들의 감시 및 제어를 사용할 수 있다. 이는 SiSE 동안 식각 파라미터들을 한 층씩 감시할 수 있게 해준다. 이는 전체 웨이퍼에 걸쳐 식각될 층들의 수를 고수준의 정밀도로 결정하는 데 패턴의 기하학적 구조와 스택에 걸친 전류 및 전압의 측정치의 국부적 제어를 사용할 수 있다.
또한 주변 회로와 3D가 아닌 NAND 어레이 회로들에 사용되는 웨이퍼의 영역들은 SiSE 프로세스로부터 보호되어야 한다. 이는 어레이가 아닌 영역(non-array area)들을 마스킹(masking)함으로써 이뤄질 수 있다. 이 특징부들의 모서리 근방의 식각 변동은 액튜에이터들을 사용하여 조절될 수 있다.
10 마이크론보다 큰 깊이들을 식각할 때 40nm 미만의 구멍(A.R >250)을 통한 식각액의 흐름은 전계에 의해, 및 교번하는 유공 층들의 생성에 의해 가능해진다. 유공 층은 횡방향 식각액 흐름을 강화하여 식각 균일성을 조절한다. 여러 가지 실시예들을 따라, 식각액 흐름을 촉진하는 다른 방법은 구멍들을 연결하도록 연결된 링크 패턴을 사용하는 것이다.
종횡비의 증가에 기인하여 식각이 진행되면서 식각액의 더 늦은 확산에 의해 식각 속도가 저하될 수 있다. 초격자의 각 식각된 층이 스택의 전극 또는 저항들에 걸친 전류 또는 전압 등의 전기적 특성에 단계적 변화(step change)를 일으킬 수 있으므로 이러한 변경은 스택에 걸친 전기적 특성들의 변화를 통해 검출될 수 있다. 확산의 이 변화를 방지학기 위해, 일부 실시예들은 식각액이 식각 전면, 즉 촉매 위치에 도달하는 복수의 경로가 없음을 보장하도록 교번하는 유공 층들을 활용한다. 웨이퍼의 중심으로부터 모서리까지의 식각액 농도의 균일성을 향상시키기 위해 CICE 프로세스 동안의 기판의 최적화된 속도에서의 스핀이 일부 실시예들에서 이뤄질 수 있다.
촉매의 유랑은 주로 촉매 밑의 구멍들의 농도의 불균형에 기인한다. 촉매의 유랑을 방지하고 식각의 수직 이방성을 보장하기 위해, 구멍들의 확산이 웨이퍼의 바닥을 향하도록 유도하는 전계가 인가될 수 있다. 요구되는 전계의 변화는 SiSE가 진전됨에 따라 식각될 교번하는 층들의 수의 변화에 따른 전극들에 걸친 저항의 변화에 기인한다. 전류 제어 전원 공급 회로를 사용함으로써 전압의 변화가 보상될 수 있다.
SiSE 툴 시스템의 여러 가지 실시예들은 실시간 측정(metrology)에 기반하고, 식각 프로세스를 국부적으로 제어하여 다양한 기하학적 구조들과 다중층(multilayer)들에 대해 제어된 장치의 제조를 가능하게 하는 독립적으로 제어 가능한(addressable) 액튜에이터들에 기반하여 SiSE 프로세스의 멀티스케일 정밀(multi-scale precision) 제어가 가능하게 한다. 저항, 기판 재질의 도핑, 요구되는 기하학적 구조와 종횡비, 식각 비율, 전계, 프로세스 챔버의 온도와 조명 등의 파라미터들은 식각을 제어하도록 수정될 수 있다. SiSE 프로세스가 현장 측정(inline metrology)에 검출된 대로 완료되면, 장치 내의 용액들은 배출되어 촉매를 위한 새로운 습식 식각액으로 교체되어야 한다. 다음, 고 종횡비 나노구조는 장치가 건조됨에 따라 모세관력(capillary force)에 기인하여 붕괴될 수 있으므로, 패턴 붕괴를 방지하기 위한 진보된 건조 기법과 신규한 망(mash) 구조 및/또는 천장에 결합된 효율적이고 잘 제어된 유체 교환이 설명된다.
현장 전기 측정과 전기화학적 식각 스탑(stop)들이 다양한 실시예들에 사용될 수 있다. 예를 들어, 반도체 기판에 인가된 전기 바이어스(bias)가 식각 프로파일(etching profile)을 실시간으로 제어할 수 있다. 촉매 밑에 생성된 과도한 구멍들의 이주(migration)에 기인하는 과도한 식각은 외부 전계에 의해 제어될 수 있다. 웨이퍼의 배면 상의 음의 바이어스는 과도한 구멍들을 끌어들여 Si 내의 원치 않는 기공(pore)들을 방지할 것이다. 고속 펄스와 주기적 반전 파형들을 포함하는 광범위한 전류, 바이어스(전압), 및 극성(polarity) 설정이 웨이퍼에 걸친 전계를 실시간으로 제어할 것이다. 전류, 전압, 저항, 정전용량, 파형 주파수, 지속시간(duty cycle), 진폭, 전극들 간의 거리 등의 전계 파라미터들이 식각 상태의 검출과 함께 촉매의 유랑을 방지하면서 교번하는 층들의 공극률들을 제어하는 두 가지에 사용된다.
식각의 진전에 따른 기판에 걸친 전류와 전압의 측정은 3D NAND 플래시 프로세스에서 식각될 교번하는 층들의 수를 결정하는 데 사용될 수 있다. 또한 형태가 변화되는 정확한 시간이 에피택셜 층들에 걸친 저항, 전압, 전류, 정전용량 등의 전기 파라미터들의 측정으로 검출될 수 있다. 그러면 이 정보는 스택에 걸친 전류를 정밀하게 변조하는 데 사용될 수 있다.
CICE 프로세스 동안 전계는 교번하는 유공/무공 층들의 구성, 식각 동안의 촉매의 유랑 방지, 다이 내의 식각 깊이 변동, 다이 간(die-to-die)의 변동, 중심-대-모서리 변동들을 웨이퍼에 걸쳐 균일하게 유지하고 측정하는 등의 여러 가지 기능들에 사용될 수 있다. 국부적으로건 전체적으로건 전계를 기판에 걸쳐 인가하는 것은 다른 CMOS 처리 장치와 전면 및 배면 접점, 모서리 폭 접점, 전기 배면 접점 재질 등의 제한조건들과의 호환성을 보장하는 툴과 프로세스의 설계를 요구한다. 이 설계의 일부 실시예들이 도 a-6e에 도시되어 있다.
복수의 기능들을 수행하기 위해 다음과 같은 하나 이상의 전계들이 웨이퍼에 걸쳐 인가될 수 있는데: 1) 촉매의 유랑을 방지하기 위한 웨이퍼에 걸친 DC 전압; (2) 교번하는 유공/무공 층들을 생성하기 위한 어떤 파형, 주파수, 파장 및 지속시간을 가지는 교번하는 전계들; 3) 식각되는 기판의 공극률에 연향을 미치지 않는 주파수 및 전압의 펄스 전계를 통해 중앙으로부터 모서리까지의 식각의 국부적 변동의 검출; 및/또는 4) 각 국부적 전극에서 전류, 전압, 저항, 정전용량의 측정에 의한 식각 깊이 감시 등이다.
전계와 별도로, 온도 역시 CICE 식각 속도에 영향을 미칠 수 있다. 예를 들어, CiCE의 식각 속도는 식각액의 온도에 좌우되며, 0°C 근처에서 지수적으로 강하됨이 문헌에 밝혀졌다. (예: Backes, A. et al., 2016. 실리콘의 금속 지원 화학적 식각에서 온도 의존 공극 형성(Temperature Dependent Pore Formation in Metal Assisted Chemical Etching of Silicon). 반도체 과학 및 기술의 미국전기화학회지(ECS Journal of Solid State Science and Technology), 5(12), pp. 653-P656는 이 명세서에 모든 목적에 대해 그 전체로서 참조로 포함되었다). 여러 실시예들은 식각 온도를 국부적으로 제어하고 액체 질소와 드라이아이스 등의 냉매를 사용하여 전체적 식각액 온도를 0도에 가까이 유지하고 국부적으로 기판의 온도를 수정함으로써 이 특성을 이용한다. 이는 웨이퍼 근방에 위치하여 용액을 국부적으로 가열할 수 있는 열 척과, 미소거울 또는 전극들을 사용하여 이뤄질 수 있다. 이와는 달리, 식각액 온도는 한정된(finite) 양(volume)의 온도 제어된 식각액으로 채워져 펌핑 또는 순환될 수 있는 각 다이에 대한 개별 웰(well)의 사용으로 국부적 제어될 수 있다. 일부 실시예들에서, 온도는 열 카메라, 열전쌍 등을 사용하여 웨이퍼에 걸쳐 정밀하게 매핑될(mapped) 수 있다.
광학적 이미징 시스템이 큰 샘플 영역들에 걸친 반사율을 실시간으로 측정하는 데 사용될 것이다. 샘플들은 알려진 스펙트럼 내용을 가지는 광으로 조명될 것이다. 이 광은 백광, 유색광, 단일 파장, 좁거나 넓은 스펙트럼 대역이 될 수 있다. 그러면 카메라가 이 광을 반사하는 샘플들을 화상 처리할 수 있다. 카메라는 단색, 컬러(RGB), 다중 스펙트럼, 초분광(hyperspectral) 등이 될 수 있다. 현대의 카메라에서 발견되는 수백만 화소(multi-megapixel)의 해상도는 샘플 상의 수백만 개의 점들의 동시 관측을 가능하게 한다. 비디오 프레임속도(framerate)는 현장의 실시간 측정을 가능하게 한다. 각 화상은 기준의 화상으로 분할되어 샘플들의 반사율 화상을 연산하거나 그대로 사용된다. 화상 처리 알고리즘이 프로세스 완료를 결정하고 샘플 내와 샘플 간 양자에서의 MSP-CICE의 균일성에 관한 정보를 취합한다. CICE가 Si 나노와이어(NW)를 생성하는 게 사용된 실시예에서, 가변적인 기하학적 구조의 Si NW의 광학적 특성은 백색광 조명하에서 넓은 색들의 스펙트럼을 야기한다. CICE의 예비적 실험들에서, CICE 식각 동안 샘플들은 색상(hue)의 극심한 변화를 나타냈다. 나노와이어의 피치와 직경은 상대적으로 고정되어 유지되었으므로, 샘플들의 색상들의 변화의 관찰은 나노와이어 높이와 이에 따른 식각 깊이의 유용한 지표(indicator)이다. 색상의 변화는 광 자체(being)의 스펙트럼 내용의 함수로서 샘플의 반사율을 측정하는 것으로 특징지어질 수 있다.
교번하는 층들의 분광 특성(spectral property)들 역시 식각 동안의 층들의 수와 공극률을 검출을 가능하게 하는 데 사용될 수 있다. 적외선(IR) 분광학(spectroscopy)이 문헌상의 브래그 반사기(Bragg reflector)와 루게이트(Rugate) 필터를 특징짓는 데 사용되는 것과 유사한 측정을 사용하여 식각 층들을 현장에서 판단하는 데 사용될 수 있다. 한 실시예에서, 각 챔버 내의 확산판 내의 광케이블들이 이러한 측정 요소들을 통합하는 데 사용될 수 있다.
CICE 동안 웨이퍼 배면측으로부터의 관의 가시 파장은 식각 깊이를 검출할 수 없다. 각 상태 검출의 신속하고, 비파괴적이며 현장 방법이므로 적외선(IR) 분광술이 대신 사용될 수 있다. IR 파장 내에서 실리콘이 투명한 반면, Pt 또는 Pd 등의 촉매는 그렇지 않다. 이 차이는 CICE 프로세스의 어느 특정한 경우에도 식각 속도와 식각 깊이 양자를 판단하는 데 사용될 수 있다.
식각액의 농도는 다양한 기법들을 사용하여 측정할 수 있다. 예를 들어 일부 실시예들에서, HF가 농도와 도전성 간에 선형 의존성을 가지므로 도전성 측정이 사용될 수 있다. 일부 실시예들에서는, 굴절률(refractive index) 측정이 사용될 수 있다. 예를 들어, 광학 측정 시스템(optical metrology system)이 용액과 접촉하는 광학 창을 이용하여 혼탁(turbidity)과 회절(diffraction) 및 흡수(absorption)를 방지하는 굴절 방식 구조를 통해 굴절률(RI)을 측정하는 데 사용될 수 있다.
웨이퍼에 걸친 식각액 농도 균일성을 보장하기 위해 기판은 웨이퍼 척을 사용하여 스핀(spin)될 수 있는데, 패터닝된 정지 도전체 디스크에 대해 척 상의 국부 전극들의 스핀하는 어레이들을 연결함으로써 국부적 전계들이 제공될 수 있다. 국부적인 전극들은 패터닝된 정지 도전체 디스크와 집전 링(slip ring)들을 사용하여 연결될 수 있다. 식각액 화학물질들과의 적합성이 테플론 피복에 의해 보장될 수 있다.
일부 실시예들에서, “선행(send-ahead)" 웨이퍼가 식각을 최적화시키는 데 사용될 수 있는데, 선행 웨이퍼는 여러 가지 현장(in situ; 온라인) 및 현장외(ex-situ; 오프라인) 방법들을 사용하여 검사될 수 있다. 오프라인 측정은 산란 측정(scatterometry), 편광분석(ellipsometry), 광학 특징 크기 측정(optical feature size measurement), 레이저 주사(laser scanning), 주사전자현미경(Scanning Electron Microscopy; SEM), 원자력 현미경(Atomic Force Microscopy; AFM), 투과전자현미경(Transmission electron microscopy; TEM), x선 회절(x-ray diffraction; XRD) 등의 여러 가지 파괴 및 비파괴 검사 방법들을 포함한다. 그러면 수집된 데이터들이 화상처리 알고리즘을 사용하여 분석되어 결함의 발생원(source)과 프로세스 이탈(excursion)들을 판단할 수 있다.
자계, 압력 변동, 전자기장, 균일성을 향상시키고 거품들의 부착을 방지하는 용제, 웨이퍼의 회전(spinning), 모서리 효과, 식각액의 분사, 미립화된 식각액(atomizing etchant)들 역시 CICE 툴의 일부 실시예들에서 필요에 따라 포함될 수 있다.
전체적 툴 설계와 제어 계획들(Overall tool designs and control schemes)
일부 실시예들은 반도체 기판의 고 종횡비 식각을 위한 웨이퍼 규모 시스템을 제공한다. 일부 실시예들에서 사용되는 멀티스케일 정밀(multi-scale precision; MSP) CICE는 큰 어레이의 전극들과 실시간 광학 이미징 시스템 등의 센스 및 액튜에이터들의 설치가 가능하도록 모듈형(modular) 아키텍처를 가질 수 있다. 도 8a-8c는 MSP-CICE 툴 설정의 예와, 상세 프로세스 챔버 배치의 예와, 및 하나 이상의 실시예들에서 사용될 수 있는 프로세스 흐름의 예를 도시한다. 비선형 최적화 프로세스 제어 계획이 일부 실시예들에 사용되어 독립적으로 제어되는 전극들의 큰 어레이를 기반으로 제어된 웨이퍼 규모 나노제조를 달성할 수 있다.
도 8a는 자동화된 기판과, 전극과, 및 식각 셀 로딩을 구현하는 완전한 식각 툴의 단면도이다. 도 8b는 프로세스 챔버(815)의 일부 실시예들의 상세 단면도이다. 도 8b에 도시된 바와 같이, 식각 툴은 로딩 독(loading dock; 805), 로봇 아암(810), 프로세스 챔버(815), 상부 전극(820), 조정 가능한(tunable) 광원(825), 웨이퍼 척(830), 웨이퍼 척 홀더(835), 교반기(stirrer; 840), 전원 공급(845), 센서(850), 배수관(drain pipe; 855), 광학 측정 시스템(optical metrology system; 860), 고해상도 카메라(865), 하부 전극(870), 순환 설정(circulation setup; 880), 배기(exhaust; 885), 및 유입 흐름(890)을 포함할 수 있다. 도시된 실시예에서, 프로세스 챔버(815)는 웨이퍼를 웨이퍼 척(830) 상에 위치시키는 로봇 아암(810)을 포함할 수 있다. 웨이퍼 척(830)은 웨이퍼 척 홀더(835) 상에 안착될 수 있다. 웨이퍼 척 홀더 및 웨이퍼 척 조립체는 하부 전극(870) 및 상부 전극(820)에 접촉한 전해질들을 분리시킨다. 이는 웨이퍼에 걸쳐 전계가 인가되는 것을 보장한다. 프로세스 챔버(815)는 또한 고해상도 카메라(865)와 조정 가능한 광원(825)을 포함할 수 있는 현장(in-line) 광학 측정 시스템(860)을 포함할 수 있다. 여러 실시예들에 따른 프로세스 챔버(815)는 또한 하부 전해질과 상부 전해질/식각액 양자에 대해 유입 흐름(890)과, 배수관(855)과, 및 순환 설정(880)을 포함할 수 있다. 식각 흐름 시스템은 또한 (예를 들어 자기 교반기 등의) 교반기(840)를 포함할 수 있다. 제1 전극(820)과 제2 전극(870)을 전원 공급(845)과 함께 사용하여 웨이퍼에 걸쳐 전계가 인가될 수 있다. 현장 측정은 (예를 들어 온도, 전계 특성, 유체 농도 특성 등의) 매립된 센서(850)들을 사용하여 이뤄질 수 있다. 배기(885)는 연기(fume)의 제거에 사용된다. 프로세서(890)는 하나 이상의 알고리즘들을 사용하여 처리를 제어한다.
도 8a-8b에 도시된 실시예에서, 패터닝된 촉매를 가지는 웨이퍼가 로딩 독(805)에 로딩될 것이다. 로봇 아암(810)의 웨이퍼를 프로세스 챔버(815)로 이송시키는 데 사용될 수 있다. 그러면 투명한 상부 전극(820)이 웨이퍼 홀더 위의 레일 상에 위치할 수 있다. 처리가 완료되면, 상부 전극 어레이(820)가 제거되고 웨이퍼는 다시 로딩 독(805)으로 언로딩될 수 있다. 이 툴을 구축하는 데 주요 과제(challenge)는 시스템의 모든 부재들이 HF(플루오르화수소산; Hydrofluoric Acid) 적합성이어야 한다는 것이다. 여러 실시예들은 HF와 접촉하게 되는 모든 설비를 polymers such as 테플론(PTFE), 에폭시(Epoxy), TPX(또는 PMP), 폴리프로필렌(PP) 및 PVDF 등의 폴리머로 피복하는데, 이들은 H2O2에도 역시 적합하다. TPX와 에폭시는 투명하고 처리가 용이하다.
응용의 요건들에 기반하여, 웨이퍼 척은 웨이퍼에 배면측 접점이 없거나 웨이퍼의 전면에 습식 식각액을 포함하는 O 링을 가지는 베르누이(Bernoulli) 척이 될 수 있다. 흐름 밸브와 액튜에이터 밸브들이 챔버 내의 (HF, H202, 에탄올, 이소프로필알코올, 및 정제수 등의) 식각액 성분의 상대적 비율을 제어하는 데 사용될 수 있다. 식각액은 잉크젯에 의해 국부적으로 또는 흐름 밸브에 의해 전체 웨이퍼에 걸쳐 공급될 수 있다. 식각 및 촉매 망의 제거 후, 식각액은 정제수로 세척되고, 저 표면장력 액체로 교체될 수 있다. 배수 밸브는 유체들을 안전하게 제거하거나 후속 식각을 위해 이를 저장할 수 있다.
도 8c는 웨이퍼가 식각 툴 내에서 겪는 여러 프로세스들의 예를 도시한다. 웨이퍼는, 웨이퍼들의 FOUP(전방 개방 통합 포드; Front Opening Universal Pod)를 포함할 수 있는 로딩 독(805)을 사용하여 툴로 로딩될 수 있다. 로봇 아암(또는 다른 이송 기구)이 웨이퍼를 로딩 독(805)로부터 프로세스 챔버(815)로 이송시킬 수 있다. 프로세스 챔버(815)는 전처리(816), 식각(818), 후처리(828), 및 세척(830) 단계들을 위한, 하나 이상의 챔버들을 포함할 수 있다.
전처리 단계(816)는 리프트오프(lift-off) 프로세스 또는 피라냐(황산과 과산화수소), 기상 HF, 희석(diluted) HF, 완충 산화물 식각액(Buffered Oxide Etch, 에탄올, 아세톤, 이소프로필알코올, 정제수의 공급 등의 표면 수정(modification) 단계가 될 수 있다. 전처리 단계는 또한 산소 등의 산화 플라즈마(oxidizing plasma), 이산화탄소 플라즈마, 또는 수소 등의 수소화 플라즈마(hydrogenating plasma), 암모니아 플라즈마 등을 사용한 플라즈마 활성화(plasma activation)를 통할 수도 있다. 헬륨 또는 아르곤 플라즈마 역시 사용될 수 있다.
이어서 식각 프로세스(818)가 웨이퍼 상에 수행될 수 있는데, 현장 감시 및 제어를 위한 센서 및 액튜에이터들로 다음과 같이 수행된다:
- 흐름 제어(824)는 식각액 농도 측정을 포함할 수 있다. 여러 실시예들에 따라, 식각액의 농도는 다름 두 기법들을 사용해 측정될 것인데: a) 도전성 측정 - HF는 농도와 도전성 간에 선령 의존성을 가진다. b) 굴절률 측정 - 광학 측정 시스템이 용액과 접촉하는 광학 창을 이용하여 혼탁과 회절 및 흡수를 방지하는 굴절 방식 구조를 통해 굴절률(RI)을 측정할 것이다.
- 국부적 온도 제어(822): 식각 속도는 국부 온도와 망의 프로파일(profile)에 좌우된다. 온도 액튜에이터 웨이퍼 척을 사용하여, 여러 실시예들이 프로세스 제어를 위해 국부적 온도 변동을 제어할 수 있다.
- 프로세스 챔버 환경 제어(도 8c에는 도시 안 됨): 툴은 둘러싸여 불활성 가스 흐름을 가질 것이다. 압력과 전체적 온도가 감시되어 제어된다. 컴퓨터 인터페이스가 운영자의 안전을 도모하고, 이미지 처리를 사용하여 식각을 감시하고 온도 및 전계를 제어하는 데 사용될 것이다.
- 전계(826): 반도체 기판에 인가되었을 때 전기 바이어스(전압)는 식각 프로파일을 실시간으로 제어할 수 있다. 촉매 밑에 생성된 과도한 구멍들의 이주에 기인하는 과도한 식각은 외부 전계로 제어할 수 있다. 웨이퍼 배면측의 음의 바이어스는 과도한 구멍들을 끌어당겨 Si 안의 원치 않는 공극들을 방지한다. 전기 바이어스가 증가하면 식각 속도는 저하되지만, 더 높은 온도가 높은 스루풋(throughput)에 충분한 높은 식각 속도를 유지하는 데 사용될 수 있다. MSP-CICE가 웨이퍼의 다른 영역 상의 변동되는 패턴 밀도와 형상들에 사용되므로, 전극 어레이가 다른 패턴 위의 전계를 국부적으로 제어 및 약화시켜 식각의 균일성을 보장하는 데 사용될 수 있다. 고속 펄스와 주기적으로 반전하는 파형을 포함한 광범위한 전류, 바이어스(전압), 및 극성(polarity) 설정들이 웨이퍼에 걸친 전계를 실시간으로 제어할 것이다. 유리 또는 사파이어 웨이퍼, 도핑된 Si 웨이퍼(IR에 대해 투명) 상의 ITP 박막 등의 투명 전극과, 백금 망, 또는 광섬유들이 광학 측정을 허용하도록 웨이퍼 위 또는 아래에 사용될 수 있다. 하부 전극은 국부 제어를 위한 어레이가 될 수 있고, 여러 하부 전극 어레이들의 용이한 설치와 검사를 허용하도록 모듈형 설계가 선택될 수 있다. 상부 및 하부 전극들과 전해질들은 웨이퍼 척 및 웨이퍼 척 홀더 조립체에 의해 서로 격리된다. 누화(cross-talk)는 시뮬레이션을 통해 최소화될 것이다. 식각 진행에 따른 기판에 걸친 전류와 전압의 측정은 3D NAND 플래시 프로세스에서 식각될 교번 층들의 수를 결정하거나 예를 들어 기판이 매립된 epi 층을 가지는 경우, 나노구조 식각의 식각 정지 지표로 사용될 수 있다.
- 현장 광학 측정(inline optical metrology; 820): RGB 카메라, 광섬유, 분광 이미징 시스템을 포함하는 광학 이미징 시스템이 넓은 샘플 영역 상의 반사율을 실시간으로 측정할 것이다. 화상 처리 알고리즘은 프로세스 완료를 판단하고 샘플 내와 샘플 간 양자의 MSP-CICE의 균일성에 관한 데이터를 취합할 수 있을 것이다.
후처리(828)는 촉매 금속의 식각과 기판의 세척 및 건조를 포함할 수 있다. 고 종횡비로 식각된 나노구조의 붕괴를 방지하기 위해, 유체 이송이 표면장력 구배(마랑고니 효과; Marangoni-effect)와, 또는 낮은 표면장력 유체 이송, 또는 임계점 건조 툴(critical point drying tool)로 이송되기 위한 웨이퍼 준비를 가능하게 하도록 사용될 수 있다.
한 실시예에서, 실리콘의 저항과 도핑, 그리고 요구되는 구조와 종횡비에 기반하여, 식각액 비가 원하는 결과를 얻도록 조정될 수 있다. 전계, 프로세스 챔버의 온도 및 조명 등의 인자도 역시 식각을 제어하도록 수정될 수 있다. 현장 측정으로 검출된 대로 CICE 프로세스가 완료되고 나면, 장치 내의 용액들은 배출되어 촉매를 위한 새로운 습식 식각액으로 교체되어야 한다. 다음, 고 종횡비 나노와이어느 장치가 건조됨에 따라 모세관 력에 기인하여 붕괴될 수 있으므로, 패턴 붕괴를 방지하기 위한 진보된 건조 기법과 신규한 망 구조 및/또는 천장에 결합된 효율적이고 잘 제어된 유체 교환이 사용되어야한다.
(광학 이미징 시스템과 전기 파라미터 측정들을 포함한) MSP-CICE 시스템이 설계 및 제작되고 나면, MSP-CICE를 웨이퍼 규모 장치 전용(specific) VA-NA들을 제조하도록 작동시키기 위한 최적 제어 기법들의 개발이 필요하다. 전술한 바와 같이, 3D NAND 플래시 스택 또는 성형된(shaped) DRAM 용 나노와이어의 다른 층들에 대한 식각 진행을 감시할 수단을 가지는 것이 중요하다. 이는 패턴 구조의 국부적 제어와 전체 웨이퍼에 걸쳐 고 수준의 정밀도로 식각될 층들의 수 등을 결정하기 위해 스택에 걸친 전기 전류와 전압의 측정을 필요로 한다.
핵심과제는 완전한 시스템의 전진 모델(forward model) - 전체 웨이퍼에 걸쳐 제어 변수와 감지된 출력 간의 관계를 제공하는 - 이 MSP-CICE 시스템의 복잡성에 기인하여 매우 비선형일 것으로 기대되어 포괄적 및 실험적으로 검증된 모델을 얻기 어렵게 한다. 그러나 프로세스의 어떤 국면(aspect)들은 확립된 물리적 모델로 모델링할 수 있다. 예를 들어, 여러 실시예들에서 제어 변수들은 온도, 화학적 조성, 및 전계를 포함할 수 있는데, 여기서 화학적 조성의 변동은 이송을 지배하는 방정식의 도움으로 해석적으로 모델링할 수 있다. 전계와 온도 제어느 식각 프로세스에 걸쳐 국부적 제어를 제공하는 많은 수의 액튜에이터들의 어레이 - 수백 내지 수천 개의 액튜에이터들로 구성되는 - 에 걸쳐 분포될 수 있는데, 그 분포 역시 물리적 모델을 통해 모델링될 수 있다.
그러나 모델들이 식각 프로세스에 그 영향을 확립하는지는 덜 명확하다. 광학 이미징 시스템이 1 mm2 이상의 공간 해상도와 1nm보다 우수한 파장 해상도를 가지는 분광 정보를 제공할 것으로 기재된다. 시스템의 광학, 열 및 전기 출력은 전술한 제어 변수들을 사용하여 시스템의 프로세스를 자동으로 제어하는 데 사용될 수 있는 많은 양의 감지된 정보를 제공한다. MSP-CICE 시스템의 자동 제어느 두 구별되는 카테고리로 분할할 수 있는데: (i) 목표 출력을 얻기 위한 프로세스 파라미터들의 오프라인(offline) 최적화 및 조정(tuning), 및 (ii) 결함을 최소화하고 수율을 최대화하기 위한 프로세스 파라미터들의 실시간 조정(adjustment). 후자는 잘 확립된 프로세스에 의존하며 방대한 양의 데이터를 제공하고, 전자는 방대한 양의 자료가 없는 프로세스 파라미터들의 최적화에 의존한다. 다음 문단에서는, 소정의 패턴 구조에 현장 및 오프라인 측정의 도움으로, 기본(baseline) 프로세스의 확립을 위한 프로세스의 최적화를 가능하게 하는 계획(scheme)이 설명된다.
도 9는 방대한 양의 자료가 없는 자동 프로세스 제어의 제1 카테고리를 수행, 즉 유전 알고리즘(genetic algorithm), 신경망(neural networks) 등의 진화 알고리즘(evolutionary algorithm)을 포함하는 학습 알고리즘의 도움으로 최적 시스템 파라미터들을 결정하는 데 사용될 수 있는 학습 알고리즘 기반 컨트롤러(900)를 도시한다. 이 계획은 선행(send-ahead) 웨이퍼에 대한 현장(in-situ) 전기 및 광학 피드백과 함께 편광해석법(ellipsometry), CD-SEM 등의 오프라인 측정 양자에 의존한다. 이 오프라인 구성요소의 존재 때문에, 선행 웨이퍼의 각 실험의 사이클 타임(cycle time)이 너무 커져, 실험의 수가 너무 적거나 각 선행 웨이퍼가 개별 시험이 아니라 조합 세트를 나타낼 것을 요구하게 된다. 이 실시예는 유전 알고리즘의 문맥에서 더 설명된다. 계획의 제1 단계(910)는 목표 출력(targeted output)과 최적화될 해당 목표함수(objective function)를 규정하는 것이다. 이어서 초기 “모집단(population)"이 생성된다. 유전 알고리즘은 모집단 내의 개체(individual)들 간의 상호작용에 의존하는데, 각 개체는 제어 파라미터들 또는 모델 파라미터(825)들의 집합(set)이다. 한 실시예에서, 각 모집단은 실험들의 설계로 단일한 웨이퍼로 한정될 수 있다.
예를 들어, 각 웨이퍼가 전기 및 광학 피드백을 제공할 수 있는 10x10 제곱 mm 영역들로 구성된다면, 각 웨이퍼 상에 O(700)개의 이런 영역들이 존재할 수 있어서, 각 실험에 700의 모집단 크기를 제공한다. 다른 실시예에서, 모집단 크기는 20 등의 더 낮은 수로 유지될 수 있고, 각 개별 실험은 전체 웨이퍼 상에 35개의 사본들을 가질 것이다. 이어서 이 모집단이 CICE 프로세스(930)를 수행하는 데 사용된다. 그러면 센서들은 단계(940)에 도시된 CICE 이전, 동안 및 그 이후에 기판에 대한 정보를 추출하는 데 사용된다. 이 계획에 대해 감지된 정보들은 이미징 시스템 등의 웨이퍼 상의 현장(inline) 측정 센서들과 함께 (예를 들어 CD-SEM, 광학, 전기 등의) 오프라인 측정들 양자를 포함할 수 있다(940). 감지된 정보는 이어서 원하는 출력 또는 목표 함수에 대해 피팅된다(fitted)(950).
원하는 출력 파라미터들은 식각된 구조의 분광 특성(spectral signature), 식각 프로세스 동안의 웨이퍼에 걸친 저항과 정전용량 등의 전기 파라미터들, 웨이퍼의 하나 이상의 부분들의 CD-SEM 및 광학 화상 등을 포함한다. 감지된 정보로 연산된 목표함수를 기반으로, 모집단 상호작용 파라미터들을 사용하여 새로운 배치(batch)의 제어 변수들이 생성된다(965). 이어서 CICE가 새로운 배치를 사용하여 수행되고 그 결과가 센서들을 사용하여 평가된다. 감지된 정보가 원하는 결과의 한도들 내에 있다면, 제어 변수들의 조정이 완료된다. 그렇지 않다면 제어 변수 최적화 프로세스가 웨이퍼들의 최종 수에 도달하기 까지 반복된다(960). 한 실시예에서, 유전 알고리즘 컨트롤러가, 원하는 프로세스 성능의 최종 실적을 실시간 현장 프로세스 제어 계획으로 취했을 때 실제 프로세스 작동에 대한 원하는 최적 프로세스 파라미터들에 근접하도록(다음에 설명될 935) 의도적으로 설계된다.
자동 프로세스 제어의 제2 카테고리는 원하는 프로세스 성능을 달성하기 위한 프로세스 파라미터들의 실시간 조정에 대한 데이터 분석에 의존한다. 반도체 제조와 같은 현대의 진보된 제조 공장들은 높은 수준의 자동화로 제조 수율을 최대화한다는 이 개념들에 크게 의존한다. 자동 프로세스 제어의 이 카테고리에는 실행간(run-to-run) 제어로부터 예측 정비(predictive maintenance)에 이르기까지 몇 가지 개념들이 존재한다. 이 계획을 뒷받침하는 핵심적 개념은 현장 광학 출력 등의 감지 정보의 많은 양을 이용하여 (예를 들어 신경망이 제어 변수와 감지된 변수들 간의 매핑(mapping)을 결정하는 등의) 탐구법(heuristics), (예를 들어 통계적 프로세스 제어 등의) 통계에 기반한 실시간 분석과 함께 최적의 프로세스 파라미터들에 도달하기 위한 어떤 물리적 또는 탐구적 모델을 작동시키는 것이다. 이러한 모델들로 이점들을 얻는 상황은 제어 변수의 변경과 감지된 출력에서의 해당 변화 간의 시간 지연을 정확히 예측할 수 있는 능력이다. 뿐만 아니라, 이러한 기법들은 또한 가상 MSP-CICE 툴, 즉 물리적 전진 모델의 대리가 될 수 있고, 제1 카테고리에 따른 오프라인 프로세스 조정에 사용될 수 있는 실제 툴의 항상 적응하는 시뮬레이션의 구축에도 사용될 수 있다. 이러한 가상 툴은 툴 전용(specific)이고 식각될 리소그래피 패턴에 전용(specific)이어서 제조와 전기 및 열 컨트롤러 등의 공차가 동일한 설계라 하더라도 툴에 따라 변동하여, 다른 툴들에 구별되는 프로세스 특성을 초래할 수 있다.
CICE의 여러 실시예들은 Si, Ge, SixGe1-x, GaN, InP, GaAs, InAs, GaP, InGaS, InGaP, SiC 등과 함께 반도체의 다중층 등을 제한 없이 포함하는 다양한 기판들을 지원할 수 있다. 또한 Ag, Au, Pd, Pt, Cu, Ni, Ti, Al, W, TiN, TaN, Ru02, Ir02, 그래핀 등을 제한 없이 포함하는 다양한 촉매가 사용될 수 있다. MSP-CICE 시스템의 일부 실시예들은 플라즈마 식각, 화학적 기상 식각(chemical vapor etching), 전착(선택적) 등을 제한 없이 포함하는 다양한 패터닝 기법을 사용할 수 있다. 일부 실시예들에서 사용될 수 있는 제거 기법은 화학적 기상, 식각, 전해질 식각, 및/또는 습식(wet) 화학적 식각 등을 제한 없이 포함한다. 일부 실시예들은 (예를 들어 HF, H2S04, HCI, H20 등의) 다양한 식각액과, (예를 들어 H202, V205, KMn04, 02, HNO3, 전계 등의) 산화제들과, 용제들과, (예를 들어 H20, 에탄올, IPA, DMSO, (PVA, PLA 등의) 폴리머, H2S0 등의) 첨가제들과, (예를 들어 액상, 기상, 고체 젤(solid-gel), 플라즈마 등의) 식각액 상태와, 및/또는 (예를 들어, 전기화학적 식각, 무전기 화학적 식각, 기상 식각, 플라즈마 식각, “디지털” 층 전기화학적/무전기 화학적 식각, 자장 전기화학적/무전기 화학적 식각, 젤 기반 식각 등의) 촉매 지원 식각 프로세스들을 사용할 수 있다. 또한 여러 가지 국부 및 전체적인 식각 감시 기법들이 사용될 수 있다. 그 예는 (예를 들어 전류, 전압, 정전용량, 인덕턴스, 임피던스, 컨덕턴스 등의) 전계와, (예를 들어 카메라, 분광광도계(spectrophotometer), 화상 처리 등의) 광학 측정과, (예를 들어 굴절률, 용액의 컨덕턴스 등의) 농도 측정과, (예를 들어 증기압 등의) 압력과, (예를 들어 열전쌍, IR 카메라 등을 사용하는) 온도 등을 제한 없이 포함할 수 있다. 일부 실시예들은 (예를 들어 전류, 전압, 파형, 파장, 주파수, 지속시간, 펄스 전계 등의) 전계와, (예를 들어 조명 등의) 광학 측정과, (예를 들어 식각액 농도, 혼합 및 확산 등의) 농도와, 및/또는 (예를 들어 열 척, 미소거울 등을 사용하여) 온도에 기반하는 국부적 및/또는 전체 식각 제어를 사용할 수 있다. 설정의 여러 실시예들은 산업 표준 웨이퍼 또는 표준 CMOS 프로세스를 거칠 수 있는 웨이퍼들을 식각할 수 있다. 이러한 일부 실시예들은 식각액에 적합하다. 이러한 실시예들은 또한 모든 기판과 식각 구성부품들, 및 화학 약품들의 자동 조작을 제공할 수 있을 것이다.
한 실시예에서, 식각액은 기상일 수 있다. 기상 기반 CICE 장치는: 열 척을 사용한 국부 온도의 제어, 각 구성요소의 증기압 감시, 및/또는 플라즈마 형태의 전계의 인가를 포함할 수 있다. 증기는 “디지털” 층 전기화학적/무전기 화학적 식각을 다음 방법들로 촉진하는 데 사용될 수 있는데: 1) 교번적으로 맥동하는(alternately pulse) 기상 H202(H202 vapor)와 기상 HF(HF vapor), 2) 교번적으로 맥동하는 액상 H202(H202 liquid)와 액상 HF(HF liquid), 3) 교번적으로 맥동하는 기상 H202와 액상 HF, 4) 교번적으로 맥동하는 액상 H202와 기상 HF, 5) 교번하는 공극률에 대해 교번하는 H202 플라즈마와 불소 이온 흐름/압력, 및/또는 6) 유공 층에 더 강한 산화제, 무공 층에 더 약한 산화제의 사용.
3D NAND 플래시(3D NAND Flash)
현대의 패턴 전사 기법(pattern transfer)에 의해 구성된 진보된 메모리 아키텍처의 확장성(scalability)은 고 종횡비 플라즈마 식각에 기인하는 0이 아닌 테이퍼, 측벽 손상, 및 식각 마스크 열화 등으로 제한된다. 3D NAND 플래시 등의 비휘발성 메모리 아키텍처는 단위면적당 저장 용량을 증가시키기 위해 교번하는 재질의 64개보다 많은(>) 층들의 극히 고 종횡비의 식각을 요구한다. 층들의 증가에 따라 (1) 다중층의 적층, (2) 이방성의 고 종횡비 채널 및 트렌치의 식각, 및 (3) 각 층의 접점 형성(defining)을 위한 계단(staircase) 식각의 원가와 신뢰성이 이 확장의 주된 제한 요인이 된다. 여러 실시예들은 이방성 및 매우 선택적인 식각 기법을 사용하여 수직 3D 메모리 아키텍처와 반도체 프로세스 통합을 제공한다.
본 발명의 여러 실시예들은 메모리 성능과 확장성을 개선하기 위해 여러 가지 복합적인(interdisciplinary) 기법들을 포함하는 신규한 리소그래피 패턴, 재질 스택 및 프로세스 흐름들을 규정한다. 3D NAND 플래시 프로세스 흐름은 리소그래피와 고 종횡비 식각 단계들의 수를 저감시키면서 금속 또는 결정 실리콘 게이트들과, 경사진 계단 식각과, 결정 실리콘 채널과 저-k 유공 유전층을 가능하게 하는 반도체 재질 스택을 채택한다. 일부 실시예들에서는, 이 목적을 위한웨이퍼 규모(wafer scale) 다중 스케일 정밀 실리콘 초격자 식각(Multi Scale Precision Silicon Superlattice Etching; MSP-SiSE) 제조 툴 역시 개시한다. 이 식각 기법의 높은 선택성과 이방성은 3D NAND 플래시 층들의 무한한 수를 가능하게 한다..
3D NAND 플래시를 위한 ITRS 로드맵(Roadmap)(세계 반도체기술 로드맵)은 메모리 층들의 수가 80nm 반 피치에서 2016년의 48층으로부터 2016년에 512층으로 지속적으로 증가할 것으로 예측했다. 이는 교번하는 재질의 층들의 고 이방성(-90°) 및 고 종횡비 식각에서의 현저한 발전을 요구한다. 현대의 플라즈마 식각 방법들은 이 이방성과 선택성의 유지를 보장하기 위해 값비싸고 시간소모적인 교번하는 적층 및 식각 단계들을 수반한다. 0이 아닌 플라즈마 식각 테이퍼 각은 신뢰성 높게 달성될 수 있는 스택의 층(tier)의 최대 수를 제한한다. 또한 플라즈마 식각으로 식각된 채널의 0이 아닌 테이퍼에 기인하여 리소그래피로 형성된 상부 층보다 훨씬 작은 임계 크기(critical dimension)을 가지는 가장 바닥 층으로 신뢰성 높게 형성될 층의 수를 제한한다. 각각 64 메모리 층들을 가지는 복수의 웨이퍼들을 적층함으로써 이 제한을 극복하는 해결책은 비효율적으로, 비싸고 장치 용적을 증가시킨다. 종횡비 의존 식각(Aspect Ratio Dependent Etch; ARDE)에 기인하여 다른 기하학적 구조들이 동시에 신뢰성 높게 플라즈마 식각으로 식각될 수 없으므로, 원형 채널과 사각형 슬릿들에 대해 별도의 리소그래피와 식각 단계들이 필요하다. 개별 층들에 대한 접점을 위한 “계단(staircase)"의 구성은 식각 마스크들을 보존하려 애쓰면서 복수의 리소그래피와 식각 단계들을 요구한다. 본 발명의 여러 실시예들은 3D NAND 플래시의 미래의 수요로 확장될 수 있는 높은 선택성과 이방성으로 고 저렴한 종횡비 식각을 가능하게 함으로써 이러한 문제들을 해결하는 것을 목표로 한다.
(반도체) 산업에서 가장 대중적인 아키텍처 중의 둘은 BiCS와 TCAT이다. 양 아키텍처는 스택(Stack; 판과 유전층들의 다중층들)과, 펀치(Punch; 전체 다중층 스택의 각 구멍)와, 플러그(Plug; 식각된 구멍들에 메모리 박막과 필라 전극들을 적층)를 이용한다. 그러면 계단 식각은 판들의 각각에 접점들을 생성하도록 수행된다. BiCS는 산화실리콘/폴리-Si 스택을 사용하는 반면, TCAT은 산화실리콘/질화실리콘 스택을 사용하는데, 질화실리콘은 나중에 텅스텐 등의 도전 선을 위한 저 저항 재질로 대체된다. P-BiCS는 더 우수한 하단(lower) 소스 게이트 성능을 가지는 BiCS의 변형이다.
수직 채널뿐 아니라 수직 게이트 아키텍처 양자를 위해, SiSE를 사용하여 식각될 수 있는 새로운 재질 스택과 프로세스 흐름이 제안된다. 촉매 패턴은 원형 채널과 사각형 슬릿들이 동시에 고 종회이 이방성 식각으로 식각될 수 있도록 리소그래피로 형성된다. 재질 스택은 벌크 Si, 또는 다른 도펀트 종류 및/또는 도핑 농도를 가지는 Si, Ge 등의 반도체 물질의 교번하는 층들 중의 하나로 구성될 수 있다. CICE 식각은 층 선택적 처리를 위해 다른 식각 및 산화 속도를 가지는 층들로 결과될 것이다. 이는 층들의 수의 증가와 함께 반 피치의 감소 모두를 가능하게 하여 다이(die) 당 저장 용량의 수배(many-fold) 증가로 결과될 것이다. 또한 채널 및 슬릿 리소그래피와 조 종횡비 식각 단계 양자를 조합함으로써, 웨이퍼 당 원가에 현저한 이득이 구현될 것이다. 플라즈마 식각으로 계단으로 변환될 수 있는 테이퍼에 대한 선택적인 염기성 결정면 의존 식각 역시 이뤄질 수 있다.
일부 실시예들은 전하 트랩(Charge Trap; CT)과 함께 부동 게이트(Floating Gate; FG) NAND 플래시 메모리 양자에 사용될 수 있다. 하단 선택 게이트(Lower Select Gates; LSG)는 교번 재질 스택의 적층 이전 또는 이후에 제조될 수 있다. 메모리 재질은 CT 또는 EG 중의 어느 것이 될 수 있다. 시한부(timed) 식각이 3D FG NAND의 산화된 유공 층들 내에 인입부(recess)를 생성하는 데 사용될 수 있다. 채널 냉의 폴리실리콘 또는 코어 충전재(core filler) 적층이 CICE 식각의 이전(채널 마지막 프로세스) 또는 이후(유전층 마지막 프로세스)에 이뤄질 수 있다. 게이트 마지막 접근방법(gate last approach)의 한 실시예에서, Si 및 Ge 층들이 식각되고, Si 및 Ge는 저-k 유전체의 충전에 앞서 제거될 수 있다.
이에 따라 최종적인 장치는 도전(또는 반도체 도핑된) 및 절연 재질의 20개 이상의 교번하는 층들을 가지는 3D NAND 플래시 메모리 어레이인데, 수직 게이트 또는 수직 채널은 극히 수직으로 , 주사전자현미경(scanning electron microscope; SEM)을 사용하여 단면 화상을 취한 다음, ImageJ 등의 화상 분석 소프트웨어로 측정할 때 89.5°보다 큰 각도를 가진다. 평균 테이퍼 각은 임계 특징부의 상단과 하단의 특징부 크기의 어떤 차이 간에 선형 피팅 알고리즘(linear-fit algorithm)을 사용할 때 대략 등각인 직선을 사용하여 측정된다. 수직 게이트 아키텍처의 임계 치수(critical dimension)는 채널의 폭 또는 채널들 간의 트렌치의 폭이 될 수 있다. 수직 채널 실시예에 대해, 임계 치수는 채널의 직경, 또는 메모리의 블록들 간의 트렌치의 폭이다. 수직 측벽 각이 CICE 프로세스에 대해 89.5°보다 크므로 원형 채널 또는 사각형 슬릿 등의 임계 특징부들 간의 중심간(center-to-center) 거리가 20nm 미만이 될 수 있다. 임계 특징부의 치수는 SEM, CD-SEM, 투과전자현미경(TEM), 및 원자력현미경(AFM) 등의 측정 기법들로 측정될 수 있다. 원형 채널들의 배치는 더 콤팩트한 3D NAND 셀(cell)들을 생성하기 위해 6각형이 될 수 있다.
SiSE로 수직 채널 및 수직 게이트 양 아키텍처에 대한 2D NAND 어레이들을 생성하는 완전한 제조 프로세스가 도 13에 도시되어 있다. 3D NAND 장치는 도전 및 절연 라인(line)들의 교번하는 층들을 요구하므로, SiSE 프로세스는 층 재질 교체 또는 수정으로 후속 처리가 가능하도록 산화 속도와 식각 속도 등의 처리 파라미터들이 다른 교번하는 층들을 얻도록 설계된다. 표 1에 기재된 바와 같이 도전 및 절연 구조들의 교번하는 층들을 얻는 여러 가지 경로들이 취해질 수 있다. 경로 I 및 II는 초격자들을 얻기 위해 필요한 초기 기판들을 기술한다. 경로 I은 다중층 적층이 없는 벌크(bulk) 실리콘 웨이퍼를 사용하는 반면, 경로 II는 교번하는 도핑 농도들을 가지는 실리콘 층들의 스택을 사용한다. 경로 A-G는 경로 I 및 II에 연계하여 사용, 즉 벌크 Si 또는 다른 도핑 농도들을 가지는 Si의 교번하는 층들 중의 어느 하나를 가진다. 경로 A는 결정학적(crystallographic) 또는 경사 식각을 사용하여 테이퍼를 생성함에 의한 계단 식각을 포함하는 옵션을 주고, 파선은 이 단계가 프로세스 흐름에서 수행될 수 있는 옵션들의 일부를 나타낸다. 경로 B-G는 SiSE 프로세스에서 산출된 초격자를 수정 또는 교체하는 방법들의 일부를 기술한다.
| 경로들 | 초기층들 | SiSE 후의 초격자 층 |
| I, A-G | 벌크 실리콘 기판 | 유공 Si/무공 Si |
| II, A,C-G | p++ Si/p Si | |
| n++ Si/n Si | ||
| n++ Si/p Si | ||
| p++ Si/n Si | ||
| III, A, B | p++ Si/p Si | |
| n++ Si/n Si | ||
| n++ Si/p Si | ||
| p++ Si/n Si |
이 교번 스택 식각의 주된 목적은 다른 층들(2층 스택에서 층 A 와 층 B) 간에 (산화 또는 질화 등의) 식각 또는 열처리에 큰 차이를 얻고 이 차이를 스택을 수정하는 데 사용하여 궁극적으로 절연/도전 다중층 구조를 얻는 것이다.
층들의 공극률은 SiSE 동안의 식각액 농도, 실리콘 기판의 도핑, 및 웨이퍼에 걸친 전류 밀도의 함수이다. SiSE로 구성된 유공 및 무공 실리콘의 한 실시예는 30% 내지 75%의 공극률을 가지는 유공 층들과 10% 미만의 공극률을 가지는 무공 층들로 구성된다. 공극률은 단면 SEM 및 TEM 화상으로 측정되어 ImageJ 등의 화상 처리 소프트웨어로 처리된다. 단일 층들의 공극률들 역시 브루나워-에멧-텔러(Brunauer-Emmett-Teller; BET) 이론을 사용하는 등의 가스 흡착 시험으로 측정될 수 있는데, 여기서 CICE가 벌크 기판에 패터닝된 촉매로 수행되어 교번 층들의 유공 세트에 해당하는 공극률 파라미터로 유공 실리콘의 두꺼운 층을 생성한다.
도 10a-10e는 봄 발명의 하나 이상의 실시예들에 따른 촉매 망을 도시한다. 도 10a에는, 고립된 촉매 나노도트(nanodot; 1010)들과 트렌치(trench; 1020)들이 도시되어 있다. 도 10b에는, 촉매 나노도트(1010)들과 트렌치/슬릿(1020)들이 라인(line; 1030)(상부 도면)으로 연결되거나 도트 및 트렌치들의 직경과 정렬을 제어하여 도 10b에 도시된 바와 같이 이들의 연결을 보장한다(하부 도면). 도 10c에는 엇갈린(staggered) 촉매 나노도트(1010)들과 트렌치/슬릿(1020)들이 도시되어 있다. 도 10d에는, 연결 링크(connected link; 1040)들이 희박한(sparse) 워드라인(word-line) 트렌치/슬릿(1020)들을 가지는 BiCS 방식 배치에 대한 촉매 특징부에 패터닝된 구성이 도시되어 있다. 도 10e에는, 채널의 2행마다의 사이에 워드라인 트렌치/슬릿들을 가지는 P-BiCS 방식 배치에 대한 촉매 특징부에 연결 링크(1040)가 패터닝된 구성이 도시되어 있다.
다른 실시예에서, VC 3D NAND를 위한 구멍들 또는 VG 3D NAND를 위한 라인들 등의 특징부가 플라즈마 식각을 사용하여 벌크 실리콘에 식각된다. 이어서 촉매 없는 전기화학적 식각이 식각된 기판 상에 수행되어 층들 간에 충분한 식각 또는 열처리 선택성을 가지고 높은 공극률과 낮은 공극률의 유공 층들로 실리콘의 층이 교번하는 층들을 생성하도록 수행된다. 이는 고 종횡비 특징부의 다중층 스택으로 결과되는데, 층들 중의 하나는 3D NAND 장치를 생성하도록 산화되거나 선택적으로 교체될 수 있다.
경로 I - 촉매 및 전기화학적 식각을 포함하는 SiSE(Path I - SiSE with Catalyst and Electrochemical Etching)
벌크 실리콘 웨이퍼 등의 기판은 촉매로 패터닝되고 불소 종과 (선택적으로) 산화제 종을 포함하는 용액으로 식각된다. SiSE 프로세스 동안, 전류 밀도 등의 전계 파라미터는 다른 공극률들의 교번하는 층들을 생성하도록 변조된다. 한 실시예에서, 전류 밀도는 한 0값과 한 비0값을 가지는 구형파 함수(square wave function)를 사용하여 변조될 수 있다. 이는 촉매식각으로만 진행될 수 있는 “0값” 전류 밀도 식각을 야기하는 한편, 비0값은 층들 내에 공극을 형성하도록 촉매 식각과 함께 전계 식각의 조합을 사용한다. 이에 따라 결과적인 초격자(superlattice)는 촉매 패턴의 역상(inverse)에 해당하는 고 종횡비 특징부와 함께 0 및 비0 공극률의 교번하는 층들을 가진다. 다른 실시예에서, 음과 양 값을 가지는 구형파 함수를 사용하여 전류 밀도가 변조될 수 있다. 이는 촉매의 유랑을 방지하는 “음의 값” 전류 밀도 식각과, 층들 내에 공극을 형성하는 “양의 값”전류 밀도 식각을 야기한다. 이 경로는 복수의 교번하는 재질의 층들의 적층 및 식각 들l 값비싼 프로세스를 요구하지 않는다.
경로 II - 촉매 식각을 포함하는 SiSE(Path II - SiSE with Catalyst Etching)
경로 II는 다음 특성: 재질 종류, 도핑 농도, 및 도펀트 물질 중의 적어도 하나가 변동하는 반도체 재질의 교번하는 층들을 요구한다. 이 층들은 에피택시, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 통해 적층되어 SiSE 동안 초격자의 형성을 가능하게 한다. 도 1은 전술한 프로세스 흐름에 사용될 수 있는 실리콘에 집중한 반도체 교번하는 다중층들의 여러 가지 조합들을 기술한다. 표 1에서, 실리콘의 주개 및 받개(Donor and Acceptor) 도핑은 p- 및 n-Si로 표기되고, "++"는 도핑 농도를 표기한다. 예를 들어 p++ Si는 붕소 농도 1 e18 cm-3 이상의 고농도로 도핑된 실리콘을 의미한다. 도핑 변동과 확산에 더 높은 정도의 제어를 위해 2개 보다 많은 교번하는 층들(예를 들어 ABCABC)이 사용될 수 있다. 이것의 한 실시예는 도핑된 Si 층들 사이에 Ge의 원자적으로 얇은 층을 사용하여 적층 동안의 도펀트의 이주를 저감시킨다. 이 교번 층 식각의 주된 특징은 다른 층들(2층 스택에서는 층 A와 층 B) 사이에 식각 또는 산화 속도 등의 처리 파라미터들의 큰 차이를 얻고 이 차이를 사용하여 스택을 수정하여 궁극적으로 절연/도전 라인들을 얻는 것이다.
SiSE 프로세스의 결과 교번하는 형태를 가지는 교번하는 재질들의 식각된 층은 열 산화 및/또는 ALD로 후처리되어(post-processed) 식각된 채널과 슬릿들의 원하는 안정된 구조를 얻는다. 도 11은 고농도 도핑 및 도핑되지 않은(EH는 저농도 도핑된) 실리콘의 교번하는 스택을 위한 프로세스 흐름(1100)의 한 실시예를 도시한다. 고농도 p-도핑된 실리콘은 유공이 되는데, 이 공극률은 식각액 농도와 실리콘 층의 도핑에 기반하여 제어할 수 있다. 저농도 도핑된 실리콘은 식각 후 형태가 변화하지 않는다. 이어서 이 유공 실리콘은 무공 Si보다 훨씬 빠른 속도로 산화될 수 있다. 산화된 유공 실리콘(oxidized porous silicon; OPS)으로부터의 도펀트의 이송과 더 많은 도펀트 가스를 흐르게 하는 열 단계는 저농도 도핑된 실리콘을 수직 채널(Vertical Channel) 계획의 워드라인으로 수정할 것이다. 짧은 이방성 산화물 식각과 후속되는 금속의 ALD는 워드라인이 식각된 채널의 양측에서 연속이 되게 해줄 것이고. 어닐링(anealing)은 저 저항 규화물(silicide) WL들을 형성할 것이다. 이 프로세스는 SiSE 프로세스에 앞서 적층(또는 에피택셜 성장)된 재질 스택이 최종 식각 및 열처리된 스택에 있으므로 “유전층/게이트 처음(Dielectric/Gate first)”으로 지칭된다.
도 11은 도 10에 도시된 것과 유사한 촉매 망 패턴으로 채널과 슬릿들을 고 종횡비(high aspect ratio; HAR) 식각하는 프로세스 흐름(1100)을 도시한다. SiSE 프로세스의 결과로서의 교번하는 형태를 가지는 교번하는 재질들의 식각된 스택은 희생 층(sacrificial layer) 제거 및/또는 원자층 증착(ALD)으로 후처리되어 식각된 채널과 트렌치/슬릿의 원하는 안정된 구성을 얻게 된다. 도 11에 도시된 바와 같이 프로세스 단계(110) 동안 교번하는 다중층들의 적층이 수행된다. 시스템이 벌크 실리콘으로 시작한다면 이 단계는 필요 없다. 단계 1120 동안, 촉매 망이 패터닝되고 이어서 SiSE가 수행되어 유공 및 무공 재질의 교번 층들이 얻어진다. 단계 1130 동안, 유공 층들의 산화가 수행된다. 이 산화 프로세스는 또한 제거될 필요가 있는 무공 층들의 얇은 모서리도 산화시킨다. 프로세스 단계 1140은 식각되어서는 안 되는 부분을 차단(block)하는 리소그래피 후의 원자층 식각 또는 플라즈마 식각 등의 이방성 식각을 사용하여 산화물을 제거하는 데 사용된다. 프로세스 단계 1150-1160은 3D NAND 플래시 메모리 어레이의 생성에 필요한 복수의 리소그래피, 적층 및 식각 프로세스들을 포함한다. 일부 실시예들에서, 프로세스 단계 1150은 무공 층들 상의 금속의 선택적 적층과 이어지는 규화물 형성을 포함한다. 프로세스 단계 1160은 예를 들어 전하 트랩(CT) 3D NAND- 산화실리콘, 질화실리콘, 산화실리콘의 3중층(ONO), 폴리 Si를 위한 메모리 박막의 리소그래피 및 적층, 및 ALD 및 CVD를 사용한 저 k 유전층과 코어 충전재의 적층을 포함한다.
도 12는 본 발명의 하나 이상의 실시예들에 따른, 수직 채널 3D NAND를 위한 희생 프로세스 흐름(1200)을 도시한다. 이 프로세스는 도 11과 유사하지만 주된 차이는 CICE 후의 후처리 단계들이다. 교번 층들의 한 세트를 수정하는 대신, 이들이 식각되어 없어지고 텅스텐, 코발트, 질화티타늄, 질화탄탈륨 등의 도전 금속으로 교체된다. 먼저 자공 1210 동안 고농도 도핑 및 도핑 안 된(또는 저농도 도핑된) 실리콘의 교번 스택 상에 CICE가 수행된다. 고농도 도핑된 실리콘은 유공이 되는데, 이 공극은 식각액 농도와 실리콘 층의 도핑에 기반하여 제어될 수 있다. 저농도 도핑된 실리콘은 식각 후 형태 변화가 없는데, 즉 결정형과 무공을 유지한다. 벌크 Si가 시간 변동 전계로 교번하는 공극률의 층을 형성하는 데 사용되었다면 교번 스택은 필요 없다. 폴리 실리콘과 코어 충전재는 단계 1220에서 원통형 채널 내에 적층되어 교번 층들 중의 하나의 희생 식각(sacrificial etch; 1230) 동안 지지를 제공한다. CVD, ALD, 또는 도금을 사용한 (예를 들어 텅스텐, 코발트, 질화티타늄, 질화탄탈륨 등의) 금속의 후속적 적층이 워드라인들을 구성할 것이다. 단계 1240 동안 CICE 프로세스 이전에 적층된(또는 에피택셜 성장시킨) 재질 스택이 부분적(교번 층들의 한 세트가 금속으로 교체) 또는 전체적으로(제2 세트가 식각 제거되어 저 k 유전층으로 교체) 교체되므로 이 프로세스는 “유전층/게이트 마지막(Dielectric/Gate last)"으로 지칭된다.
표 2는 도 13에 개관된 층 수정의 일부 예들을 기술한다. 한 층이 선택적으로 “식각 제거(etched away)"되는 수정은 게이트 및/또는 유전 박막이 교체(replace)되는 희생(sacrificial) 프로세스 흐름이다. 이는 3D NAND 제조를 위한 TCAT 프로세스와 유사하다. 그 일부 실시예들은 경로 C, D, E, F, G와 함께 도 12에 도시된 프로세스이다. 이러한 프로세스 흐름에서, 교번 층들의 한 세트가 식각 제거되므로 수직 채널이 재질로 충전되어 구조를 지지해야 한다. SiSE 프로세스의 결과로 교번하는 형태를 가지는 교번하는 재질들의 식각된 스택은 희생 층 제거 및/또는 ALD로 후처리되어 식각된 채널 및 슬릿들의 원하는 안정된 구성을 얻는다. 한 실시예에서, 고 종횡비 라인들은 라인들 사이에 리소그래피로 링크들을 생성함으로써 안정되고 나중에 이들을 제거한다. 폴리 실리콘과 코어 충전재 재질이 원통형 채널들 내에 적층되어 교번 층들 중의 하나의 희생 식각 동안 지지를 제공한다. 후속적인 (예를 들어 텅스텐, 코발트, 니켈, 질화탄탈륨, 질화티타늄 등의) 금속의 적층이 워드라인들을 구성할 것이다. 이 프로세스는 CICE 프로세스 이전에 적층된(또는 에피택셜 성장시킨) 재질 스택이 부분적(교번 층들의 한 세트가 금속으로 교체) 또는 전체적으로(제2 세트가 식각 제거되어 저 k 유전층으로 교체) 교체되므로 이 프로세스는 “유전층/게이트 마지막(Dielectric/Gate last)"으로 지칭된다.
| 경로 | SiSE후 초격자층 | 초격자 수정 1 | 초격자 수정2 | 초격자 수정3 | 초격자 수정 4 | 초격자 수정5 |
| B | 유공 Si | 유공 산화물 | - | - | - | - |
| 무공 Si | 무공 Si | |||||
| C | 유공 Si | 유공 산화물 | 유공 산화물 | 유공 산화물 | - | - |
| 무공 Si | 무공 Si | 식각 제거 | 금속 충전 | |||
| D | 유공 Si | 유공 산화물 | 식각 제거 | 금속 충전 | 금속 충전 | 금속 충전 |
| 무공 Si | 무공 Si | 무공 Si | 무공 Si | 식각 제거 | 유전 충전 | |
| E | 유공 Si | 유공 산화물 | 식각 제거 | 식각 제거 | 금속 충잔 | - |
| 무공 Si | 무공 Si | 무공 Si | 산화 Si | 산화 Si | ||
| F | 유공 Si | 식각 제거 | 식각 제거 | 금속 충전 | - | - |
| 무공 Si | 무공 Si | 산화 Si | 산화 Si | |||
| G | 유공 Si | 식각 제거 | 금속 충전 | 금속 충전 | 금속 충전 | - |
| 무공 Si | 무공 Si | 무공 Si | 식각 제거 | 유전 충전 |
도 14-16은 수직 채널 3D NAND 어레이를 생성하기 위해 SiSE로 생성된 유공 및 무공 실리콘 층의 교번하는 층들을 처리하는 프로세스 흐름의 일부를 도시한다. 도 14는 한 교체 단계를 포함하여 도 13으로부터의 경로 C를 나타낸다. 도 15-16은 두 교체 단계들을 포함하는데, 도 15는 경로 D를 나타내고, 도 16은 도 13에 도시된 경로 G를 나타낸다.
도 14에는, 다음을 포함하는 복수의 단계들이 존재한다. 1) 무공 및 유공 Si의 교번하는 층들로 고 종횡비 채널 및 슬릿들을 생성하는 SiSE, 2) 무공 층의 얇은 모서리와 함께 연결 링크들 역시 산화되는 유공 층들의 산화, 3) 폴리머 등의 재질의 적층으로 슬릿들을 차단하고 슬릿 주변의 재질들을 식각 제거하는 리소그래피, 4) ALD 및 CVD를 사용하여 메모리 코어를 형성하는, 예를 들어 산화물-질화물-산화물 층들, 폴리 Si 및 산화물 코어 등의 박막들을 적층, 5) 슬릿들로부터의 재질의 제거 및 채널들을 보호하기 위한 리소그래피. 폴리머 및 산화된 연결 링크 등 슬릿들로부터 재질의 선택적 제거는 산소 플라즈마로 폴리머를 제거하고 원자층 식각으로 산화물 링크들을 제거하는 등 선택적 식각을 사용하여 이뤄지고, 6) TMAH 등의 식각액을 사용하여 산화된 유공 실리콘 층에는 영향 없는 실리콘 층들의 선택적 제거, 7) 화학적 기상 증착(CVD), 원자층 증착(ALD), 스퍼터링(sputtering) 또는 물리적 기상 증착(PVD) 등을 사용하여 도전 재질을 적층하고, 에치백(etch back)으로 도전 선들을 격리시키며, 8) 노출 영역들에 절연 재질로 충전(도면에는 도시 안 됨).
도 15에서, 단계들은 다음을 포함한다. 1) 무공 및 유공 Si의 교번하는 층들로 고 종횡비 채널 및 슬릿들을 생성하는 SiSE, 2) 무공 층의 얇은 모서리와 함께 연결 링크들 역시 산화되는 유공 층들의 산화, 3) 폴리머 등의 재질을 적층하여 슬릿들을 차단하는 리소그래피와 슬릿들 주변의 영역 내의 재질을 식각 제거, 4) 예를 들어 산화물-질화물-산화물 층들, 폴리 Si, 및 산화물 코어 등 메모리 코어를 형성할 박막의 적층, 5) 슬릿들로부터의 재질의 제거 및 채널들을 보호하기 위한 리소그래피. 폴리머 및 산화된 연결 링크 등 슬릿들로부터 재질의 선택적 제거는 산소 플라즈마로 폴리머를 제거하고 원자층 식각으로 산화물 링크들을 제거하는 등 선택적 식각을 사용하여 이뤄지고, 6) HF 등의 식각액을 사용하여 실리콘 층에 영양 없이 산화물 층들의 선택적 제거, 7) ALD를 사용한 산화물 층의 적층, 화학적 기상 증착, 원자층 증착, 스퍼터링 등을 사용한 (예를 들어 W, Co, TiN 등의) 도전 재질의 적층된 도전 재질에 영향 없이 실리콘 층들을 제거, 8) TMAFI 등의 식각액으로 적층된 도전 재질에 영향 없이 실리콘 층들을 제거, 및 9) ALD를 사용하여 산화 실리콘 등의 절연 재질 적층.
도 16에서 단계들은 다음을 포함한다. 1) 무공 및 유공 Si의 교번하는 층들로 고 종횡비 채널 및 슬릿들을 생성하는 SiSE, 2) 폴리머 등의 재질을 적층하여 슬릿들을 차단하는 리소그래피와 슬릿들 주변의 영역 내의 재질을 식각 제거, 3) 예를 들어 산화물-질화물-산화물 층들, 폴리 Si, 및 산화물 코어 등 메모리 코어를 형성할 박막의 적층, 4) 슬릿들로부터의 재질의 제거 및 채널들을 보호하기 위한 리소그래피. 폴리머 및 산화된 연결 링크 등 슬릿들로부터 재질의 선택적 제거는 산소 플라즈마로 폴리머를 제거하고 원자층 식각으로 산화물 링크들을 제거하는 등 선택적 식각을 사용하여 이뤄지고, 5) HF 또는 HF + H2O2 등의 식각액을 사용하여 무공 실리콘 층에 영양 없이 유공 실리콘 층들의 선택적 제거, 6) 화학적 기상 증착(CVD), 원자층 증착(ALD), 스퍼터링 등을 사용한 (예를 들어 W, Co, TiN 등의) 도전 재질의 적층과 후속되는 에치백으로 도전 라인들을 격리, 7) TMAFI 등의 식각액으로 적층된 도전 재질에 영향 없이 실리콘 층들을 제거, 및 8) ALD를 사용하여 산화 실리콘 등의 절연 재질 적층.
도 17은 수직 게이트와 수평 실리콘 채널들을 가지는 3D NAND 아키텍처의 한 실시예를 도시한다. 도 13의 경로 F를 나타내는 도 17에 도시된 바와 같이, 단계들은 다음을 포함한다. 1) 무공 및 유공 Si의 교번하는 층들로 고 종횡비 채널 및 슬릿들을 생성하는 SiSE, 2) 무공 층의 얇은 모서리와 함께 연결 링크들 역시 산화되는 유공 층들의 산화, 3) CVD, ALD 등을 사용하여 예를 들어 산화물-질화물-산화물 층들, 폴리 Si, 및 산화물 코어 등 메모리 코어를 형성할 박막의 적층, 4) 메모리 재질의 후속 식각을 위한 마스크를 생성하는 리소그래피, 5) 원자층 식각, 플라즈마 식각 등을 사용하여 패터닝되지 않은 영역으로부터 메모리 재질의 식각, 6) W, 폴리-Si, Co, TiN 등의 게이트 재질의 적층. 한 대체적 실시예에서는, 게이트 재질이 리소그래피 된 마스크를 제거하여 패터닝하여, 전체 구조 위에 게이트 재질을 적층하고, 리소그래피를 수행하여, 패터닝되지 않은 영역들의 게이트 재질을 제거함으로써 게이트 재질이 패터닝될 수 있다. 7) 플라즈마 또는 화학적 식각을 사용하여 과도한 게이트 재질과 리소그래피 마스크를 제거하고, 및 8) 노출된 영역들을 산화실리콘 등의 절연 재질로 충전(도면에는 도시 안 됨).
비 희생 경로들은 BiCS NAND 제조 프로세스 흐름과 유사하여 경로 B에서와 같이 어느 층의 식각 제거도 포함하지 않는다. SiSE 프로세스의 결과인 교번하는 형태를 가지는 교번하는 재질들의 스택은 (열, 양극 산화 등의) 산화 및/또는 ALD로 후처리되어 식각된 채널 및 슬릿들의 원하는 안정된 구성을 얻는다. 예를 들어, 고농도 p-도핑된 실리콘은 유공이 되는데, 이 공극률은 식각액 농도, 전계, 및 실리콘 층의 도핑에 기반하여 제어될 수 있다. 저농도 도핑된 실리콘은 식각 후 형태가 변경되지 않는다. 그러면 유공 실리콘은 무공 Si보다 훨씬 빠른 속도로 산화될 수 있다. 이어서 도펀트를 산화 유공 실리콘(OPS)으로부터 이송시키고 더 많은 도펀트 가스를 흐르게 하는 열 단계는 저농도 실리콘을 수직 채널(Vertical Channel) 계획의 워드라인으로 수정할 것이다. 선택적인 짧은 이방성 산화물 식각과 후속되는 금속의 ALD는 이 워드라인들이 식각된 채널 양측에서 연속되도록 하고, 어닐링은 저 저항 규화물 WL들을 형성할 것이다. 이 프로세스는 SiSE 프로세스에 앞서 적층(또는 에피택셜 성장)된 재질 스택이 최종 식각 및 열처리된 스택에 있으므로 “유전층/게이트 처음(Dielectric/Gate first)”으로 지칭된다.
표 2(유공 Si/무공 Si)에서 시작하여 여러 실시예들에 사용되는 초격자는 경로 I 또는 경로 II로 제조될 수 있음에 유의 바란다. 또한 계단 식각을 포함하여 설명되는 경로 A는 어느 경로의 프로세스 흐름에도 추가될 수 있다. 초격자의 다른 실시예들은 다른 공극률 및/또는 Ge, SixGe1-x, GaN, InP, GaAs, InAs, GaP, InGaS, InGaP, SiC 등의 다른 재질들을 가지는 교번 층들을 포함할 수 있다. 초격자의 모든 층들은 여전히 다른 산화, 화학적 식각 등의 처리 속도를 가지는 교번 층들에도 역시 무공이 될 수 있다. 한 예는 TMAH 또는 KOH 등의 염기성 식각액이 전기 바이어스 밑의 p-형 Si만을 식각하는 p-도핑된 Si/n-도핑된 Si이다. 경로 B는 또한 결정형 수편 실리콘 채널들을 가지는 수직 게이트 기반 3D NAND 플래시 아키텍처의 구성에도 사용될 수 있다.
CICE 프로세스의 여러 실시예들은 식각이 진전되면 기판 내부로 가라앉아(sink into) 패터닝되지 않은 영역을 고 종횡비 특징부로 남기는 패터닝된 촉매를 사용한다. 촉매 망은 한 리소그래피 단계에서 채널과 워드라인 슬릿(트렌치) 양자를 식각하고, CICE 프로세스가 이 특징부들을 동시에 식각하도록 패터닝될 수 있다. 촉매 망의 일부 실시예들이 도 18a-18c에 도시되어 있다. 촉매 망의 유랑을 방지하고 식각 용액, 전계들의 신뢰성 높은 이송을 위해 천장 및/또는 링크된 연속 패턴들이 사용될 수 있다. 결과적인 고 종횡비 특징부는 (에탄올, 이소프로필알코올 등의) 표면장력 구배 화학물질들과, 초임계 건조, 및 리소그래피로 연결된 특징부 등의 완화 기법들을 사용하여 붕괴가 방지될 수 있다. 이 두 제약조건들은 특징부들이 링크로 연결되는 패터닝을 사용하거나, 제어된 적층을 사용함으로써 충족될 수 있어, CICE 프로세스 후 고 종횡비의 링크된 구조를 원하는 3D NAND 구성으로 변환시킬 수 있다.
SiSE를 위한 촉매 패턴의 구성은 복수의 리소그래피 및 식각 단계들을 요구한다. 수직 채널(Vertical Channel; VC)과 수직 게이트(Vertical Gate; VG) 아키텍처 양자의 3D NAND 어레이를 위한 여러 가지 배치 계획에 대해 임계 치수 및 오버레이 요건들이 도 18a-18c에 도시되어 있다. 도 18a-18c는 식각된 특징부를 보인다. 도 18a-18c에 도시된 바와 같이, “a”는 메모리 채널들의 블록의 폭을 표기하고, “b"는 리소그래피 된 링크들의 폭을 표기하며, ”c"는 폭 a인 블록들 간의 거리이고, “d"는 원형 채널의 직경을 나타내며, ”e"는 횡방향에서 구멍들 간의 피치(pitch), "f"는 육각형으로 배치된 구멍들의 최단 피치이고, 그리고 “g"는 폭 a의 블록과 원형 채널 간의 거리이다. 폭 ”b"를 가지는 가는 연결선들이 리소그래피 링크(lithographic link)들로 지칭되며, 이들은 고립된 반도체 특징부들을 연결하여 후속적으로 식각될 상호 연결된 고 종횡비 다중층 반도체 구조의 안정성을 향상시킨다. 촉매 망의 의도된 설계는 3D NAND 플래시 어레이의 배치에 좌우되고, 식각된 구조를 안정화시키는 리소그래피 링크들을 포함하며, 선택적으로 식각액의 확산을 향상시키고 촉매 특징부의 유랑을 방지한다.
도 18a-18c는 3D NAND 어레이의 실시예를 위한 배치와 치수를 보인다. 두 세트의 치수가 다음에 설명되는데: 하나는 리소그래피 제약조건들로 제한되는 공격적인 확장(aggressive scaling)인데, 다른 하나는 VC 기반 장치의 최소 채널 직경을 50nm으로 가정한다. 리소그래피 패턴이 주로 라인들 및 공간(lines and spaces; L/S)를 요구하고 구멍 또는 필라들을 요구하지 않으며 L/S가 복수의 패터닝으로 더 작게 제작될 수 있으므로 VG 기반 장치가 더 공격적인 확장 가능성을 가진다.
도 18의 특징부들의 치수들에 대한 일부 실시예들은: 도 18a는 블록 당 엇갈린(staggered) 구멍들의 두 줄을 가지는 VC 3D NAND 구성을 보인다. (X-방향에서) 20nm의 반 피치(half pitch)와 Y-방향으로 도트 25nm, 블록 35nm에 대해, a=60nm, b=10nm, c=10nm, d=25nm, e=40nm, f=35nm and g=10nm이다. (X-방향에서) 35nm의 반 피치와 Y-방향으로 도트 42nm, 블록 85nm에 대해, a=1 10nm, b=1 Onm, c=20nm, d=50nm, e=70nm, f=60nm and g=1 Onm이다. 도 18b는 블록 당 엇갈린(staggered) 구멍들의 네 줄을 가지는 VC 3D NAND 구성을 보인다. (X-방향에서) 20nm의 반 피치와 Y-방향으로 도트 25nm, 블록 65nm에 대해, a=120nm, b=10nm, c=10nm, d=25nm, e=40nm, f=35nm and g=10nm이다. (X-방향에서) 35nm의 반 피치와 Y-방향으로 도트 42nm, 블록 120nm에 대해, a=220nm, b=10nm, c=20nm, d=50nm, e=70nm, f=60nm and g=10nm이다. 도 18c는 수직 게이트 3D NAND 구조를 보이는데, 여기서 폭 “a"를 가지는 라인들이 실리콘 채널 치수를 표기하며, 한 실시예에서 a=20nm, b=10nm and c=20nm이다.
도 18에 기재된 치수의 예들은 리소그래피와 메모리 어레이에 필요한 전기적 특성들에 제한된다. VC 3D NAND 채널 구멍은 예를 들어 산화물-질화물-산화물(ONO) 및 폴리 실리콘 채널 재질로 충전되어야 한다. 문자열 독출 전류(string read current)와 허용 전계 강화(tolerable field enhancement)로 제한되는 최소 폴리-Si 채널 직경은 약 20nm이다. 장치 성능과 신뢰성으로 제한되는 최소 ONO 두께는 약 15nm이다. 이에 따라 최소 구멍 직경은 약 50nm이다. 어떤 프로세스 흐름들에 대해, 산화 단계는 SiSE 후에 유공 실리콘 산화물과 무공 실리콘 산화물의 교번 층들을 생성하도록 수행된다. 이 산화 단계는 또한 모서리의 무공 실리콘의 (5nm 미만(<)의) 얇은 층 역시 산화시킬 수 있다. 이 얇은 층은 메모리 층으로 보유되거나 제거될 수 있다. 만일 제거된다면, 예를 들어 산화 및 후속 제거로 5nm가 변화되는 산화물 치수 변화의 두 배로 변경되는 패턴의 유효치수는, 채널의 직경이 10nm 증가하고, 워드라인의 폭은 10nm 만큼 감소하며, 라인들 간의 간격의 폭이 10nm 증가할 것이다. 이와 같이 초기 치수가 최종 원하는 파라미터들에 기반하여 이에 따라 조정된다.
전자빔 리소그래피가 10nm 미만의 특징부를 기입(write)할 수 있지만 큰 오버레이를 겪는 반면, 사진식각법은 오버레이는 우수하지만 낮은 해상도를 가져, 심지어 더 작은 연결부들을 가지는 30nm 미만의 특징부를 구조적으로 안정되게 제조하는 것은 극히 어렵다. 일부 실시예들은 박막들의 패터닝에 사진식각법과 임프린트 리소그래피를 사용할 수 있다.
도 18a-18c에 도시된 3D NAND 특징부 설계들은 복수의 패터닝들을 수반하는 사진식각법, 임프린트 리소그래피, 전자빔 리소그래피, 유도 자가 조립(directed self-assembly), 레이저 간섭 리소그래피 등의 리소그래피 기법을 사용하여 패터닝할 수 있다. 이 다양한 리소그래피 기법에 대한 마스크의 제작 프로세스를 이하에 설명한다.
임프린트 리소그래피로 패터닝(Patterning with Imprint Lithography)
도 19d는 유랑을 방지하고 확산을 개선하는 링크 구조를 가지는 촉매 설계를 도시한다. 한 실시예에서 링크 패턴의 폭은 10nm, 피치는 25nm이며, 라인들은 규칙적 배열이 아니다. 이러한 패턴들을 제조하기 위해 전자빔 리소그래피를 사용하여 격자 패턴(grid pattern)이 구성되었다. 다음 격자 패턴의 요소들은 전자빔 리소그래피를 사용하여 링크 구조를 패터닝한 뒤, 격자의 선택된 영역들을 식각 제거하는 패터닝으로 제거된다. 이어서 결과된 패턴은 임프린트 리소그래피를 위한 마스터 템플릿(master template)을 형성하기 위해 템플릿 기판으로 식각된다.
임프린트 리소그래피는 높은 해상도와 조밀한(tight) 피치를 가지는 비주기적이고 불규칙적인 패턴들을 패터닝하는 데 사용될 수 있다. 임프린트 리소그래피를 위해, 템플릿이 도 18a-18c에 도시된 촉매 패턴들을 인쇄하도록 제작될 수 있다. 템플릿의 제작은 도 19a-19c에 도시되어 있다. 도 19a 및 19b에 도시된 마스터 템플릿(1910, 1920)은 전자빔 리소그래피를 사용하여 제작될 수 있다. 한 실시예에서, 도 19a의 특징부는 서로에 대해 직교하는 두 세트의 L/S를 사용하여 100nm의 피치로 20nm X 20nm의 블록들을 생성하였고, 도 19b의 특징부는 40nm 피치와, 80nm 피치에서 20nm 라인들로 20nm 직경의 구멍들을 사용하여 제작되었다.
도 19c에 도시된 최종적인 마스터 템플릿(1930)은 도 19a에 도시된 마스터 템플릿(1910)으로 임프린트(imprint)하여 구성될 수 있는데, 임프린트된 특징부가 식각되어 경질 마스크(hard mask)가 되고, 이어서 도 19b에 도시된 마스터 템플릿(1920)이 마스터 템플릿(19a)로 임프린트된 특징부와 정렬된 다음 패터닝될 수 있다. 여러 실시예들에 따라, 리소그래피 분야에서 템플릿 정렬은 도 19b에 도시된 템플릿(1920)이 한 부분영역(subfield)에서 다음 부분영역으로 변동하는 크기와 방향으로 의도적으로 편이(offset)되는 정렬 방법을 사용할 수 있다. 임프린트 후, 이상적 정렬 요건을 가진 부분 영역이 선택되어 반복 인쇄(step-and-repeat) 방법으로 도 19c에 도시된 최종 마스터 템플릿(1930)을 생성하는 데 사용될 수 있다. 오버레이 정렬 조건에 기반하여, 도 19c에 도시된 최종 마스터 템플릿(1930)은 또한 사진식각법으로도 제작될 수 있다. 이 경우, 도 19b에 도시된 제2 템플릿(1920)이 사진식각 해상도를 고려하여 더 큰 치수를 가지는 사진식각 마스크이다. 이 더 큰 치수는 플라즈마 식각 기법을 사용하여 축소될 수 있다. 도 19d는 라인들이 임프린트 리소그래피(그 마스크는 전자빔 리소그래피로 제작)로 제작되고, 도트들이 정렬되어 임프린트 또는 사진식각법을 사용하여 인쇄되거나 그 역인 리소그래피로 제작된 링크 패턴(lithographically linked pattern)이다.
다른 실시예에서, 도 19d와 같은 패턴들의 제작은 사진식각법들과 목수의 패터닝을 사용하여 이뤄진다. 그러면 격자의 요소들이 선택된 영역들의 패터닝 및 구멍 축소와 그리드 라인들을 식각 제거함으로써 링크 패턴(linked pattern)을 생성한다. 구멍들의 패터닝은 사진식각법의 최소 피치의 제한에 기인하여 복수의 당계들을 요구할 수 있다.
침지(immersion)을 가지는 193nm 파장의 사진식각법의 현재의 형태는 3중층(trilayer) 레지스트(resist)들을 사용하며 라인과 공간들에 대해 38nm 이하(~)로 제한된다. 자기정렬 2중(SADP)/4중(SADQ)(self-aligned double/quad) 패터닝과 적층-식각-적층-식각(Litho-Etch-Litho-Etch; LELE) 등의 방법들은 더 작은 치수와 더 조밀한 피치로 갈 것이 요구된다. 이는 복수의 적층과 식각 단계들을 요구하고, 본질적으로 주기적인 패턴들에 적합하다. 그러나 원에 대한 최소 해상도와 피치가 더 크다. 원들이 없는 VG 3D NAND 아키텍처에 대해, 트림(trim; 다듬질) 식각을 수반하는 사진식각법이 서로 직교하는 라인과 공간들을 생성하는 데 사용될 수 있다. VC 3D NAND에 대한 패턴을 제작하는 프로세스가 더 관여된다.
도 20a-20j는 사진식각법을 사용하여 이러한 패턴들을 구성하는 방법을 보인다. 도면에서 사진식각 프로세스 후에 노출된 영역(실리콘)들이 이제 촉매 재질로 덮이도록 촉매가 적층된다. 패터닝된 특징부 상에 적층된 촉매는 선택적으로 리프트오프 될(lifted off) 수 있다. 다른 실시예는 촉매 박막 상에 사진식각법이 수행된 다음 노출 영역들의 촉매가 식각 제거되는 경우에 사용될 수 있다. 이 경우 패턴은 도 18에 도시된 것의 역상(inverse)이다.
도 20a-20e는 리소그래피 단계들의 단면도(위)와 평면도(아래)를 도시한다. 도 20f-20j는 평면도만을 도시한다. 도 20a에서, 리소그래피 링크는 제1 경질 마스크에 의해 질화실리콘(청색) 상에 폴리실리콘(분홍)이 피치 80nm(y 방향) 및 40nm(x 방향)로 패터닝된 측변 40nm의 정사각형들을 사용한다. 도 20b에서, 트림 식각이 수행되어 측변 10nm의 정사각형들이 얻어진다. 도 20c에서, 특징부들이 유리 위의 스핀(spin)으로 평탄화되고 40nm 폭, 80nm 피치의 라인들이 정렬되어 패터닝된다. 도 20d에서, 스페이서(spacer) 재질이 적층되어 라인 폭이 70nm로 확대된다. 도 20e에서, 라인과 정사각형들이 질화실리콘 등으로 식각되어 경질 마스크가 된다. 도 20f에서, LELE가 수행되는데: 80nm 피치(x 방향), 80nm 피치(y 방향)로 50nm 구멍들을 정렬 및 패터닝하고; 직경이 25nm로 축소되도록 트림 식각하고 밑의 질화실리콘까지 식각해 들어간다. 도 20g, 20h, 및 20i에서, 단계 20f가 정렬을 이동(shift)시키며 반복된다. 도 20j에서, 촉매 물질이 적층될 수 있다.
밀도 증식(density multiplication)이 사진식각법의 복수의 LELE 단계들 대신에 유도 자가 조립(directed self-assembly)을 사용하여 사용될 수 있다. 도 21은 자가 조립과 리소그래피를 사용하여 거의 연결된 촉매 특징부를 가지는 촉매 패턴을 구성하는 프로세스 흐름을 도시한다. 도 21a에서, 도트들이 사진식각법을 사용하여 패터닝된다. 도 21b에서, 이 도트들이 유도 자가 조립을 사용하여 밀도를 증식시키는 차단(block) 코폴리머(copolymer)를 유도하는 데 사용된다. 그러면 라이들은 3D NAND 플래시 촉매 설계에 따른 영역들을 차단하도록 패터닝된다(도 21c). 후속 식각은 라인들로 차단되지 않은 도트들을 질화실리콘 또는 카본 등의 경질 마스크에 전사(transfer)시킨다(도 21d). 다른 리소그래피 단계가 라인들을 패터닝하도록 수행되어(도 21e) 경질 마스크가 되도록 식각된다(도 21f). 다음 레지스트가 제거되어 경질 마스크 내의 최종 특징부를 드러나게 한다(도 21g). 도 21h에서, 촉매 재질이 적층된다. 이 프로세스가 리소그래피 링크들을 도시하지 않았지만, 이들은 도 20과 유사한 프로세스 흐름에 포함되도록 할 수 있다. 또한 자가 조립에 의한 패터닝은 임프린트 리소그래피의 템플릿의 제작에도 마찬가지로 사용될 수 있다.
3D NAND 플래시 설계에 대해, 원형 채널과 사각형 슬릿의 식각은 측벽들을 정밀하게 제어하는 플라즈마 식각으로도 동시에 신뢰성 높게 달성할 수 없다. 마찬가지로, 연결 링크들을 가지는 특징부에 대해, 필라들 간의 10nm 미만의 연결들은 고 종횡비에 걸쳐 유지될 수 없다. 고도로 제어된 나노패턴들을 이방성으로 식각하는 데 반도체 산업에서 사용되는 건식(dry) 플라즈마 식각 프로세스는 값비싼 진공 설비를 요구하며 (50:1 보다 큰) 고 종횡비를 패터닝할 때는 단면 형상을 유지할 수 없다. 이는 종횡비 의존 식각(Aspect Ratio Dependent Etching; ARDE)과 식각 테이퍼 등의 식각 문제를 겪는다.
반면, SiSE는 요구되는 패턴을 이방성으로 식각할 뿐 아니라 해상도의 손실 없이 초격자를 생성할 수 있다. 그러나 SiSE를 상용화에 성공한 기법으로 만들기 위해서는 해결해야 할 여러 가지 과제들이 있다. 이 섹션은 이러한 과제들과, 반도체 재질의 고 종횡비 나노구조 스택들의 웨이퍼 규모의 식각을 달성하는 해법을 기술한다.
이 새로운 제조 방법에 사용될 수 있는 여러 프로세스들의 단계적 설명이 규정된다. 우수한 최종 장치의 전기적 성능, 중간 단계들의 기계적 안정성, 및 원가와 스루풋에 대해 각 단계에서 최적화될 필요가 있는 파라미터들 역시 이하의 섹션들에 열거되어 있다.
전통적 3D NAND 프로세스들은 식각되고 W 등의 도전 물질로 선택적 교체되어 3D NAND 셀들의 워드라인과 유전층들을 형성할 교번하는 도전 및 절연 라인들의 스택들을 얻는 SiO/SiN 또는 SiO/폴리-Si의 교번하는 층들을 사용한다. 여러 실시예들에서, 반도체 재질의 교번하는 층들이 SiO/SiN 또는 SiO/폴리-Si 대신에 사용될 수 있다. SiSE가 반도체 재질을 식각하면서 동시에 도핑 농도와 도펀트 종류 등의 적용 가능한(tailorable) 재질 특성에 의존하여 그 형태를 변경할 수 있으므로, 교번 층들은 최종 도전 및 절연 라인들을 얻기 위해 선택적 제거 또는 산화를 보장하도록 설계된다.
이는 SiSE를 위해 벌크 실리콘 기판이 사용되고 교번 층 적층을 고려할 필요 없는 경로 I(예를 들어 도 13 참조)에 대해서는 문제가 되지 않는다.
상업적 입수 가능성(availability), 원가, 스루풋, 성장 속도(growth rate), 열 추산(thermal budget), 층들의 수, 층들의 두께, 식각 전후의 층들의 유동성(mobility)과 저항, 결정 식각(employability)의 채용 가능성에 의존하여 교번 층 또는 “초격자(superlattice)"의 적층을 채택한다. 예를 들어, 폴리-Si 층은 결정입계(grain boundary) 문제를 극복하고 식각된 라인들의 우수한 도전성을 얻기 위해 에피택셜 실리콘보다 더 큰 두께를 요구한다. 폴리-Si 층들은 또한 폴리-Si에서의 도펀트 확산이 결정 Si보다 크므로 층들 간에 걸친 도펀트의 확산을 억제하기 위해 교번적으로 도핑된 층들 사이에 얇은 확산 차단 층을 요구할 수 있다. 에피택셜 실리콘의 경우, 계단 접점들을 생성하기 위한 경사 식각(taper etch)이 KOFI, TMAH, 및 EDP 등의 염기성 식각액을 사용하여 결정 층에도 수행될 수 있다.
현대의 (반도체) 제조에서의 실리콘의 에피택셜(epi) 성장은 이를 통해 얇은 고체 박막이 화학 반응에 의해 기상으로부터 합성될 수 있는 화학적 기상 증착(Chemical Vapor Deposition; CVD)에 기반한다. 실리콘의 1000℃ 이상의 고온 epi 성장은 높은 스루풋과, 현장(in-situ) 도핑을 제공하고 오염을 방지하는 반면, 분자선 에피택시(Molecular Beam Epitaxy; MBE)는 도핑 프로파일에 급격한 단계들을 가능하게 하지만 매우 늦은 성장 속도를 가진다. 약 650-850℃에서의 CVD를 사용하는 저온 에피택시는 표 1에 기재된 실리콘 초격자의 성장에 타협안을 제공한다. 온도, 압력, 가스 흐름 속도, 기판 준비, 표면 처리 및 산화 방지는 epi 초격자 품질을 결정하는 주된 파라미터들이다. B2H6 또는 PH3 등 도핑에 사용되는 가스의 분압(partial pressure)이 epi 층의 도핑 농도를 결정한다. 성장 동안 낮은 전체 압력을 가지면 이전 층의 가스로부터의 오염이 감소되어 더 우수한 접합(junction)들이 가능해질 것이다. 이 모든 파라미터들이 epi 성장에 결정적인 역할을 하지만, 후술할 바와 같이 이들이 다음 프로세스 단계들의 결과가 무엇이 될지 결정하므로 온도, 도펀트 농도 및 epi 층 두께가 가장 중요하다.
* 온도: epi 성장의 온도는 여러 가지 요인에 좌우된다. epi 박막의 결정도(crystallinity)는 500℃ 이상의(onwards) 범위에서 달성될 수 있다. 저온에서는 도펀트의 확산이 저하되어 일부 실시예들은 급격한 프로파일을 얻을 수 있지만, 성장 속도가 늦다. 도펀트 종류와 실리콘 내에서의 확산성(diffusivity)에 따라, 일부 실시예들은 고농도 도핑/저농도 도핑 경계면에 걸친 확산성을 연산할 수 있다.
* 도펀트 농도: 전계효과(electric field effect), 농도 값 및 (농도) 구배들에 대해 적절히 수정한 픽의 법칙(Fick's Laws)의 시뮬레이션이 각 교번 층에 대한 어떤 도핑 재질과 농도가 요구되는 최종 확산 프로파일을 얻을 수 있을지 결정하는 데 사용된다. 이는 epi 성장 동안의 반응 챔버의 온도, 후속 단계들에 요구되는 열 추산, 층들에 걸친 농도 구배, 및 어떤 결함의 존재에 좌우된다. 실리콘 내의 공통(common) 도펀트의 확산 계수는 온도에 지수적으로 의존한다(D = D0.exp(-Ea/kT)). 저속 확산체(As 및 Sb)가 고속 확산체(P, B, 및 In)보다 선호되며, 도펀트 선택은 또한 실리콘 내의 고용도(solid solubility)에도 좌우된다.
* 층 두께: 최종 워드라인들의 폭에 따라, 도전층의 두께는 저항을 최소화하도록 조정되어야 하는 반면, 유전층의 두께는 기생용량(parasitic capacitance)을 저감시키고 저항을 최대로 하도록 조정되어야 한다. 워드라인 층들이 다결정 실리콘으로 구성되었다면 결정입계에 기인하는 저항의 증가도 고려해야 한다.
한 층이 1E18 농도의 붕소를 가지는 반면 다른 층이 1E15의 붕소 농도를 가지는 P++/) 초격자의 예를 고려해보자. 초청정 환경에서 650℃ 온도와 10Pa 압력의 혼합물의 에피택셜 성장에 대해, 적층 속도는 ~100nm/min이 될 수 있다. 이 온도에서 B에 대한 확산 상수는 7.7E-20 cm2/s이다. 확산 프로파일을 결절하기 위해, 일부 실시예들은 각 층의 두께와 웨이퍼가 챔버 내에 있는 시간의 양. 즉 성장시킬 필요가 있는 층들의 수를 알 필요가 있다. 1E18의 붕소 농도에서 워드라인의 저항은 0.04 ohm-cm이다. 이는 금속을 포함하여 규화물을 형성하거나 후속되는 SiSE 프로세스 후에 산화된 유공 층으로부터 모든 도펀트를 결정 실리콘 층으로 이송시키면 더 저하될 수 있다. 100nm의 층 두께에 대해 전체 256층들의 성장 시간은 ~5시간이다. 그러면 최대 확산은 제1층 성장에서 발생되고, 확산 길이는 Xj=2*sqrt(Dt)로 주어진다. 이는 0.8nm의 최대 확산 길이를 제공한다. 이와 같이 650℃에서 확산성은 매우 낮으므로, 확산 길이에 대한 온도의 영향(impact)은 최소이다. 다단계의 농도 구배와 전계 등의 다른 인자들은 시뮬레이션을 사용하여 감안할 수 있다. 10nm/min 등의 늦은 적층은 원가 관점에서는 받아들일 수 없다. 1000℃에서, 적층 속도는 10 미크론/분(microns/min)이어서 256 층들은 3분 미만에 적층될 수 있다.
그러나 이 온도에서 붕소의 확산 속도는 1.39E-14 cm2/s이고 확산 길이는 31nm이다. 두 파라미터들 간의 타협을 달성하기 위해, 일부 실시예들은 1미크론/분의 적층 속도가 달성될 수 있는 약 800℃의 온도를 선택했다. 이는 256 층을 적층하는 프로세스가 ~30분이 걸리게 하고, 100층은 약 10분이 걸린다. 그러면 B의 확산 길이는 최하단 층(최악의 시나리오)에서 256층에 대해 ~6nm이고, 100층에 대해 3nm이다. 100nm 두께의 층들에 5nm 미만의 접합을 가지면 충분할 것이다. 그러나 위 접합 길이(junction length)는 농도가 1/e만큼 변화되는 경계면으로부터의 거리를 표기한다. 이는 신뢰성 높은 프로세스를 수행하기에는 충분하지 않다. 이에 따라 SiSE 프로세스는 거기서의 무공(solid)으로부터 유공으로의 형태 변화가 날카로울 것을 보장하도록 도펀트 농도를 조정하는데, 이는 식각액 농도를 조정함으로써 이뤄질 수 있다.
유공 층들의 공극(pore)들을 밀봉하도록 일부 실시예들에서 플라즈마 강화(enhanced) ALD가 사용될 수 있다. Si02의 ALD는 SiSE를 사용하여 식각된 구멍과 슬릿들을 채우는 데 사용될 수 있다. 그러면 기판은 리소그래피와 플라즈마 식각을 포함하는 다음 프로세스 단계들이 가능해지도록 평탄화된다. 여러 실시예들에 따라, 채널들을 개방(open up)하고 슬릿 내의 박막의 적층을 방지하기 위해 리소그래피가 수행될 수 있다. 이어서 (산화물-질화물-산화물 등의) 메모리 층들과, 폴리 Si 채널 및 코어 충전 재질들이 이 채널(수직 구멍)들에 적층될 수 있다.
에피택셜로 성장시킨 실리콘의 결정 층에 대해, KOH 및 TMAH 등의 염기성 식각액이 <100> 결정면을 이방성 식각하는 데 사용될 수 있다. 이는 수직 채널 구조의 각 워드라인 층에 접점을 생성하도록 계단 식각을 하는 데 요구되는 식각 및 리소그래피 단계들의 수를 저감시킬 수 있을 것이다. 이 염기성 습식 식각은 CICE 전후의 성장된(as-grown) 에피택셜 재질 스택에 수행될 수 있다. 교번 층들 중의 하나가 고농도 p-도핑되었다면 KOFI 대신 TMAH가 결정면을 따른 식각 속도와 다른 도펀트 농도로 사용될 수 있을 것이다.
도 22는 본 발명의 하나 이상의 실시예들에 따른 3D NAND 계단 식각의 한 예를 도시한다. 도핑된/도핑 안 된 Si의 에피택셜 성장 후, 염기성 식각액을 사용하여 테이퍼 식각(taper etch)이 수행되어 워드라인들을 위한 점점 영역들을 생성한다. 접점 영역들을 위한 투사 길이(length of the projection)는 절연층의 두께에 좌우된다. 이 프로세스의 다른 실시예는 CICE를 사용하지 않고 개별 층들의 도핑에 기반하여 다른 공극률을 가지는 실리콘의 교번하는 층들을 생성하는 전기화학적 식각의 사용을 포함한다. 그러면 이 스택은 플라즈마 식각으로 식각되고, 계단을 형성할 전기화학적 식각에 앞서 경사 식각(angled etch)이 수행된다.
도 23은 도 22와 유사한, 주된 차이는 테이퍼 식각이 교번하는 반도체 층들 대신 벌크 Si 상에 수행되는 것이다. 그러면 SiSE가 테이퍼 식각된 벌크 Si 상에 수행된 다음, 3D NAND 플래시 제조 단계들 후에 선택적 플라즈마 식각이 수행되어 도전 라인들 상에 접점 영역들을 드러낸다.
경로 I에 대해, 벌크 실리콘이 식각되는 반면, 경로 II에 대해서는 실리콘의 에피택셜 성장된 결정 층들이 식각된다. KOFI, EDP 및 TMAH 등의 결정(crystallographic) 식각액들이 테이퍼를 생성하는 데 사용될 수 있다. 예를 들어 60℃에서 30% KOH 또는 10% TMAH이다.
일부 실시예들은 벌크 실리콘 상에 염기성 식각액으로 계단 식각을 하거나 경사 플라즈마 식각을 사용하여 워드라인들을 위한 접점 영역들을 생성한다. 결정 식각이 54.74°의 테이퍼를 생성하므로 접점 패드를 위한 투사 길이는 절연층의 두께에 좌우된다. 이는 수직 채널 구조 내의 각 워드라인 층에 접점을 생성하는 계단 식각에 요구되는 식각과 리소그래피 단계들의 수르 저감시킬 것이다. 그러나 테이퍼가 계단을 위한 수직 측벽들을 생성하지 않아, 이는 워드라인들에 금속 접점을 설치하는 신뢰성에 영향을 미칠 수 있다. 이는 계단 변위(stair-stepping) 특징부가 소모하는 면적에 따라 유전층의 두께 또는 워드라인들의 폭을 증가시킴으로써 교정될 수 있다. 이와는 달리, 페러데이 상자(faraday cage)를 가지는 경사 플라즈마 식각 역시 테이퍼를 생성하는 데 사용될 수 있다.
SiSE가 진행됨에 따라, 촉매 망이 반도체 재질 스택을 식각하여 3D NAND 채널 및 워드라인들을 분리하는 구멍 및 슬릿들을 가지는 고 종횡비 특징부를 드러낸다. SiSE는 식각 저지층(etch stop layer), 시한 식각(timed etch), 또는 전계 파라미터들의 감시 및 제어를 사용하여 정지될 수 있다. 프로세스 동안의 식각액 조성과 함께 전자 구멍(electronic hole) 생성은 그 재질과 도핑 농도에 기반하여 다른 형태의 교번하는 박막들로 결과된다. SiSE 후, 층들 중의 하나는 선택적으로 제거되거나 수정(예를 들어)되어 3D NAND 층들을 구성한다. 유공 실리콘의 산화 동안의 용적 변화는 유공 실리콘 층 내이 공극률과 공극들이 밀도를 제어하여 억제함으로써 구조상의 기계적 응력을 저감시킨다. 유공 층의 산화 속도는 단일한 결정 실리콘보다 훨씬 커서, 선택성을 증가시키도록 저온에서 수행될 수 있다. 예를 들어 700℃에서, (1 미크론보다 얇은 개별 층들에 대한) 유공 실리콘 층의 표면과 벌크는 3분 내에 산화되는 반면, 결정 실리콘의 표면의 단지 3nm만이 건조 O2 내에서 산화된다.
유공 실리콘 층과 결정 실리콘 층 간의 산화 속도의 차이와 유공 산화물 및 실리콘 또는 유공 실리콘과 결정 실리콘 간의 식각 속도 차이는 매우 클 것이다, 이는 언더컷(undercut)이 존재하지 않으며 SiSE 프로세스로 제조할 수 있는 메모리 층들의 수의 증가를 보장한다. 표 3은 여러 가지 초격자 수정을 위해 초격자로부터 한 층을 선택적으로 제거하여 절연 및 도전 박막들이 교번하는 층을 가지는 3D NAND 플래시 어레이를 얻는 데 사용될 수 있는 식각액들을 열거한다. 적용 가능한 경우, 계면활성제와 다른 그런 화학물질들이 식각액에 첨가되어 모든 결정 방향들에 대해 층 B에 대한 층 A의 식각 선택성을 향상시킨다. 식각액들은 액상 또는 기상일 수 있다.
| 층 A/층 B | 층 A를 선택적으로 제거하는 식각액들 |
| 유공 Si/무공 Si | 희석된 수산화물 용액(KOH, NH4OH, NaOH, TMAH 등), 포토레지스트 현상액, 에틸렌 디아민 피로카테콜(EDP), HF, 완충 HF, HF + 산화제(H2O2, 용해 산소, DMSO, KMnO4, K2S2O8), HF + 조명, HF + 알코올, NH4F 등 |
| 유공 산화물/무공 Si | HF, 완충 HF, 기상 HF |
| 무공 Si/유공 산화물 | 희석된 수산화물 용액(TMAH, KOH), EDP |
| 무공 Si/텅스텐 | Si 등방성 식각액(126파트 HNO3 : 60파트 H2O : 5파트 NH4F). KOH, TMAH |
| SiGe/Si | HCl |
| Ge/Si | H2O2 |
표 4는 교번 층들 중의 하나의 선택적 제거 또는 산화로 최종 금속 라인들과 유전층들을 얻는 것을 보장하는 데 요구되는 프로세스 단계들을 가지는 반도체 교번 다중층들의 여러 가지 조합들의 예를 기재한다. 실리콘의 주개(Donor)와 받개(Acceptor) 도핑은 p- 및 n-Si로 표기되고, “++”는 도핑 농도를 표기한다. 예를 들어 p++ Si는 붕소 농도 1e18 cm-3 이상으로 고농도 도핑된 실리콘을 의미한다. 도핑 변동에 대한 높은 정도의 제어를 위해(예를 들어 ABCABC 등) 2보다 많은 교번 층들이 사용될 수 있다.이것의 실시예는 도핑된 Si 층들 사이의 원자적으로 얇은 Ge의 층을 사용하여 에피택셜 성장 동안 도펀트의 이주를 방지하는 것이다. 층들이 결정 형태를 얻기 위해 에피택셜 성장되었다면 계단 식각 역시 KOH, TMAH 및 EDP 등의 염기성 식각액을 사용하여 미크론 범위에 걸쳐 <100> 평면을 선택적으로 식각하도록 수행될 수 있다. 이 교번 스택 식각의 주된 특징은 다른 층들(2층 스택에서는 층 A 대 층 B) 간의 식각 또는 산화 속도에 큰 차이를 얻고, 이 차이를 사용하여 스택을 수정하여 궁극적으로 절연/도전 라인들을 얻는 것이다.
| 프로세스 | 초기 층들 | 선택성 | 층 수정 | 최종 층들 | |
| 희생(TCAT 프로세스와 유사) | Si | Ge | 예를 들어 과산화물로 Ge를 선택적 식각 | 잔류 층의 산화 | 유전 및 도전층(예를 들어 유공 SiO2와 W) |
| n-Si | p-Si | 전기 바이어스를 가지는 염기성 식각액은 p-Si만을 식각 | |||
| p++ Si | p-Si | MACE 식각액 비율 조정으로 1층이 유공이 되고, 희석된 알칼리 용액은 유공 층만 식각; 이와 달리 유공 실리콘의 산화 후 Si만을 염기성 식각 | |||
| n++ Si | n-Si | ||||
| n++ Si | p-Si | ||||
| p++ Si | n-Si | ||||
| 비희생(BiCs 프로세스와 유사) | p++ Si | p-Si | MACE 식각액 비율 조정으로 1층이 유공이 됨 | 유공 층의 산화, 유공 산화물로부터 도펀트 확산을 얻으려 어닐링 및 도핑 | 유전 및 도전층(예를 들어 유공 SiO2와 고농도 도핑된 Si/규화물) |
| n++ Si | n-Si | ||||
| n++ Si | p-Si | ||||
| p++ Si | n-Si | ||||
본 발명의 여러 실시예들은 BiCS 프로세스와 유사하게 교체 단계들 없이 3D NAND VC를 생성하는데 사용될 수 있다. 예를 들어 일부 실시예들에서, 기판이 제공될 수 있다. 다음 (예를 들어 도핑된 또는 도핑되지 않은 Si 등의) 반도체 재질의 교번하는 층들이 적층될 수 있다. 다음 리소그래피 및 결정 이방성 식각을 사용한 테이퍼 식각이 수행될 수 있다. 이어서 촉매가 패터닝될 수 있다. 예를 들어 일부 실시예들은 불연속 촉매의 적층 - Pt, Pd, Ru, CMP/촉매의 리프트오프 또는 Pt, Pd 또는 Ru의 선택적 전착(electrodeposition)을 사용할 수 있다. 이어서 SiSE 프로세스가 수행되고 촉매가 (예를 들어 왕수 등의) 습식 식각을 사용하여 제거되거나 절연체로 격리시킬 수 있다. 층들은 (예를 들어 유공 층과 연결 링크들의 산화 등) 선택적으로 처리되고 공극들은 원자층 증착(ALD)으로 밀봉될 수 있다. 산화물-질화물-산화물(ONO) 등의 메모리 재질을 폴리 Si 코어 및/또는 산화물 충전재와 함께 적층하기 전에 워드라인들 간의 영역들을 차단하는 데 리소그래피가 사용될 수 있다. 이어서 워드라인 슬릿들로부터 재질이 제거되고 저 k 유전체가 슬릿들에 적층될 수 있다. 식각 테이퍼와 함께 계단을 생성하기 위해, 테이퍼가 교번 층들 중의 한 세트에 선택적인 플라즈마 식각을 사용하여 식각될 수 있다.
일부 실시예들에서, 산화 및 교체(Oxidation and Replacement)가 수반되는 3D NAND VC를 위한 프로세스가 TCAT 프로세스와 유사하게 사용될 수 있다. 예를 들어 일부 실시예들에서, 기판이 제공될 수 있다. 다음 (예를 들어 도핑된 또는 도핑되지 않은 Si 등의) 반도체 재질의 교번하는 층들이 적층될 수 있다. 다음 리소그래피 및 결정 이방성 식각을 사용한 테이퍼 식각이 수행될 수 있다. 이어서 촉매가 패터닝될 수 있다. 예를 들어 일부 실시예들은 불연속 촉매의 적층 - Pt, Pd, Ru, CMP/촉매의 리프트오프 또는 Pt, Pd 또는 Ru의 선택적 전착을 사용할 수 있다. 이어서 SiSE 프로세스가 수행되고 촉매가 (예를 들어 왕수 등의) 습식 식각을 사용하여 제거되거나 절연체로 격리시킬 수 있다. 층들은 (예를 들어 유공 층과 연결 링크들의 산화 등) 선택적으로 처리되고 공극들은 원자층 증착(ALD)으로 밀봉될 수 있다. 워드라인들 간의 영역들을 차단하는 데 리소그래피가 사용될 수 있고, (예를 들어 폴리 Si 코어 및 산화물 코어 충전재 등의) 안정화 코어가 적층될 수 있다.
워드라인 슬릿들로부터 재질이 제거될 수 있다. 유공 산화물/ 결정 Si 구조를 둘러싸는 얇은 산화물 층을 제거하는 데 원자층 식각이 사용될 수 있다. 3D NAND 플래시 어레이를 제조하도록 처리하는 다음 세트는 (예를 들어, 유공 산화물에 선택적으로 결정 Si 식각, ALD로 공극 밀봉, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리 등의) 한 교체 단계; 또는 (예를 들어 결정 Si에 선택적으로 유공 산화물 식각, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리, W에 선택적으로 Si 식각, Si02 적층 등) 또는 (예를 들어 결정 Si에 선택적으로 유공 산화물 식각, Si02를 적층하고 에치백하여 격리, Si02에 선택적으로 결정 Si 식각, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리 등의) 두 교체 단계들을 포함할 수 있다. 그리고 단계들이 계속된다(And so forth and so on). 이어서 저 k 유전층이 슬릿들 내에 적응될 수 있다. 계단을 식각된 테이퍼와 함께 생성하기 위해, 교번 층들 중의 한 세트에 선택적인 플라즈마 식각을 사용하여 테이퍼가 식각될 수 있다.
일부 실시예들에서, 교체(Replace)를 수반하는 3D NAND VC를 위한 프로세스가 TCAT 프로세스와 유사하게 사용될 수 있다. 예를 들어 일부 실시예들에서, 기판이 제공될 수 있다. 다음 (예를 들어 도핑된 또는 도핑되지 않은 Si 등의) 반도체 재질의 교번하는 층들이 적층될 수 있다. 다음 리소그래피 및 결정 이방성 식각을 사용한 테이퍼 식각이 수행될 수 있다. 이어서 촉매가 패터닝될 수 있다. 예를 들어 일부 실시예들은 불연속 촉매의 적층 - Pt, Pd, Ru, CMP/촉매의 리프트오프 또는 Pt, Pd 또는 Ru의 선택적 전착을 사용할 수 있다. 이어서 SiSE 프로세스가 수행되고 촉매가 (예를 들어 왕수 등의) 습식 식각을 사용하여 제거되거나 절연체로 격리시킬 수 있다. 층들은 (예를 들어 유공 층과 연결 링크들의 산화 등) 선택적으로 처리되고 공극들은 원자층 증착(ALD)으로 밀봉될 수 있다. 워드라인들 간의 영역들을 차단하는 데 리소그래피가 사용될 수 있고, (예를 들어 폴리 Si 코어 및 산화물 코어 충전재 등의) 안정화 코어가 적층될 수 있다. 워드라인 슬릿들로부터 재질이 제거될 수 있다. 3D NAND 플래시 어레이를 제조하도록 처리하는 다음 세트는 (예를 들어, 유공 산화물에 선택적으로 결정 Si 식각, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리, W에 선택적으로 Si 식각, SiO2 적층 등의) 한 교체 단계; 또는 (예를 들어 결정 Si에 선택적으로 유공 산화물 식각, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리, W에 선택적으로 Si 식각, Si02 적층 등) 또는 (예를 들어 결정 Si에 선택적으로 유공 산화물 식각, Si02를 적층하고 에치백하여 격리, Si02에 선택적으로 결정 Si 식각, 메모리 재질(ONO) 적층, W를 적층하고 에치백하여 워드라인을 격리 등의) 두 교체 단계들을 포함할 수 있다. 그리고 등등이 계속된다. 이어서 저 k 유전층이 슬릿들 내에 적응될 수 있다. 계단을 식각된 테이퍼와 함께 생성하기 위해, 교번 층들 중의 한 세트에 선택적인 플라즈마 식각을 사용하여 테이퍼가 식각될 수 있다.
일부 실시예들에서, 수직 게이트(Vertical Gate)를 가지는 3D NAND를 위한 프로세스가 사용될 수 있다. 예를 들어 일부 실시예들에서, 기판이 제공될 수 있다. 다음 (예를 들어 도핑된 또는 도핑되지 않은 Si, Si/SiGe, Si/Ge 등의) 반도체 재질의 교번하는 층들이 적층될 수 있다. 다음 리소그래피 및 결정 이방성 식각을 사용한 테이퍼 식각이 수행될 수 있다. 이어서 촉매가 패터닝될 수 있다. 예를 들어 일부 실시예들은 불연속 촉매의 적층 - Pt, Pd, Ru, CMP/촉매의 리프트오프 또는 Pt, Pd 또는 Ru의 선택적 전착을 사용할 수 있다. 이어서 SiSE 프로세스가 수행되고 촉매가 (예를 들어 왕수 등의) 습식 식각을 사용하여 제거되거나 절연체로 격리시킬 수 있다. 층들은 (예를 들어 유공 층과 연결 링크들의 산화 등) 선택적으로 처리될 수 있다. 공극들은 원자층 증착(ALD)으로 밀봉될 수 있다. 워드라인들 역시 수평 채널 라인에 직교하게 적층될 수 있다. 이어서 저 k 유전층이 슬릿들 내에 적응될 수 있다. 계단을 식각된 테이퍼와 함께 생성하기 위해, 교번 층들 중의 한 세트에 선택적인 플라즈마 식각을 사용하여 테이퍼가 식각될 수 있다.
한 실시예에서, 3D NAND가 도전 및 절연 재질이 교번하는 층들의 적층에 이어서 실리콘 나노와이어를 채널 재질로 사용하여 제조될 수 있다. MSP-CICE와 신규한 연결 링크 기반 또는 천장 기반의 붕괴 완화 기법들이 심도 반응 이온 식각(Deep Reactive Ion Etching) 기법들 대신에 NW들의 어레이들을 패터닝하는 데 사용될 수 있다. DRIE는 주름진(scalloped) 측벽들을 생성하고 FET 성능을 열화시키는 표면 손상을 가지는 보쉬(Bosch) 프로세스 등의 프로세스를 이용한다. 이 명세서에서 제안되는 CICE 프로세스의 여러 실시예들은 현저히 덜 손상적이고 부드러운 측벽과 더 정교한 단면 구조를 제공함으로써 우수한 성능으로 귀결되어야 한다. CICE를 사용하여 생성된 고 종횡비 수직 NW들은 수직 NW 상의 등각(conformal) ALD에 의한 전하 저장의 트랩 밀도(trap density)가 큰 고 k 유전체를 포함하는 메모리 재질의 적층을 포함한다. 이어서 절연층으로 분리되는 도전층들의 시퀀스가 적층되어 워드라인들을 형성하고 다중층 초고밀도 3D NAND 플래시 메모리로 이어지는 NAND 스트링(string)을 생성한다.
DRAM
DRAM의 캐패시터와 트랜지스터를 2D 구조 내에 축소(scaling)하는 것은 매우 어렵기 때문에 DRAM 제품은 본질적인 한계에 근접하고 있다. 현재의 해결책은 공간(real estate)과 절충하지 않고 스택 또는 트렌치 캐패시터를 사용하여 셀(cell) 당 정전용량(capacitance)을 증가시키는 것이다. 그러나 이 방법은 트렌치 캐패시터에 대해 고 종횡비 트렌치 식각, 스택 캐패시터는 안정성의 제한을 가진다. 또한 특징부 크기의 감소는 평면 또는 인입된 채널 또는 핀 기반(fin-based) DRAM 트랜지스터의 신뢰성에 영향을 미친다. 어떤 DRAM 셀 구성은 또한 이상적인 4F2 셀 대신 5-6F2의 셀 크기 계수(cell size factor)를 사용한다. 현재의 20nm 반 피치로부터 10nm 미만으로 특징부 크기가 감소하면 고 종횡비 캐패시터를 자기 정렬 방식으로 가지는 수직 셀 액세스 트랜지스터를 채택할 필요가 있다.
도 24는 본 발명의 하나 이상의 실시예들에 따른, CICE로 식각된 나노와이어들 상에 트랜지스터, 캐패시터, 및 상호연결 재질의 적층을 가지는 예시적 DRAM 설계를 도시한다. 도 24의 상부는 캐패시터 영역의 단면을 도시하는데ㅣ 비트 라인들이 도면에 수직으로 연결되어 상부 N+ 도핑된 실리콘 영역들을 연결한다. 여러 실시예들은 전방위 게이트(Gate-All-Around) 트랜지스터와 함께 자기 정렬 캐패시터들 양자를 포함하여 4F2의 셀 크기 계수를 산출하는 수직 나노와이어 기반 DRAM 아키텍처를 사용한다. 이는 DRAM을 10nm 미만의 반 피치까지 축소(scaling)할 수 있게 한다. CICE 프로세스에 대한 수직 측벽 각도가 89.5°보다 크므로 필라(pillar)들의 중심간 거리가 20nm 미만, 15nm 미만, 10nm 미만 등이 될 수 있다. 필라들의 배치는 더 콤팩트한 DRAM 셀을 생성하도록 육각형이 될 수 있다. 식각된 필라들은 기판에 수직 또는 CICE 식각 농도에 기반한 각도로 정렬될 수 있다. 필라들의 단면은 전통적인 사진식각법 및 나노임프린트에 의해 수용 가능한 결함 수준으로 제작될 수 있는지 여부에 따라 최대 표면적을 제공하도록 최적화될 수 있다.
나노와이어들을 각 DRAM 셀에 격리하기 위해 SOI(silicon-on-insulator; 절연층 상 실리콘) 기판이 사용될 수 있는데, 여기서 절연층은 CICE에 대한 식각 저지층으로 작용하고 개별 나노와이어들을 격리시킨다. 이와는 달리 나노와이어들의 베이스(base)가 전계를 사용하여 유공(porous)으로 구성될 수 있다. 그러면 유공 베이스의 선택적 산화가 수행되어 나노와이어들을 전기적으로 절연시킬 것이다.
도 25a-25b는 본 발명의 하나 이상의 실시예들에 따라 붕괴 없이 고 종횡비 필라들을 생성하는 CICE 습식 이방성 식각을 위한 두 프로세스들을 도시한다. 도 25a는 사용될 수 있는 최대 종횡비를 확장시키는 천장(ceiling)을 사용하는 붕괴 방지 방법을 도시한다. 천장을 사용하는 붕괴 방지는 플라즈마 식각 또는 SiSE로 짧고 안정된 높이로 특징부를 식각하고; 천장을 적층하며; SiSE를 계속함으로써 이뤄질 수 있다. “천장”은 또한 L/2 등 짧은 필라의 길이를 따르는 높이가 될 수 있는데, 여기서 L은 짧고 안정된 필라의 길이이다. 이는 특징부가 더 식각되어 짧은 필라 위의 천장보가 더 큰 최대 종횡비로 확대됨에 따라 추가적인 지지를 제공한다. 이는 고 종횡비 필라에 구조적 안정성을 제공하여 붕괴를 방지한다. 천장은 어떤 각도의 전자빔 증착; 폴리머를 충전하고 에치백(etch back)하여 천장하여 적층; 또는 스핀 코팅(spin coating) 등으로 적층될 수 있다. 천장으로 사용될 수 있는 재질은 폴리머, 스퍼터링된(sputtered)/증착된(deposited) 반도체, Cr, Cr203, 카본, 실리콘, Al2O3 등 CICE 식각액과 반응하지 않는 금속 및 산화물들을 포함한다. 일부 실시예들에서, 천장은 또한 추가적 저해상도 리소그래피 단계 또는 천장 재질에 공극을 도입하는 반응으로 유공으로 구성될 수 있는데, 예를 들어 천장 재질은 CICE 식각액에서 유공이 되는 비정질(amorphous) 또는 폴리-Si가 될 수 있다. 기판이 식각되고 나면, 촉매가 제거될 수 있고, 원자층 증착 등의 방법에 의한 메모리 박막 또는 유전 충전재의 적층이 유공 천장의 제거 전에 이뤄질 수 있다. 청장 재질은 또한 어떤 영역들에서 제거되거나 원자층 증착(ALD)로 비선택적이 되도록 조정됨으로써 공극들의 폐쇄 또는 증착 통로의 차단을 방지할 수 있다. 특징부의 충전 후, 천장은 식각 또는 연마 제거된다. ALD는 또한 (예를 들어 구멍(aperture), 리소그래피 패턴으로 규정되는 구조적 공백(void)들 등의) 고립된 촉매들의 사용 없이 깊은 구멍(deep hole)들을 생성하는 식각 후, 고 종횡비 특징부를 폐쇄시키는 데도 사용될 수 있다.
도 25b는 다이아몬드 형 단면을 가지는 식각된 나노구조의 안정성을 보장하는 링크 기반(link-based) 방법을 보인다. 촉매 망이 리소그래피로 된 링크와 갭(gap) 양자를 포함하면, 식각에 의해 링크 구조(linked structure)가 생성된다. 도 26은 본 발명의 하나 이상의 실시예들에 따라, 실리콘 상에 CICE 후, 지지되지 않은 특징부 대 지지된 특징부의 SEM 화상을 보인다. 전자빔 리소그래피가 10nm 미만의 특징부를 기입할 수 있지만 큰 오버레이를 겪는 반면. 사진식각법은 오버레이는 우수해도 해상도가 열악하므로, 더욱 작은 링크 연결을 가지는 30nm 미만의 특징부의 제조는 극히 어렵다. (그 템플릿이 전자빔 리소그래피로 구성된) 사진식각법 및 임프린트 리소그래피는 이어서 나노임프린트 템플릿을 구성할 수 있는 최종 링크된 구조를 얻는 데 사용될 수 있다. 이러한 패턴들의 예는 3D NAND 및 트랜지스터 장치 섹션에 기재되어 있다.
한 대체적 실시예에서, 구멍들은 CICE로 식각되어 트렌치 캐패시터 DRAM 셀들을 생성할 수 있다. 이 아키텍처는 또한 DRAM 셀들이 점유하는 면적을 최소화하도록 4F2 배치가 되게 설계될 수 있다. 수직 측벽 각도가 CICE 프로세스에 대한 89.5°보다 크므로 구멍들 사이의 중심간(center-to-center) 거리는 20nm 미만, 15nm 미만, 10nm 미만 등이 될 수 있다. 구멍들의 배치는 더 콤팩트한 DRAM 셀들을 생성하도록 육각형이 될 수 있다. 구멍들 내의 식각액 확산을 강화하도록, 전계가 사용되어 식각된 구멍들의 길이를 따라 상단(top) 영역을 제외하고 하나 이상의 유공 층들을 생성할 수 있다. 무공의 상단 영역은 DRAM 셀을 위한 트랜지스터의 생성에 사용될 수 있다. 하나 이상의 유공 층들이 선택적으로 산화되어 트렌치 캐패시터들을 격리시킨다. 유공 층들에 생성된 공극들은 CICE 프로세스 후 Si02, SiN, SiON 등의 절연 재질의 원자층 증착을 사용하여 밀봉될 수 있다. 트렌치 캐패시터들은 MOS(금속산화물반도체; metal-oxide-semiconductor), MIM(금속-절연체-금속; metal-insulator-metal) 또는 MIMIM 등의 구성의 캐패시터들을 생성하기 위한 전극들(폴리-Si, W, TiN, Co, TaN) 및 고 k 유전체(HfO2, Zr02, Al203) 등의 캐패시터 재질을 적층함으로써 고 종횡비 구멍들 내에 생성될 수 있다.
트랜지스터(TRANSISTORS)
전형적으로 트랜지스터 밀도를 증가시킴으로써 칩 성능을 향상시키고 전력 소비를 저감시키며 기능을 강화시키기 위해 CMOS 축소(scaling)가 반도체 산업에 채택되어 왔다. 이 축소는 19개월 내지 2년마다 새로운 기술 노드를 출시함으로써 일어난다. 트랜지스터 밀도는 게이트 길이, 게이트 산화물 두께, 스페이서 두께 들 트랜지스터들의 치수를 감소시킴으로써 증가되었다. 특징부 크기가 작아짐에 따라, 고 k 유전체, 금속 게이트, 변형 대책(strain engineering), 저 k 스페이서 유전체 등의 신기술들이 평면(planar) 또는 인입(recessed) 트랜지스터에 채택되어 왔다. 그러나 트랜지스터 당 감소된 면적에도 불구하고 정전(electrostatic) (특성을) 향상시키기 위해 FinFET 형태의 3D 축소가 도입되었다. 최소의 측벽 손상과 붕괴 없이 높고 얇은 핀(fin)을 구성하는 프로세스는 치수가 20nm 미만으로 축소됨에 따라 난제가 되어 왔다. 10nm 미만의 노드(node)들에 대해, 수평 나노시트와 나노와이어들을 사용하여 정전(특성)을 향상시키는 혁신적인 방법들이 제안되어 왔다.
그러나 이 모든 3D 구조들에 대해 제조 문제와 결합된 구조의 안정성이 이 기술의 가능성을 제한해왔다. 높은 핀 및/또는 적층된 나노시트 또는 나노와이어들의 증가된 수는 칩의 성능을 향상시키고 많은 기술 노드들에 대한 축소를 가능하게 할 것이다. 그러나 핀의 제조를 위한 플라즈마 식각은 장치 성능에 영향을 미치는 식각 테이퍼와 측벽 손상의 문제를 겪게 된다. 10nm 미만의 임계 치수를 가지는 낮은 측벽 손상의 고 종횡비 핀은 CICE로 식각 테이퍼를 제거여 트랜지스터 당 요구되는 핀들의 수를 감소시킴으로써 달성될 수 있다. 큰 영역 제어와 현장(inline) 측정이, 사각형 핀으로부터 원형 및 성형된(shaped) NW들까지 범위를 가지는 최적화된 단면의 트랜지스터의 제1 수준을 웨이퍼 규모로 제조하는 데 포함될 수 있다. 여러 실시예들은 플라즈마 손상 없이 수직 측벽을 가지는 고 종횡비 핀들의 제조를 가능하게 하는 신규한 식각 기법, 촉매 유도 화학적 식각(Catalyst Influenced Chemical Etching; CICE), 및 리소그래피 요건들을 포함할 것이다.
CICE는 Si, Ge, SixGe1-x, GaN, InP, GaAs, InAs, GaP, InGaS, InGaP, SiC 등의 반도체들과 함께 반도체들의 다중층(multilayer)들 상에 사용될 수 있는 촉매 기반 식각 방법이다. 전계가 식각을 위해 촉매와 연계되어 사용되거나 사용되지 않을 수 있다. (불화수소산(HF) 등의) 식각액과, (과산화수소(H202) 등의) 산화제, 및 선택적으로 (에탄올 등의) 저 표면장력 액체 및 정제수(DI water)가 (Ag, Au, Pd, Pt, Ru, Cu, W, TiN, TaN, Ru02, Ir02, 그래핀 등의) 촉매의 위치에서 우선적으로(preferentially) 반도체 기판을 식각할 수 있다. 비수성(non-aqueous) 식각액들 역시 필요에 따라 사용될 수 있다. (사진식각법(photolithography), 전자빔 리소그래피(electron beam lithography), 이중 패터닝(double patterning), 4중 패터닝(quad patterning) 등의), 리소그래피 기법들이 촉매 특징부를 규정하는 데 사용된다. 촉매 망(mesh)을 가지는 결과적인 기판이 식각 용액 내에 위치되어 식각 동안 전계와, 전기 및 광학적 특성들에 기반하여 식각 깊이를 결정하는 광학 이미징 시스템에 적극적으로 제어되어 어떤 깊이까지 정밀하게 식각된다.
이에 따른 최종 장치는 5:1보다 큰 종횡비를 가지는 고 종횡비 finFET인데, 여기서 핀 구조는 극히 수직으로 주사전자현미경(SEM), TEM, AFM 등을 사용하여 측정하고 ImageJ 등의 화상 분석 소프트웨어를 사용할 때 89.5°보다 큰 각도를 가진다. 평균 테이퍼 각은 임계 특징부의 상단과 하단의 특징부 크기의 어떤 차이 간에 선형 피팅 알고리즘(linear-fit algorithm)을 사용할 때 대략 등각인 직선을 사용하여 측정된다. 임계 치수(critical dimension)는 핀의 폭 또는 핀들 간의 트렌치의 폭이 될 수 있다. 수직 측벽 각이 CICE 프로세스에 대해 89.5°보다 크므로 핀 간격 및 핀 폭 등의 임계 특징부들 간의 중심간(center-to-center) 거리가 20nm 미만, 15nm 미만, 10nm 미만 등이 될 수 있다.
횡방향 나노와이어 및 나노시트 FET의 경우, 핀들은 재질의 교번 층들로 구성되는데, 층들 중의 하나가 선택적으로 제거되어 유전층 및 게이트 전극이 현수된(suspended) 나노와이어 또는 나노시트 둘레에 등각으로 적층된다. 나노시트와 횡방향 나노와이어 FET의 테이퍼 역시 finFET와 유사하게 측정된다.
핀 제조를 위한 플라즈마 식각은 정밀 식각, 식각 테이퍼, 붕괴, 부식(erosion), 구조 완전성(structural integrity), 및 측벽 손상 등의 다양한 프로세스 과제들을 가진다. 이는 트랜지스터의 장치 성능에 영향을 미친다. 10nm 미만의 임계 치수의 핀의 고 종횡비와 낮은 측벽 손상은 CICE에 의해 달성될 수 있다. 식각 테이퍼 각은 이것이 어떤 핀 폭에서 핀의 최대 높이를 제한하므로 또 다른 과제를 생성한다. 핀의 높이를 높이기 위해서는 핀의 폭이 증가되어야 하는데, 이는 트랜지스터 패킹 밀도를 저하시킨다.
도 27a는 -85°의 테이퍼 각과 (반도체) 산업에서 사용되는 24nm의 물리적 반 피치(Half Pitch; HP)를 가지는 14nm FinFET를 도시한다. 이러한 테이퍼 각에서 달성될 수 있는 최대 핀 높이는 최대 핀 높이 = 0.5 * 반 피치 * tan(테이퍼 각)으로 연산될 수 있다. 테이퍼 각을 개선함으로써 최대 핀 높이는 다른 핀 폭들과 반 피치(HP)들에 대해 증가될 수 있다. 이 관계는 더 27b에 작도되어 있는데, 주어진 HP 대 식각 테이퍼 각에 대해 달성될 수 있는 핀의 최대 높이를 보인다. 이는 CICE와 같이 테이퍼가 없는 식각 프로세스들에 대한 축소 가능성(scaling potential)을 보인다. 이는 핀의 안정성은 고려하지 않는데, 나중에 시험될 것이다. 100nm의 핀 높이가 얕은 트렌치 격리층(Shallow Trench Isolation; STI)에 대해 사용되는데, 이에 따라 이는 활성 finFET의 일부가 아니다.
고 종횡비 핀들은 붕괴되기 쉽다. 핀의 붕괴는 트랜지스터가 제조되고 나면 수정 또는 제거될 수 있는 연결링크를 사용하여 완화될 수 있고 핀들은 절연층 등의 안전화 재질에 매립된다.
도 28은 어떤 지지/보조 특징부가 없이 핀의 길이(이 경우 50nm)를 따른 횡방향 붕괴를 하기 전의 테이퍼가 없는 핀의 최대 높이를 보이는 그래프(plot)이다. 50nm의 길이에 대해 어떤 연결 링크로 지지되지 않는 핀의 임계 높이가 그 반 피치에 대해 도 28에 도시되어 있다. 이는 붕괴에 기인하는 핀의 휨 에너지를 핀을 분리시키는 데 필요한 표면 엔지와 식을 세움으로써 연산되는데:
여기서 E는 핀의 탄성계수(elastic modulus), I는 휨 축에 대한 관성 모멘트(moment of inertia), w는 핀의 처짐(deflection), 즉 붕괴된 핀들 간의 거리의 절반, 
는 핀 재질의 표면 에너지, 그리고 a 및 b는 붕괴 방향(종방향(lengthwise) 대 횡방향(widthwise))에 직교하는 핀의 치수이다.
붕괴는 핀의 길이를 따라 최단 높이에서 발생하며, 이에 따른 높이가 그래프에 도시되어 있다. 특정한 회로 설계들에 기반하여 핀은 훨씬 더 길 수 있지만, 핀의 최단 높이는 finFET의 접촉 게이트 피치(contact gate pitch; CGP)로 결정된다. ~5nm의 최소 스페이서 두께(ts)와 ~15nm의 소스/드레인(S/D) 접촉 길이(Lc)에 대해 접촉 게이트 피치 CGP= LG + 2ts + Lc이다. 이는 트랜지스터의 축소가 10-25nm 사이에서 변동할 수 있는 게이트 길이(LG)에 좌우되는 것을 보인다. 50nm 경우의 예가 다른 폭들의 핀이 다른 핀을 향해 횡방향으로 붕괴되기 전의 최대 높이를 결정하는 데 고려될 수 있다. 일부 실시예들은 식각 테이퍼가 없어 핀 피치를 수축시킬 수 있으므로 핀 폭의 2배의 핀 피치가 취해질 수 있다.
더 작은 핀 폭으로 축소하는 데 대한 주요한 제한은 그 구조적 안정성이다. 벌크 실리콘의 구성한 FinFET에 있어서, 그 길이의 대부분은 얕은 트렌치 격리층(STI)으로 사용된다. STI에 필요한 최소 높이가 100nm이라 가정하면, 폭 10nm 이상의 핀들만이 사용될 수 있다. 또한, 핀들의 활성 부분은 초기 핀 높이보다 훨씬 더 짧다. 이는 SOT 웨이퍼를 사용함으로써 부분적으로 경감될 수 있다. 그러나 SOI finFET의 경우라도 핀이 달성 가능한 최대 높이의 제한이 있다. 식각 테이퍼기 핀의 구조적 안정성을 어느 정도 향상시키지만, 궁극적으로 가능한 최대 높이는 도 27에 기재된 것으로 제한된다.
FinFET 프로세스 흐름(FinFET Process Flow)
여러 실시예들은 핀들 사이에 연결 링크들을 사용하여 식각 동안과 그 이후에 이들을 안정시킴으로써 핀들의 구조적 안정성을 향상시킨다. 장치의 후속 처리 후에 이 안정화 구조들은 제거되거나 수정된다. 한 실시예에서, 연결 링크들은 또한 회로 설계 국면에서 에피택셜 S/D 접점 형성과 함께 인접 finFET의 소스와 드레인 간을 링크하는 데 사용될 수 있다. finFET의 프로세스 흐름을 도 29에 보인다.
CICE finFET 프로세스 흐름이 도 29에 도시되었는데, 그 프로세스 단계들은: a) 연결된 핀들의 CICE와 이어지는 촉매 재질의 제거; b) STI(얕은 트렌치 격리층) 충전 및 에치백, 이는 STI 재질의 원자층 증착(ALD)와 기상 HF, 원자층 식각(ALE) 또는 반응성 이온 식각(RIE)을 사용한 STI 재질의 에치백을 포함할 수 있다. c) 더미(dummy) 게이트 및 스페이서 패터닝 및 적층, 여기서 폴리 실리콘이 더미 게이트로 사용되고 질화실리콘이 더미 게이트들의 양측에 스페이서들로 사용되고; d) ALD를 사용하여 산화물을 충전하고 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 사용하여 평탄화하며, 연결 특징부(또는 링크들)를 절단/식각 제거하는데, 핀들 사이의 연결 특징부가 RIE, ALE, 선택적 산화 및 기상 HF 식각 등으로 식각 제거되고, 연결 특징부를 식각 제거하기 위한 리소그래피 마스크는 트랜지스터 당 핀들의 수와 트랜지스터 회로 설계에 기반하여 어떤 연결들은 유지하도록 설계될 수 있으며; e) 산화물 충전 및 에치백; f) Si 또는 Si 및 현장 도핑된 Ge의 에피택셜 성장으로 소스/드레인 적층; 및 g) 금속 게이트 교체 및 고 k 유전층 적층, 여기서 더미 게이트는 고 k 유전층과 스페이서들 사이의 금속 게이트들로 교체되어 최종 고 종횡비 finFET를 형성한다.
다른 실시예에서, 촉매 연결 링크들이 핀들의 영역에 사용되어 끊어진(missing) 부분들이 실리콘의 에피택셜 성장을 사용하여 연결(join)될 수 있다. 연결 링크들이 제거된 영역들에 대해, 위치 및 회로 설계에 따라, TiN, W, Si02, SiN, 카본, Si, Ge 등의 물질이 예를 들어 연결이 도전성, 절연성, 또는 반도전성을 필요로 하는지 등 재질의 요구되는 전기적 특성에 기반하여 적층될 수 있다.
CICE로 제조된 고 종횡비 FinFET들은 핀들 사이에 붕괴를 방지하는 연결 링크들을 가진다. 이 링크들은 원하는 핀 설계를 얻기 위해 제조 프로세스 동안 제거되어야 한다(도 29 단계 (d)). 한 실시예에서, finFET 링크들은 CICE 이후의 첫 패터닝으로 제거되고 더미 게이트와 스페이서들이 적층되며 이어서 모든 노출된 영역에 유전층이 적층된다. 다음 제거되어야 할 핀-링크들의 고립된 영역들에 사진식각법이 수행되어, 핀-링크들이 원자층 식각, 플라즈마 식각을 사용하여 제거된다. 식각 동안 생성된 어떤 플라즈마 식각 테이퍼는 더미 게이트와 스페이서들로 보호되는 핀 구조에 영향을 미치지 않을 것이고, 후속되는 S/D 에피택시 단계들이 플라즈마 식각 테이퍼에 의해 손실된 어떤 핀 재질을 보충할 것이다. 이와는 달리, 노출된 핀-링크들의 선택적 산화 및 제거가 기상 HF, 플라즈마 식각, 산화실리콘 대신 실리콘을 제거하는 습식 식각을 사용하여 수행됨으로써 산화실리콘 식각의 선택적 특서에 의해 실리콘 핀들을 보호한다.
이 방법은 2nm 미만의 매우 정밀한 오버레이의 이점을 가져 과도한 재질이 핀들로부터 제거되지 않을 것을 보장한다. 폭과 피치를 35-40라인/스페이서의 사진식각법 해상도로부터 20-25 라인/스페이서로 저하시키기 위해 스페이서 패터닝이 사용될 수 있다. 핀들에 평행하고 핀들에 직교하는 양 절개부(cut)들을 생성하기 위해 2회의 사진식각법 단계들이 서로 90도의 라인/스페이서로 사용될 수 있다. EUV 리소그래피가 축적인 스페이서 패터닝 없이 동일한 특징을 생성하는 데 사용될 수 있다. 논리 장치들을 위한 finFET 설계에 기반하여, 핀들과 그 연결 링크들의 식각을 위한 촉매 패턴이 설계될 것이다. 예를 들어, 도 32는 시작 CICE 촉매 패턴과 연결 링크들을 제거한 다음의 패턴을 보인다.
도 30a-30e는 본 발명의 하나 이상의 실시예들에 따른, CICE 이후의 FinFET 프로세스의 한 예를 도시한다. 더 구체적으로, 도 30a-30e는 연결 핀 구조들의 평면을 도시하는데, 그 설계는 SRAM 또는 논리 회로 등 finFET의 응용분야에 좌우된다. 도 30a에서, CICE로 식각된 구조들이 붕괴를 방지하기 위해 연결된다. 도 30b는 회로 설계에 의해 필요한 대로 복수의 핀을 연결하도록 설계된 더미 게이트와 스페이서 패턴들을 도시한다. 도 30c에서, 식각 제거될 부분들(연결 링크들)을 노출시키는 데 리소그래피가 사용될 수 있다. 도 30d에서, 이어서 연결 링크들이 원자층 식각 또는 플라즈마 식각을 사용하여 식각 제거될 수 있다. 다음 (도 30a-30e에는 도시되지 않은) 소스/드레인 에피택셜 적층, 게이트 교체 등의 추가적인 finFET 처리 단계들이 수행되어 최종 장치 회로를 얻을 수 있다. 도 30e는 모든 finFET 처리 단계들 후에도 d의 일부로 남아있는 기저(underlying) 핀들의 개략을 보인다.
나노시트 FET는 반도체 재질의 교번 층들을 가지는 핀들을 식각하고 이어서 교번 층들 중의 하나를 제거하여, 현수된(suspended) 나노시트들을 구성함으로써 제조된다. 나노시트 FET는 finFET의 삼중 게이트(trigate) 구조에 비해 전방위 게이트를 가지므로 더 우수한 정전(특성)을 가진다. 앞의 섹션들에서 논의한 핀들의 높이 제한과 마찬가지로, 나노시트 핀 내의 교번 층들의 임계 높이는 플라즈마 식각을 사용하여 식각될 수 있는 층들의 수를 제한한다. 이 제한은 벌크 Si 대신 교번 층들로 나노구조를 산출하는 CICE의 부분집합인 SiSE 프로세스에는 존재하지 않는다. 나노시트 층의 한 실시예는 Si 및 SixGe1-x를 포함하는데, 여기서 새로운 임계 높이는 다중층 적층된 핀들의 수정된 탄성계수에 좌우된다. 각 나노시트의 두께가 5nm이고 STI로 덮이는 핀의 하부 영역이 Si라면, 유효 탄성계수는 복합물 내의 혼합물 역의 법칙(inverse rule of mixtures)을 사용하는 “평판(slab)" 모델에 의해 연산될 수 있는데: 
, 여기서 E는 탄성계수, V는 부피 분율(volume fraction). 하첨자 f는 예를 들어 SixGe1-x 또는 유공 Si 등의 희생 나노시트 재질을, m은 예를 들어 Si 등의 잔류(remaining) 나노시트 재질을 표기한다.
Si의 부피 분율 ~ 75%-95%에 대해, 결과적인 유효 탄성계수는 ~ 100-150GPa, 그리고 나노시트 핀들의 임계 높이는 finFET 핀들과 유사하다. 표면 에너지의 변화는 접점인 핀의 상단 표면의 재질에 좌우된다. 한 실시예에서, 그 재질은 실리콘이며, 나노시트의 재질의 연향은 실리콘 finFET와 동일하다.
이와는 달리, 횡방향 나노와이어 FET는 핀의 폭을 축소함으로써 유사한 방법으로 제조될 수 있다. SiSE 프로세스에서, 리소그래피 링크를 사용하여 finFET를 위해 형성된 연결 핀들은 또한 반도체 교번 층의 스택 상에 사용될 수 있다.
나노시트 FET는 핀들이 벌크 실리콘 대신 재질의 교번 층들 가지는 점에서 finFET와 유사하다. 한 실시예는 Si 및 SixGe1-x의 교번 층들을 포함하는데, SixGe1-x층은 실리콘 나노시트들을 제공하기 위해 제거된다. 다른 실시예는 달리 도핑된 Si의 교번 층들로 구성되는데, 이는 희생 유공 Si 층들과 결정 Si 나노시트들을 산출한다. 또 다른 실시예에서, 교번 층들 사이의 보호층들이, 저농도 도핑된 Si/SixGe1-x/저농도 도핑된 Si/SixGe1-x 또는 저농도 도핑된 Si/Ge/고농도 도핑된 Si/Ge, 여기서 고농도 도핑된 Si가 유공 Si로 변환되고 저농도 도핑된 Si는 결정을 유지하는 등으로 희생 나노시트 식각에 영향 받지 않을 것을 보장하는데 사용된다. SiSE 프로세스는 특정한 도핑 농도에서 유공에서 무공으로 변경되어 유공 및 무공 Si의 다중층 스택을 생성하는 형태 변화를 보장하도록 조정된다. 유공 Si는 선택적으로 제거되어 현수된 Si의 나노시트가 될 수 있다. 프로세스 동안의 식각액 조성과 함께 구멍 생성(hole-generation)은 그 재질과 도핑 농도에 기반하여 다른 형태들의 교번하는 박막들로 결과된다. 다른 실시예에서, SiSE 프로세스가 시간 변동(time-varying) 전계와 함께 벌크 Si 상에 사용되어 유공 및 무공 Si의 교번하는 층들을 가지는 나노시트 핀들을 생성한다.
도 31은 본 발명의 하나 이상의 실시예들에 따라, 나노시트 FET와 횡방향 나노와이어 FET를 SiSE로 제조하는 프로세스 흐름의 예를 도시한다. 단계들은: a) 연결 핀들의 SiSE와 촉매 재질의 제거; b) 유전층 충전과 원자층 증착(ALD)을 사용한 STI(얕은 트렌치 격리층)의 생성; c) 연결 특징부의 절단/식각 제거, 여기서 핀들 사이의 연결 특징부는 RIE 또는 ALE를 사용하여 식각 제거되는데, 연결 특징부를 식각 제거하기 위한 리소그래피 마스크는 트랜지스터 당 핀 수와 트랜지스터 설계에 기반하여 어떤 연결들을 유지하도록 설계될 수 있고; d) 절개(cut away) 영역 내에 ALD를 사용하여 질화실리콘 등의 응력 라이너(stress liner) 적층; e) 유전층(STI) 에치백 및 교번 층들의 선택적 제거로 현수된 나노시트/나노와이어들을 얻으며; f) 더미 게이트와 스페이서 패터닝 및 적층, 여기서 폴리 실리콘이 더미 게이트로 사용되고, 질화실리콘이 더미 게이트 양측에 스페이서로 사용; g) 이어서 소스 및 그레인 영역에 Si 또는 Si 및 현장 도핑된 Ge의 에피택셜 성장으로 S/D 적층; 및 h) 금속 게이트 교체 및 고 k 유전층 적층을 포함한다.
나노시트 FET를 사용한 SiSE의 다른 실시예에서, 시간 변동 전계가 촉매 식각과 함께 사용되어 시작 기판으로 교번하는 에피택셜 층들 대신 벌크 Si를 사용하여 유공 및 무공 Si의 교번하는 층들을 생성할 수 있다.
나노시트들의 교번 층들의 선택적 제거는 선택적 식각 프로세스로 이뤄질 수 있다. 예를 들어, Si/SixGe1-x의 스택에서 HCl이 SixGe1-x를 선택적으로 제거하는 데 이용될 수 있다. Si/유공-Si의 스택에서, HF, TMAH, 기살 HF, HF 등의 식각액과 과산화수소(Hydrogen peroxide) 등의 약한 산화제가 사용될 수 있다. 저농도 도핑된 Si/ SixGe1-x/고농도 도핑된(CICE 후 유공) Si/SixGe1-x, 등의 복수의 교번 재질들의 스택에서 HF가 유공 Si를 제거하는데 사용되고, 이어서 HCl이 SixGe1-x를 제거하는 데 사용될 수 있다.
촉매는 모든 핀들이 리소그래피 링크를 사용하여 연결되도록 붕괴의 방지를 위해 설계된다. 유랑(wandering)이 SiSE 및/또는 전계로 억제되지 않는 경우 촉매의 유랑을 더 방지하기 위해, 모든 촉매 영역들을 리소그래피 링크로 연결하면서 모든 핀들이 연결되어 붕괴를 방지하도록 연결 링크들이 구성될 수 있다.
붕괴 전의 핀의 임계 높이는 S/D 영역들에 인접한 핀의 단부들에 연결 링크들을 사용함으로써 증가될 수 있다. 이 링크들은 핀이 나중에, 게이트, 스페이서, 및 절연 재질로 안정화된 후 제거될 수 있다. 도 32는 핀 구조의 길이와 폭을 따라 다른 수의 핀들이 횡방향으로 붕괴하기 전이 임계 높이를 작도하였다. 50nm의 접촉 게이트 피치(CGP)와 10nm 폭의 연결 링크들이 핀의 양측에 사용되어 안정성을 향상시킨다. 모든 핀들이 도 32에 도시된 정사각형 망 내에서 서로 연결되었을 때 핀의 최대 높이는 세 고정된 측부들을 가지는 얇고 긴 판으로 시뮬레이션 될 수 있다.
도 32a는 핀의 수가 1보다 클 때 연결 링크들의 도면을 제공한다. N=1일 때 길이 b는 finFET의 CGP와 동일한 반면, N>1일 때 길이 b = CGP + 2 * (링크 폭)이다. 도 32b에서, 연결된 핀 구조의 길이를 따른 붕괴 전의 임계 높이가 다른 핀 폭(f)들과 1 내지 10 범위의 핀들의 수에 대해 보인다. 도 32c에서, 연결된 핀 구조의 폭을 따른 붕괴 전의 임계 높이가 다른 핀 폭(f)들과 1 내지 10 범위의 핀들의 수에 대해 보인다. 연결된 핀들의 더 큰 블록들 내의 촉매의 유랑을 방지하기 위해 링크된 망(linked mesh)이 아래에 도시된 바와 같이 6x4 핀들의 블록에 대해 사용될 수 있다. 도 32d는 연결된 핀 구조의 폭을 따른 붕괴 전의 임계 높이가 다른 핀 폭(f)들과 1 내지 10 범위의 핀들의 수에 대해 보이는 그래프(plot)이다.
CICE로 식각된 연결된 핀들로부터 장치들을 생성하기 위한 결정적인 단계들 중 하나는 핀들의 기부(base)에 얕은 트렌치 격리층(STI)을 생성하기 위한 유전층의 에치백(etch back)이다. 이 단계는 SOI(절연층 상의 실리콘) 웨이퍼가 아닌 이 프로세스의 모든 실시예에 필수적이다. SiOx 등의 절연층이 원자층 증착 등의 등각 증착 방법을 사용하여 폭 15nm 미만의 고 종횡비 핀들 상에 적층될 수 있다. 유전층의 시한(timed) 에치백이 핀 자체에는 영향을 미치지 않고 핀들의 기부에 이상적으로 ~100nm 두께의 STI를 생성할 것이다. 전형적으로 플라즈마 식각이 이 프로세스에 사용된다. 그러나 플라즈마 식각 프로세스의 물리적 성분이 핀들을 손상시킬 수 있다. 기상 HF가 핀들을 손상시키지 않고 유전층을 에치백하는 순수한 화학적 식각 프로세스로 사용될 수 있다. 한 실시예에서, (질화 실리콘 등의) 별도의 재질이 산화물 유전층의 적층 전에 ALD를 사용하여 핀들 둘레에 적층될 수 있다. 이는 핀들 상에 식각 저지(층)를 생성하여 선택적 화학 식각에서의 어떤 손상을 방지할 것이다.
이러한 에치백 프로세스의 중심으로부터 모서리까지의 균일성이 제어될 필요가 있다. 이는 기상 HF 설정에서 복수의 온도 영역들의 사용으로 이뤄질 수 있다. “선행(send ahead)" 웨이퍼는 시한 식각을 최적화하고 식각 속도와 깊이의 불연속성들로 여러 영역들을 매핑하는(map) 데 사용될 수 있다. 이 불연속성은 균일한 식각 깊이들을 생성할 수 있게 국부적 식각 속도를 수정하도록 국부적으로 높고 낮은 온도 영역들을 생성함으로써 완화될 수 있다.
이와는 달리, 폴리머를 포함하는 실리콘이 웨이퍼의 모서리 등 높은 식각 속도를 가지는 위치들에 잉크젯을 사용하여 정확히 분사(dispense)될 수 있다. 이 분사 양은 선행 웨이퍼로부터의 데이터를 사용하여 정확히 결정될 수 있다. 이어서 기판이 최적화된 온도로 베이킹되어(baked) 기판 상에 의도적인 불균일 높이들을 생성한다. 이는 기상 HF의 불균일한 식각으로 보상(cancel out)되어, STI를 생성하는 최종 식각 균일성이 표준사양 내에 들 것을 보장한다.
다른 실시예에서, finFET의 벌크 Si와 나노시트 FET의 나노시트는, SiSE 프로세스 동안 층의 전계, 식각액 농도 및/또는 도핑 농도가 식각된 층이 식각 후 유공이 되도록 식각함으로써 유공의 바닥 층을 생성함으로써 서로 전기적으로 격리될 수 있다. 유공의 바닥 층은 100nm 두께일 수 있다. 이어서 유공 층이 선택적으로 산화되어 핀들의 바닥에, 이에 따라 얕은 트렌치 격리층(STI)으로 작용하여 핀들의 바닥에 핀들을 전기적으로 격리하는 산화 유공 Si를 생성한다. 나노시트 FET에 대해서는, 바닥의 유공 층이 산화될 때 교번하는 유공 층들 역시 산화될 수 있다.
본 발명의 여러 실시예들이 FinFET를 제조하는 기법들을 제공한다. 예를 들어 일부 실시예들에서, 촉매는 리소그래피를 사용하여 패터닝되어, Pt, Pd, Ru, Au 등의 불연속한 촉매를 적층하고, 화학적 기계적 연마 또는 리프트오프를 수행한다. 이와는 달리, 리소그래피 이후 촉매의 선택적 전착(electrodeposition)이 수행될 수 있다. SiSE 프로세수 후, 촉매 재질은 (예를 들어 왕수 등의) 습식 식각을 사용하여 제거되거나 또는 절연층을 사용하여 장치 층들로부터 격리될 수 있다. STI 층을 생성하기 위해, 절연층이 적층되어 평탄화될 수 있다. 다음 과도한 핀 연결구조의 리소그래피 및 식각이 수행될 수 있다. 이어서, 응력 라이너 재질의 리소그래피 및 적층이 수행될 수 있다. 필요하다면 얕은 트렌치 격리층(STI)을 얻기 위한 에치백이 시한 기상 HF(timed vapor HF) 등의 방법을 사용하여 수행될 수 있다. 나노시트 트랜지스터에 대해서는, 현수된 나노시트를 얻기 위한 교번 층들의 선택적 제거가 수행된다. 예를 들어, 일부 실시예들은 Si에 대해 선택적으로 SixGe1-x를, 및/또는 Si에 선택적으로 유공 Si를 식각할 수 있다. 이어서 더미 게이트가 패터닝될 수 있다. 예를 들어 일부 실시예들에서, 더미 게이트 패턴을 위한 리소그래피가 수행되어 (산화물, 폴리 Si 등의) 더미 게이트 재질이 적층될 수 있다. 더미 게이트 둘레에 스페이서가 적층되고 여분의 재질이 패터닝/식각이 수행될 수 있다. 산화물 충전과 에치백이 수행될 수 있다. 일부 실시예들에서, S/D 영역을 노출시키기 위해 리소그래피가 수행될 수 있다. 폴리 실리콘 더미 게이트는 식각 제거되어 고 k 유전층과 금속 게이트로 교체될 수 있다. 이어서 산화실리콘 등의 절연층이 적층되어 평탄화됨으로써 트랜지스터 층들의 제조를 완료할 수 있다. 이어서 금속 층 접점들을 생성하는 추가적 처리가 이뤄짐으로써 작동하는(working) 트랜지스터 장치를 생성하고, 산화물 충전과 금속 층들의 평탄화가 완료된다.
결론(Conclusion)
문맥이 명확히 달리 요구하지 않는 한, 전체 상세한 설명과 청구항에서, “포함하다(comprise)", "포함하는(comprising)" 등의 단어들은 배타적, 또는 소진적(exhaustive) 의미가 아니라 포괄적(inclusive) 의미로 해석되어야 하는데; 다시 말해 ”포함하지만 이에 제한되지 않는(including, but not limited to)“의 의미로 해석되어야 한다. 이 명세서에 사용된 비와 같은 ”연결된(connected), "결합된(coupled)" 또는 그 어떤 변형은 둘 이상의 부재들 간의 직접적이건 간접적이건 어떤 연결 또는 결합을 의미하며; 부재들 간의 결합 또는 연결은 물리적, 논리적 또는 그 조합이 될 수 있다. 또한 “여기서(herein)", "위(above)", "아래(below)" 등의 단어와 유사한 도입(import)의 단어들은 본원(명세서)에서 사용될 때, 본원(명세서)의 어떤 특정한 부분이 아니라 본원(명세서)을 전체적으로 지칭한다. 문맥이 허용하면, 단수 또는 복수의 숫자를 사용하는 이상의 상세한 설명 내의 단어들은 복수 또는 단수의 수의 각각도 포함할 수 있다. 둘 이상의 항목들을 인용하는 ”or"라는 단어느 이어지는 단어들의 모든 해석들을 포괄하는데; 목록 내의 항목들 중의 어느 것, 목록 내의 모든 항목들, 및 목록 내의 항목들의 어떤 조합을 포괄한다.
본 발명의 예들에 대한 이상의 상세한 설명은 소진적(exhaustive)이거나 본 발명을 위에 개시된 정확한 형태로 한정할 것을 의도한 것이 아니다. 본 발명의 구체적 예들은 이상에서 예시적 목적들로만 기술되었으며, 당업계에 통상의 기술을 가진 자들이 인식할 수 있다시피 본 발명의 범위 내에서 여러 가지 동등한 수정이 가능하다. 예를 들어, 프로세스들 또는 블록들이 주어진 순서로 표현되었지만, 대체적인 구현예들은 다른 순서의 단계들을 가지는 루틴(routine)을 수행하거나 다른 순서의 블록들을 가지는 시스템을 채택할 수 있고, 일부 프로세스 또는 블록들은 삭제, 이동, 추가, 분할, 조합, 및/또는 수정되어 대체안 또는 부분조합(subcombination)들을 제공할 수 있다. 이 프로세스 또는 블록들의 각각은 다양하게 다른 방법들로 구현될 수 있다. 또한 프로세스 또는 방법들이 시간상 순차적으로(in series) 수행되는 것으로 도시되었으나, 이 프로세스 또는 방법들은 그 대신 동시에(in parallel) 수행 또는 구현되거나 다른 시간들에 수행될 수 있다. 또한 이 명세서에 기재된 어떤 구체적인 수치는 단지 예들로; 대체적인 구현예들은 다른 값 또는 범위들을 채택할 수 있다.
이 명세서에 제공된 본 발명의 교시들은 반드시 전술한 시스템이 아니라 다른 시스템들에도 적용될 수 있다. 전술한 여러 예들의 요소와 행위들은 조합되어 본 발명의 또 다른 구현예들을 제공할 수 있다. 본 발명의 일부 다른 구현예들은 위에 기재된 구현예들에 추가적 요소들을 포함할 수 있을 뿐 아니라 더 적은 요소들을 포함할 수도 있다.
이들 및 다른 변경들은 이상의 상세한 설명을 알고 나면(in light of) 본 발명에 대해 이뤄질 수 있다. 이상의 설명이 본 발명의 어떤 예들을 기재하고, 고려할 수 있는 최선의 양태(best mode)를 기재하지만, 이상에서 아무리 상세히 기재되었더라도 본 발명은 여러 가지 방식들로 구현될 수 있다. 여전히 이 명세서에 개시된 본 발명에 포괄되면서도, 시스템의 상세들은 그 구체적인 구현예에서 상당히 변동할 수 있다. 전술한 바와 같이, 본 발명의 어떤 특징이나 국면(aspect)들을 설명할 때 사용된 특정한 용어들은 그 용어가 연계된 본 발명의 어떤 구체적인 특성, 특징, 또는 국면들로 제한하도록 그 용어가 이 명세서에서 재정의(redefine)된다는 의미를 내포한다고 받아들여서는 안 된다. 일반적으로 다음 청구항들에 사용된 용어들은 위 상세한 설명 부분이 그 용어를 명시적으로 규정하지 않는 한, 본 발명을 이 명세서에 개시된 구체적 예들로 한정하는 것으로 해석해서는 안 된다. 이에 따라, 본 발명의 실제적 범위는 개시된 예들뿐 아니라 청구항들로 정의되는(under) 발명을 실시 또는 구현하는 모든 동등한 방식들까지 포괄한다.
청구항들의 수를 줄이기 위해, 본 발명의 어떤 국면들이 이하에 어떤 청구항 형태로 표현되지만, 본원인은 본 발명의 다양한 국면들을 임의의 수의 청구항 형태들로 고려한다. 예를 들어, 본 발명의 단지 한 국면만이 컴퓨터 판독 가능한 매체 청구항으로 기재되었지만, 다른 국면들도 마찬가지로 컴퓨터 판독 가능한 매체로 구현되거나, 또는 기능수단(means-plus-function) 청구항 등의 다른 형태로 구현될 수 있다. 미국특허법 112(f)조(35 U.S.C. §112(f))의 적용을 받고자 의도한 청구항들은 “~의 수단(means for)라는 단어들로 시작할 것이지만, 다른 어떤 문맥에서의 ”위한(for)"은 미국특허법 112(f)조의 적용을 의도한 것이 아니다. 이에 따라, 본원인은 본원의 출원 후에 본원 또는 계속 출원(a continuing application)의 어느 것이건 이러한 추가적 청구항 형태를 추구할 권리를 유보한다.
Claims (221)
- 촉매 유도 화학적 식각의 신뢰성을 향상시키는 방법으로:
반도체 재질의 표면에 촉매 층을 패터닝하는 단계로, 상기 촉매 층이 복수의 특징부들과 상기 복수의 특징부들 중 둘 이상의 사이의 리소그래피 링크들을 포함하는 단계와;
상기 반도체 재질의 상기 표면 상의 상기 패터닝된 촉매 층을 식각액에 노출시키는 단계로, 상기 패터닝된 촉매 층이 상기 반도체 재질의 식각이 상기 복수의 특징부에 대응하는 구성된 구조들과 상기 링크들에 해당하는 갭들을 형성하게 하는 단계와; 및
상기 갭들을 채우기에 충분한 재질을 적층하는 단계를
포함하는 방법. - 제1항에 있어서,
상기 리소그래피 링크들이 상기 촉매 층의 거의 고립된 노드들을 결합하는 연결 라인들을 가지는 방법. - 제1항에 있어서,
상기 패터닝된 촉매 층 내의 상기 리소그래피 링크들이 고 종횡비 구조들의 끊어진 부분을 형성하고, 상기 끊어진 부분을 Si02, SiN, 에피택셜 Si, W, TiN, 또는 카본으로 채우는 단계를 더 포함하는 방법. - 제1항에 있어서,
상기 재질이:
단결정 벌크 실리콘 웨이퍼, 기판 상에 적층된 100nm보다 큰 두께의 폴리 실리콘 층, 기판 상에 적층된 100nm보다 큰 두께의 비정질 실리콘 층, SOI(절연층 상 실리콘) 웨이퍼, 또는 기판 상에 적층된 100nm보다 큰 두께의 에피택셜 실리콘 층
중의 하나인 방법. - 제1항에 있어서,
상기 재질이: 변동되는 도핑 수준 및 도펀트, 고농도 도핑 실리콘과 저농도 도핑 실리콘, 도핑되지 않은 실리콘과 도핑된 실리콘 또는 게르마늄, 실리콘과 SixGe1-x, 달리 도핑된 실리콘 및/또는 SixGe1-x, 달리 도핑된 실리콘 및/또는 Ge, 또는 Si 및 Ge의 반도체 재질의 교번하는 층들을 포함하는 방법. - 제5항에 있어서,
상기 구성된 구조들이 공극률, 공극 크기, 공극 방향, 식각 속도, 또는 열처리 속도 중의 적어도 하나에 주기적 변동을 가지는 방법. - 제5항에 있어서,
상기 각 교번하는 층의 두께가 1nm 내지 100nm인 방법. - 제5항에 있어서,
상기 교번하는 층 들 중의 적어도 하나가 선택적으로 제거되는 방법. - 제8항에 있어서,
상기 SixGe1-x 층들이 HCl로 제거되어 Si 나노시트 및/또는 횡방향 나노와이어들을 생성하는 방법. - 제5항에 있어서,
상기 도핑된 층들 중의 하나가 CICE에 사용되는 식각액의 존재 하에 유공이 되는 방법. - 제10항에 있어서,
상기 유공 Si 층들이 HF, 기상 HF, HF 및 약한 산화제, KOFI, 또는 TMAFI로 제거되는 방법. - 제1항에 있어서,
상기 촉매 층이 식각액의 존재 하에서 상기 반도체 재질로 파고들어가는 방법. - 제1항에 있어서,
상기 식각액이 다음:
HF or NH4F를 포함하는 불소종 화학물질;
H202, KMn04, 또는 용해 산소 등의 산화제;
에탄올, 이소프로필알코올, 또는 에틸렌글리콜 등의 알코올; 또는
정제수, 디메틸술폭시드(DMSO) 등의 양성자성, 반 양성자성, 극성 및 비극성 용제들
중의 적어도 둘을 포함하는 방법. - 제1항에 있어서,
상기 반도체 재질이 Ge, GaAs, GaN, Si, SiC, SiGe, InGaAs, 및 다른 IV족, lll-V족, ll-V족 원소들 또는 화합물들이 될 수 있는 방법. - 제1항에 있어서,
상기 촉매 층이 다음:
Au, Pt, Pd, Ru, Ag, Cu, Ni, W, TiN, TaN, Ru02, Ir02, 또는 그래핀 중의 하나 이상을 포함하는 방법. - 제1항에 있어서,
상기 구성된 구조들이 100nm 미만의 적어도 하나의 횡방향 치수와; 적어도 5:1인 최소 횡방향 치수에 대한 높이의 종횡비를 가지는 방법. - 제1항에 있어서,
시간 변동 전계가 상기 식각된 나노구조들의 교번하는 층들을 산출하는 데 사용되고, 상기 교번하는 층들 중의 적어도 하나는 유공인 방법. - 제17항에 있어서,
상기 구성된 구조들이 다음: 공극률, 공극 크기, 공극 방향, 식각속도, 및 열처리 속도 중의 적어도 하나에 주기적 변동을 가지는 방법. - 제 17항에 있어서,
상기 유공 Si 층들이 HF, 기상 HF, HF 및 약한 산화제, KOFI, 또는 TMAFI를 사용하여 제거되는 방법. - 제1항에 있어서,
상기 연결 링크들을 수정한 후의 결과적인 구조물이 finFET, 횡방향 나노와이어 FET, 또는 나노시트 FET의 후속 형성에 사용되는 방법. - 제20항에 있어서,
유전층이 적층되고, 시한 화학적 식각이 벌크 finFET 또는 나노시트 FET의 얕은 트렌치 격리층의 생성에 사용되는 방법. - 제1항에 있어서,
상기 반도체 구조들이 DRAM 셀들의 구성에 사용되는 방법. - 제1항에 있어서,
상기 반도체 구조들이 3D NAND 플래시의 구성에 사용되는 방법. - 촉매 유도 화학적 식각에 의한 고 종횡비 반도체 구조의 상당한 붕괴를 방지하는 방법으로:
반도체 재질의 표면에 촉매 층을 패터닝하는 단계로, 상기 촉매 층이 복수의 특징부들과 상기 복수의 특징부들 중 둘 이상의 사이의 리소그래피 갭들을 포함하는 단계와;
상기 반도체 재질의 상기 표면 상의 상기 패터닝된 촉매 층을 식각액에 노출시키는 단계로, 상기 패터닝된 촉매 층이 상기 반도체 재질의 식각이 상기 복수의 특징부에 대응하는 구성된 구조들과 상기 갭들에 해당하는 링크들을 형성하게 하는 단계와; 및
하나 이상의 상기 링크들을 수정하는 단계를
포함하는 방법. - 제24항에 있어서,
상기 상호 연결된 고 종횡비 구조물들의 상기 리소그래피 링크들이 다음 방법들: 산화, 질화, 선택적 식각, 정밀한 정렬을 수반하는 리소그래피와 상기 링크의 어떤 부분들의 플라즈마 식각들 중의 하나 이상으로 선택적 수정되는 방법. - 제24항에 있어서,
상기 재질이:
단결정 벌크 실리콘 웨이퍼, 기판 상에 적층된 100nm보다 큰 두께의 폴리 실리콘 층, 기판 상에 적층된 100nm보다 큰 두께의 비정질 실리콘 층, SOI(절연층 상 실리콘) 웨이퍼, 또는 기판 상에 적층된 100nm보다 큰 두께의 에피택셜 실리콘 층
중의 하나인 방법. - 제24항에 있어서,
상기 재질이: 변동되는 도핑 수준 및 도펀트, 고농도 도핑 실리콘과 저농도 도핑 실리콘, 도핑되지 않은 실리콘과 도핑된 실리콘 또는 게르마늄, 실리콘과 SixGe1-x, 달리 도핑된 실리콘 및/또는 SixGe1-x, 달리 도핑된 실리콘 및/또는 Ge, 또는 Si 및 Ge의 반도체 재질의 교번하는 층들을 포함하는 방법. - 제24항에 있어서,
상기 재질이 반도체 재질의 교번하는 층들을 포함하고, 상기 반도체 재질들이 변동되는 도핑 수준 및 도펀트, 고농도 도핑 실리콘과 저농도 도핑 실리콘, 도핑되지 않은 실리콘과 도핑된 실리콘 또는 게르마늄, 실리콘과 SixGe1-x, 달리 도핑된 실리콘 및/또는 SixGe1-x, 달리 도핑된 실리콘 및/또는 Ge, 또는 Si 및 Ge를 가지는 방법. - 제28항에 있어서,
상기 구성된 구조들이 공극률, 공극 크기, 공극 방향, 식각 속도, 또는 열처리 속도 중의 적어도 하나에 주기적 변동을 가지는 방법. - 제28항에 있어서,
상기 각 교번하는 층의 두께가 1nm 내지 100nm인 방법. - 제28항에 있어서,
상기 교번하는 층 들 중의 적어도 하나가 선택적으로 제거되는 방법. - 제31항에 있어서,
상기 SixGe1-x 층들이 HCl로 제거되어 Si 나노시트 및/또는 횡방향 나노와이어들을 생성하는 방법. - 제28항에 있어서,
상기 도핑된 층들 중의 하나가 CICE에 사용되는 식각액의 존재 하에 유공이 되는 방법. - 제33항에 있어서,
상기 유공 Si 층들이 HF, 기상 HF, HF 및 약한 산화제, KOFI, 또는 TMAFI로 제거되는 방법. - 제24항에 있어서,
상기 촉매 층이 식각액의 존재 하에서 상기 반도체 재질로 파고들어가는 방법. - 제24항에 있어서,
상기 식각액이 다음:
HF or NH4F를 포함하는 불소종 화학물질;
H202, KMn04, 또는 용해 산소를 포함하는 산화제;
에탄올, 이소프로필알코올, 또는 에틸렌글리콜을 포함하는 알코올; 또는
정제수, 디메틸술폭시드(DMSO)를 포함하는 양성자성, 반 양성자성, 극성 및 비극성 용제들
중의 적어도 둘을 포함하는 방법. - 제24항에 있어서,
상기 반도체 재질이 Ge, GaAs, GaN, Si, SiC, SiGe, InGaAs, 및 다른 IV족, lll-V족, ll-V족 원소들 또는 화합물들이 될 수 있는 방법. - 제24항에 있어서,
상기 촉매 층이 다음:
Au, Pt, Pd, Ru, Ag, Cu, Ni, W, TiN, TaN, Ru02, Ir02, 또는 그래핀 중의 하나 이상을 포함하는 방법. - 제24항에 있어서,
상기 구성된 구조들이 100nm 미만의 적어도 하나의 횡방향 치수와; 적어도 5:1인 최소 횡방향 치수에 대한 높이의 종횡비를 가지는 방법. - 제24항에 있어서,
시간 변동 전계가 상기 식각된 나노구조들의 교번하는 층들을 산출하는 데 사용되고, 상기 교번하는 층들 중의 적어도 하나는 유공인 방법. - 제40항에 있어서,
상기 구성된 구조들이 다음 - 공극률, 공극 크기, 공극 방향, 식각속도, 및 열처리 속도 중의 적어도 하나에 주기적 변동을 가지는 방법. - 제 40항에 있어서,
상기 유공 Si 층들이 HF, 기상 HF, HF 및 약한 산화제, KOFI, 또는 TMAFI를 사용하여 제거되는 방법. - 제24항에 있어서,
상기 연결 링크들을 수정한 후의 결과적인 구조물이 finFET, 횡방향 나노와이어 FET, 또는 나노시트 FET의 후속 형성에 사용되는 방법. - 제43항에 있어서,
유전층이 적층되고, 시한 화학적 식각이 벌크 finFET 또는 나노시트 FET의 얕은 트렌치 격리층의 생성에 사용되는 방법. - 제24항에 있어서,
상기 반도체 구조들이 DRAM 셀들의 구성에 사용되는 방법. - 제24항에 있어서,
상기 반도체 구조들이 3D NAND 플래시의 구성에 사용되는 방법. - 촉매 유도 화학적 식각에 의한 고 종횡비 반도체 구조의 상당한 붕괴를 방지하는 방법으로:
패터닝된 촉매 층 상 또는 둘 이상의 붕괴되지 않은 반도체 구조들에 걸쳐 재질을 적층하여 지지 구조를 생성하는 단계와; 및
상기 지지 구조를 식각액에 노출시켜 상기 재질로 고 종횡비 반도체 구조를 형성함으로써 상기 고 종횡비 반도체 구조의 상당한 붕괴를 방지하는 단계를
포함하는 방법. - 제47항에 있어서,
상기 붕괴되지 않은 반도체 구조들이 다음 프로세스들: 플라즈마 식각, 건식 식각, 화학적 식각, 및 촉매 유도 화학적 식각 중의 하나 이상의 프로세스로 구성되는 방법. - 제47항에 있어서,
상기 구조의 기판이 하나 이상의 반도체 박막들을 포함하는 방법. - 제47항에 있어서,
상기 재질이 Cr, 폴리머, 카본, Cr203, or Al203를 포함하는 식각액 저항 물질인 방법. - 제47항에 있어서,
상기 재질이 상기 구조들의 상단 또는 그 길이를 따른 어느 하나에 적층되는 방법. - 제51항에 있어서,
상기 재질의 적층 위치가 상기 붕괴되지 않은 구조물들의 상단으로부터 L/N의 높이에 위치하는데, 여기서 L은 상기 구조물의 높이이고, N은 1 이상의 수로 붕괴를 방지하기 위한 높이 안정성 역학에 의해 결정되는 방법. - 제47항에 있어서,
상기 재질이 상기 적층 동안 또는 상기 식각액으로의 노출 후에 유공이 되는 방법. - 제47항에 있어서,
CICE 동안의 촉매 박막으로의 식각액 흐름을 보장하기 위해 캐핑 재질이 패터닝되는 방법. - 제47항에 있어서,
상기 고 종횡비 반도체 구조들 사이의 공백들이 제2 재질로 채워지는 방법. - 제55항에 있어서,
상기 지지 구조 재질이 상기 제2 재질이 더 채워지고 난 후 선택적 제거되는 방법. - 제56항에 있어서,
상기 구조들이 DRAM 셀들의 구성에 사용되는 방법. - 제56항에 있어서,
상기 구조들이 수직 채널들을 가지는 3D NAND 플래시 어레이들의 구성에 사용되는 방법. - 촉매 유도 화학적 식각을 수행하는 장치로:
반도체 웨이퍼의 적어도 하나의 표면 상에 촉매를 포함하는 상기 반도체 기판과 식각액을 수납하는 프로세스 챔버와;
상기 프로세스 챔버 내의 환경 특성들을 제어하도록 구성된 복수의 액튜에이터들과;
상기 복수의 액튜에이터를 통해 상기 하나 이상의 환경 특성들을 조정함으로써 상기 반도체 웨이퍼에 걸친 상기 촉매 유도 화학적 식각의 속도를 제어하는 제어 시스템과: 및
삭기 식각액을 제거하는 세척 스테이션을
포함하는 장치. - 제59항에 있어서,
상기 환경 특성들이 온도, 증기압, 전계, 식각액 농도, 식각액 조성, 및 조명을 포함하는 장치. - 제59항에 있어서,
상기 세척 스테이션이 상기 프로세스 챔버와 동일한 장치. - 제59항에 있어서,
상기 세척이 별도의 장치에서 이뤄지는 장치. - 제59항에 있어서,
상기 세척이 상기 식각이 완료되면 정제수를 사용하여 상기 기판으로부터 상기 식각액의 모든 화학물질을 제거하고, 상기 기판이 건조 가열 질소 또는 청정 건조 공기로 건조되어 이뤄지는 장치. - 제59항에 있어서,
상기 식각 상태를 검출하는 복수의 센서들을 더 포함하는 장치. - 제64항에 있어서,
상기 식각 상태가 다음: 식각 깊이, 식각되는 교번 층들의 수, 식각액과 접촉하는 도핑된 반도체 재질의 전기 도전성, 특징부의 광학적 특성, 및 상기 식각 프로세스 동안 및/또는 이후에 측정한 상기 특징부의 전기적 특성들 중의 하나 이상을 포함하는 장치. - 제59항에 있어서,
설비를 통해 처리되는 선행 웨이퍼와, 상기 선행 웨이퍼의 식각 상태를 감지하는 오프라인 측정 시스템을 더 포함하는 장치. - 제66항에 있어서,
상기 오프라인 측정이 상기 선행 웨이퍼에서 통지되는 프로세스 이탈을 평가하는 장치. - 제59항에 있어서,
표면 장력 구배가 상기 고 종횡비 구조물들의 붕괴를 방지할 수 있게 하는 유체를 이송하는 건조 기구를 더 포함하는 장치. - 제59항에 있어서,
국부적 및/또는 전체적 식각 깊이가 다음:
전압, 전류, 정정용량, 저항, 또는 인덕턴스에 기반한 전계 측정들;
카메라, 광케이블, 또는 분광계 및 화상 처리를 사용하는 광학적 측정들; 또는
열 척 또는 미소거울을 사용하는 열 측정들
중의 하나 이상을 사용하여 감시되는 장치. - 제69항에 있어서,
상기 광학적 측정이 상기 실리콘을 통한 프로세스 감시를 가능하게 하는 IR 파장에서 수행되는 장치. - 제59항에 있어서,
상기 국부적 및/또는 전체적 식각 깊이가 다음:
모서리 효과와 누설을 방지하는 복수의 일치 전계들로, 원하는 파형, 진폭, 주파수의 AC 또는 DC 전계를 인가하는 국부적 전극들;
레이저 및 원하는 파장의 광원을 사용한 상기 식각될 기판의 전면 또는 배면의 국부적 조명;
식각 깊이 변동을 안정시키기 위한 열 척 또는 미소거울을 사용한 국부 영역들의 온도 변화들; 또는
식각 속도를 국부적으로 수정하기 위한 잉크젯을 사용한 국부적 식각액 농도 변화와 분사에 의한 식각액 성분 또는 공기 방울의 차단 또는 강화
중의 하나 이상을 사용하여 제어되는 장치. - 제54항에 있어서,
상기 국부적 및/또는 전체적 식각액 농도가 상기 촉매 유도 화학적 식각 동안:
상기 식각 용액의 굴절률; 또는
상기 식각 용액의 도전성을
사용하여 감시되는 장치. - 제59항에 있어서,
상기 국부적 및/또는 전체적 식각액 농도가 상기 촉매 유도 화학적 식각 동안:
상기 식각액의 흐름 제어 및 순환;
상기 기판의 스핀;
균일한 식각액 농도를 생성하는 디퓨저;
상기 식각액의 확산을 위한 온도 구배;
상기 식각액의 확산을 구동하는 화학약품들의 국부적 추가;
음향 스트리밍;
공기의 분사; 또는
식각액의 소모 성분의 국부적 추가를;
사용하여 제어되는 장치. - 제59항에 있어서,
국부적 및/또는 전체적 온도를 감지 및 제어하는 구성요소들을 포함하고, 여기서:
미소거울들이 상기 웨이퍼들을 전면 또는 배면으로부터 가열하는 데 사용되고;
전극들이 다이 위의 용액들을 국부적으로 가열하는 데 사용되며;
상기 각 다이에 대한 개별 “웰들”이 유한한 양의 식각액이 채워져 펌핑/순환됨으로써 제어된 온도를 가지는 장치. - 제59항에 있어서,
상기 식각 용액이 거의 0의 식각 속도에 대한 저온으로 유지되고, 국부적 가열이 다이 당의 식각을 시작/제어/정지시키는 데 사용되는 장치. - 제59항에 있어서,
국부적 및/또는 전체적 전계를 감시 및 제어하는 구성요소들을 포함하고:
전기 바이어스가 반도체 기판에 인가되었을 때, 식각 프로파일을 실시간으로 제어하도록 구성된 전계 어레이 기구와; 및
상기 식각의 진행에 따라 상기 반도체 기판에 걸친 전류와 전압을 측정하여 장치 내에서 식각될 교번 층들의 수를 결정하거나 또는 나노구조 식각의 식각 저지 표시기로 구성되는 인라인 전기 측정과 전기 기계적 식각 저지 기구를 포함하는 장치. - 제59항에 있어서,
국부적 및/또는 전체적 전계를 감시 및 제어하는 구성요소들을 포함하고:
패터닝된 바닥 전극이 촉매 패턴에 기반하는 설계로 사용되거나;
전계들이 교번하는 유공/무공 층들을 구성하는 데 사용되거나;
전체적/국부적 전계들이 상기 촉매의 유랑을 방지하기 위해 사용되거나;
전계들이 어떤 파장, 주파수 및 지속 시간에서 구형 파형을 가지거나;
전극들이 상기 웨이퍼의 전면측 또는 배면측 상의 툴에 패터닝되거나;
전극들이 예를 들어 SOIOI 웨이퍼인 웨이퍼의 전면, 배면, 또는 전면과 배면 사이에 패터닝되거나;
전기 접점이 O-링 외부의 금속 브러시를 사용하여 웨이퍼에 구성되거나;
모서리로부터 중심으로의 국부적 변동이 펄스 전계에 의해 제어되거나; 또는
식각 균일성과 깊이가 각 국부적 전극의 I, V, R, C 측정에 의해 상기 웨이퍼에 걸쳐 감시되는 장치. - 제59항에 있어서,
상기 잉크젯들이 상기 반도체 재질의 부분 위에 상기 식각 용액을 공급하도록 구성되는 장치. - 제78항에 있어서,
상기 잉크젯들이 식각을 요구하는 위치에 상기 식각액 성분들을 공급하는 장치. - 제79항에 있어서,
상기 식각을 요구하는 위치가, 나중에 제거될 패터닝된 포토레지스트, Cr, 폴리머, 또는 AI2O3를 포함하는 식각 저항 물질에 의한 벽들로 격리되는 장치. - 제59항에 있어서,
상기 촉매 유도 화학적 식각 프로세스가:
기상 H202와 기상 HF를 교번적으로 맥동시키거나;
액상 H202와 액상 HF를 교번적으로 맥동시키거나;
기상 H202와 액상 HF를 교번적으로 맥동시키거나;
액상 H202와 기상 HF를 교번적으로 맥동시키거나; 또는
유공 층들에는 더 강한 산화제를 사용하고 무공 층들에는 더 약한 산화제를 사용하여 수행되는 장치. - 제 59항에 있어서,
상기 식각액이 기상 또는 이온 형태이며, 상기 장치가:
열 척을 사용한 국부적 온도 제어와;
각 구성요소의 증기압의 감시와; 및
플라즈마 형태의 전계의 인가를
포함하는 장치. - 제59항에 있어서,
촉매 유도 화학적 식각을 위해 감시 및 제어를 위한 모든 구성요소들을:
설정이 산업 표준 웨이퍼들 또는 표준 CMOS 프로세스들을 거칠 웨이퍼를 식각할 수 있고;
상기 설정이 모든 기판들과, 식각 구성요소들과, 및 화학약품들의 자동화도니 조작을 제공하며;
상기 구성요소들이 상기 툴의 다른 부분들과 나란히 배치되고 전계 감시 및 제어를 위한 국부적 및/또는 전체적 구성요소들을 포함하고;
상기 구성요소들이 전계 구성요소들과, 잉크젯과, 및 온도 제어 구성요소들을 수용하도록 배치되며; 그리고
상기 설정이 상기 식각액의 화학약품에 적합하도록 배치하는 장치. - 교번하는 다중층 나노구조들을 구성하는 방법으로:
반도체 재질을 제공하는 단계와;
상기 반도체 재질 상에 촉매 층을 패터닝하는 단계와;
상기 패터닝된 촉매 층을 식각액에 노출시키는 단계로, 상기 패터닝된 촉매 층과 상기 식각액이 수직 나노구조들을 형성하도록 상기 반도체 재질을 식각시키는 단계와;
상기 반도체 재질을 시간 변동 전계에 노출시켜 상기 식각된 나노구조들의 교번하는 층들을 산출하는 단계로, 상기 교번하는 층들 중의 적어도 하나가 유공인 단계와;
상기 나노구조의 적아도 일부에 제2 재질을 채우는 단계와; 및
상기 교번하는 층들 중의 적어도 하나를 그 화학적 조성을 변경하거나 이를 제거하도록 선택적으로 처리하는 단계를
포함하는 방법. - 제84항에 있어서,
상기 재질이: 단결정 벌크 실리콘 웨이퍼, 기판 상에 적층된 100nm보다 큰 두께의 폴리 실리콘 층, 기판 상에 적층된 100nm보다 큰 두께의 비정질 실리콘 층, 절연층 상 실리콘(SOI) 웨이퍼, 또는 기판 상에 적층된 100nm보다 큰 두께의 에피택셜 실리콘 층
중의 하나인 방법. - 제84항에 있어서,
상기 촉매 층이 의도된 설계와 리소그래피 링크를 포함하고, 상기 리소그래피 링크가 상기 척매 층 및/또는 상기 반도체 재질의 둘 이상의 고립된 특징부들을 거의 연결하는 방법. - 제86항에 있어서,
상기 리소그래피 링크가 상기 촉매 층의 거의 고립된 노드들을 결합하는 연결 라인들을 가지는 방법. - 제84항에 있어서,
상기 의도된 설계의 치수들이 SiSE 후의 상기 식각된 재질의 후처리 동안 산화물 층의 두께에 대해 수정되는 방법. - 제84항에 있어서,
상기 패턴이 연결 링크들을 생성하는 소정의 방법들을 사용하여 설계되는 방법. - 제84항에 있어서,
상기 패턴들이 선 및 공간, 원, 및 임의의 링크된 패턴이 될 수 있는 방법. - 제84항에 있어서,
전자 빔 리소그래피, 임프린트 리소그래피, 유도 자가 조립 중의 하나 이상으로 제조되는 방법. - 제91항에 있어서,
다른 전자빔 패턴들이 사진식각법 또는 임프린트 리소그래피로 정렬되어 마스터 패턴을 형성하는 방법. - 제92항에 있어서,
상기 마스터 패턴이 임프린트 리소그래피를 사용하여 상기 반도체 기판 상에 복제되는 방법. - 제84항에 있어서,
상기 패턴이 3D NAND 플래시 셀 어레이 아키텍처에 기반하여 설계되는 방법. - 제84항에 있어서,
상기 교번하는 층들을 가지는 결과적인 구조물이 횡방향 나노와이어 FET, 또는 나노시트 FET의 후속 형성에 사용되는 방법. - 제86항에 있어서,
상기 상호 연결된 고 종횡비 구조물들의 상기 링크들이 다음 방법들: 산화, 질화, 선택적 식각들 중의 하나 이상으로 수정되어; 붕괴 없이 거의 자립하는 반도체 구조들을 제공하는 방법. - 제87항에 있어서,
상기 상호 연결된 고 종횡비 구조들에 추가적 재질이 채워져 고 종횡비의 격리된 트렌치들을 구성하는 방법. - 제84항에 있어서,
프로세스 이탈을 거의 방지하도록 촉매 패턴을 설계하는 단계로, 상기 프로세스 이탈이 고 종횡비 나노구조의 붕괴와 고립된 촉매의 유랑을 포함하는 단계를 더 포함하는 방법. - 제84항에 있어서,
상기 촉매 층이 식각액의 존재 하에서 상기 반도체 재질로 파고들어가는 방법. - 제84항에 있어서,
상기 식각액이 다음:
HF or NH4F를 포함하는 불소종 화학물질;
H202, KMn04, 또는 용해 산소를 포함하는 산화제;
에탄올, 이소프로필알코올, 또는 에틸렌글리콜을 포함하는 알코올; 또는
정제수, 디메틸술폭시드(DMSO)를 포함하는 양성자성, 반 양성자성, 극성 및 비극성 용제들
중의 적어도 둘을 포함하는 방법. - 제84항에 있어서,
상기 반도체 재질이 Ge, GaAs, GaN, Si, SiC, SiGe, InGaAs, 및 다른 IV족, lll-V족, ll-V족 원소들 또는 화합물들이 될 수 있는 방법. - 제84항에 있어서,
상기 촉매 층이 다음: Au, Pt, Pd, Ru, Ag, Cu, Ni, W, TiN, TaN, Ru02, Ir02, 또는 그래핀 중의 하나 이상을 포함하는 방법. - 제84항에 있어서,
변조되는 전류 밀도를 가지는 상기 반도체 기판 상의 전계와 함께 촉매 층이, 상기 반도체 기판의 일부가 상기 식각액의 존재 하에 유공이 되는 주기적 부분들을 형성하게 하는 방법. - 제84항에 있어서,
교번하는 층들의 적어도 하나가 10% 미만의 공극률을 가지는 방법. - 제84항에 있어서,
교번하는 층들의 적어도 하나가 1% 미만의 공극률을 가지는 방법. - 제84항에 있어서,
교번하는 층들의 적어도 하나가 0.1% 미만의 공극률을 가지는 방법. - 제84항에 있어서,
상기 촉매 층이, 상기 촉매 층에 인접한 부분이 식각액의 존재 하에 유공이 되는 주기적 부분들을 형성하게 하는 방법. - 제84항에 있어서,
상기 반도체 기판의 유공 부분이 상기 식각액의 반응물질과 산출물들이 확산을 강화하는 방법. - 제84항에 있어서,
상기 구성된 구조물들이 100nm 미만의 한 횡방향 치수를 가지는 방법. - 제84항에 있어서,
상기 구성된 구조물들이 다음 - 공극률, 공극 크기, 공극 방향, 식각 속도, 및 열처리 속도들의 적어도 하나에 주기적 변동을 가지는 방법. - 제84항에 있어서,
상기 다중층들이 100nm보다 큰 전체 두께를 가지는 방법. - 제84항에 있어서,
붕괴되지 않은 상기 교번하는 다중층 나노구조가 3D NAND 플래시에 사용되는 방법. - 제84항에 있어서,
상기 유공의 교번하는 층들이 상당한 응력 없이 열처리를 가능하게 하는 공극률을 가지는 방법. - 제113항에 있어서,
상기 식각된 재질 스택을, 상기 교번하는 반도체 박막들의 둘 이상의 유공 층들이 완전히 산화되고, 상기 교번하는 반도체 박막들의 둘 이상의 무공 층들이 얇은 산화물 벽을 전개하도록 산화시키는 단계를 더 포함하는 방법. - 제114항에 있어서.
상기 무공의 교번하는 층이 10% 미만의 공극률을 가지는 방법. - 제115항에 있어서,
상기 무공 층들이 유공 층들에 비해 열처리에 저항을 가지는 방법. - 제115항에 있어서,
상기 무공 층들이 유공 층들에 비해 식각액의 화학약품에 저항을 가져 상기 유공 층들의 선택적 제거에 사용되는 방법. - 제113항에 있어서,
상기 유공의 교번하는 층들이 거의 용적의 증가 없이 산화가 가능한 공극률을 가지는 방법. - 제113항에 있어서,
상기 유공의 교번하는 층들이 거의 용적의 증가 없이 질화가 가능한 공극률을 가지는 방법. - 제113항에 있어서,
상기 재질이 상기 고 종횡비 나노구조의 특정한 영역에 리소그래피, 증착, 및 식각으로 적층되는 방법. - 제120항에 있어서,
상기 교번하는 층들 중의 하나가 10:1보다 큰 식각 선택성으로 선택적 제거되는 방법. - 제120항에 있어서,
상기 교번하는 층들 중의 하나가 50:1보다 큰 식각 선택성으로 선택적 제거되는 방법. - 제120항에 있어서,
어떤 재질이 적층되어. 선택적으로 제거된 상기 교번하는 층을 교체하는 방법. - 제123항에 있어서,
도전 라인들을 위한 상기 적층된 재질이: 질화탄탈륨, 텅스텐, 티타늄, 코발트, 구리 및 니켈 중의 하나 이상을 포함하는 방법. - 제123항에 있어서,
절연 라인들을 위한 상기 적층된 재질이: 산화실리콘, 질화실리콘, 저 k 유전체 중의 하나를 포함하는 방법. - 제120항에 있어서,
상기 교번하는 층들이 유공 및 무공 실리콘으로 구성되고, 상기 유공 실리콘 층들이 TMAH 또는 KOH를 포함하는 염기성 식각액 또는 불소 기반 식각액 또는 불소 기반 식각액 및 약한 산화제를 사용하여 제거되는 방법. - 제124항에 있어서,
상기 교번하는 층들이 도전 재질과 무공 실리콘으로 구성되고, 상기 무공 실리콘 층이 TMAH 또는 KOH를 포함하는 염기성 식각액 또는 불소 기반 식각액 또는 불소 기반 식각액 및 산화제를 사용하여 제거되는 방법. - 제117항에 있어서,
상기 교번하는 층들이 유공 산화실리콘과 무공 실리콘으로 구성되고, 상기 유공 산화실리콘 층이 HF와 완충 HF를 포함하는 액상 또는 기상의 불소기반 식각액을 사용하여 제거되는 방법. - 제126항에 있어서,
상기 무공 층들 위에 게이트와 도전 라인 재질을 선택적으로 적층하고 어닐링하여 상기 도전 라인들을 위한 규화물을 형성하는 단계를 더 포함하는 방법. - 제129항에 있어서,
상기 게이트와 도전 라인 재질이 다음: 질화탄탈륨, 텅스텐, 티타늄, 코발트 및 니켈 중의 하나를 포함하는 방법. - 제115항에 있어서,
워드라인 슬릿들을 보호하면서 채널 내에 메모리 박막과 산화물 충전재를 적층하는 단계를 더 포함하는 방법. - 제131항에 있어서,
상기 메모리 박막이 산화실리콘과 질화실리콘 및 산화실리콘의 3중층과, 및 도핑을 하거나 안 한 폴리 실리콘의 코어와, 및 실리콘 산화물 등의 절연층을 포함하는 방법. - 거의 붕괴되지 않는 교번하는 다중층이 적층된 나노구조들을 구성하는 방법으로:
교번하는 반도체 박막들의 둘 이상의 층들의 재질 스택을 생성하는 단계로, 상기 교번하는 반도체 박막들의 둘 이상의 층들의 각각이 다음 특성들: 재질, 도핑 농도, 및 도펀트 물질 중의 적어도 하나가 서로 다른 단계와;
상기 특성들이 다른 층들이 다음: 형태, 공극률, 식각 속도, 및 열처리 속도 중의 적어도 하나가 다른 식각된 나노구조들을 산출하도록 상기 재질 스택을 촉매 유도 화학적 식각으로 식각하는 단계와;
상기 나노구조들의 적어도 부분에 제2 재질을 채우는 단계와; 및
상기 교번하는 층들 중의 하나가 화학적 조성이 변화되거나 제거되도록 상기 교번하는 층들 중의 적어도 하나를 선택적으로 처리하는 단계를
포함하는 방법. - 제133항에 있어서,
상기 재질이 반도체 재질들의 교번하는 층들을 포함하고, 상기 반도체 재질들이 변동되는 도핑 수준 및 도펀트, 고농도 도핑 실리콘과 저농도 도핑 실리콘, 도핑되지 않은 실리콘과 도핑된 실리콘 또는 게르마늄, 실리콘과 SixGe1-x, 달리 도핑된 실리콘 및/또는 SixGe1-x, 달리 도핑된 실리콘 및/또는 Ge, 또는 Si 및 Ge를 가지는 방법. - 제133항에 있어서,
상기 촉매 층이 의도된 설계와 리소그래피 링크를 포함하고, 상기 리소그래피 링크가 상기 촉매 층 및/또는 상기 반도체 재질의 둘 이상의 고립된 특징부들을 거의 연결하는 방법. - 제135항에 있어서,
상기 리소그래피 링크가 상기 촉매 층의 거의 고립된 노드들을 결합하는 연결 라인들을 가지는 방법. - 제133항에 있어서,
상기 의도된 설계의 치수들이 SiSE 후의 상기 식각된 재질의 후처리 동안 산화물 층의 두께에 대해 수정되는 방법. - 제133항에 있어서,
상기 패턴이 연결 링크들을 생성하는 소정의 방법들을 사용하여 설계되는 방법. - 제133항에 있어서,
상기 패턴들이 선 및 공간, 원, 및 임의의 링크된 패턴이 될 수 있는 방법. - 제133항에 있어서,
전자 빔 리소그래피, 임프린트 리소그래피, 유도 자가 조립 중의 하나 이상으로 제조되는 방법. - 제140항에 있어서,
다른 전자빔 패턴들이 사진식각법 또는 임프린트 리소그래피로 정렬되어 마스터 패턴을 형성하는 방법. - 제141항에 있어서,
상기 마스터 패턴이 임프린트 리소그래피를 사용하여 상기 반도체 기판 상에 복제되는 방법. - 제133항에 있어서,
상기 패턴이 3D NAND 플래시 셀 어레이 아키텍처에 기반하여 설계되는 방법. - 제133항에 있어서,
상기 교번하는 층들을 가지는 결과적인 구조물이 횡방향 나노와이어 FET, 또는 나노시트 FET의 후속 형성에 사용되는 방법. - 제135항에 있어서,
상기 상호 연결된 고 종횡비 구조물들의 상기 링크들이 다음 방법들: 산화, 질화, 선택적 식각들 중의 하나 이상으로 수정되어; 붕괴 없이 거의 자립하는 반도체 구조들을 제공하는 방법. - 제136항에 있어서,
상기 상호 연결된 고 종횡비 구조들에 추가적 재질이 채워져 고 종횡비의 격리된 트렌치들을 구성하는 방법. - 제133항에 있어서,
프로세스 이탈을 거의 방지하도록 촉매 패턴을 설계하는 단계로, 상기 프로세스 이탈이 고 종횡비 나노구조의 붕괴와 고립된 촉매의 유랑을 포함하는 단계를 더 포함하는 방법. - 제133항에 있어서,
상기 촉매 층이 식각액의 존재 하에서 상기 반도체 재질로 파고들어가는 방법. - 제133항에 있어서,
상기 식각액이 다음:
HF 또는 NH4F를 포함하는 불소종 화학물질;
H202, KMn04, 또는 용해 산소를 포함하는 산화제;
에탄올, 이소프로필알코올, 또는 에틸렌글리콜을 포함하는 알코올; 또는
정제수, 디메틸술폭시드(DMSO)를 포함하는 양성자성, 반 양성자성, 극성 및 비극성 용제들
중의 적어도 둘을 포함하는 방법. - 제133항에 있어서,
상기 반도체 재질이 Ge, GaAs, GaN, Si, SiC, SiGe, InGaAs, 및 다른 IV족, lll-V족, ll-V족 원소들 또는 화합물들이 될 수 있는 방법. - 제133항에 있어서,
상기 촉매 층이 다음:
Au, Pt, Pd, Ru, Ag, Cu, Ni, W, TiN, TaN, Ru02, Ir02, 또는 그래핀 중의 하나 이상을 포함하는 방법. - 제133항에 있어서,
전계가 프로세스 제어를 향상시키고 기판에 걸쳐 균일하게 식각하는 데 사용되는 방법. - 제133항에 있어서,
교번하는 층들의 적어도 하나가 10% 미만의 공극률을 가지는 방법. - 제133항에 있어서,
교번하는 층들의 적어도 하나가 1% 미만의 공극률을 가지는 방법. - 제133항에 있어서,
교번하는 층들의 적어도 하나가 0.1% 미만의 공극률을 가지는 방법. - 제133항에 있어서,
상기 촉매 층이, 상기 촉매 층에 인접한 부분이 식각액의 존재 하에 유공이 되는 주기적 부분들을 형성하게 하는 방법. - 제133항에 있어서,
상기 반도체 기판의 유공 부분이 상기 식각액의 반응물질과 산출물들이 확산을 강화하는 방법. - 제133항에 있어서,
상기 구성된 구조물들이 100nm 미만의 한 횡방향 치수를 가지는 방법. - 제133항에 있어서,
상기 구성된 구조물들이 다음 - 공극률, 공극 크기, 공극 방향, 식각 속도, 및 열처리 속도들의 적어도 하나에 주기적 변동을 가지는 방법. - 제133항에 있어서,
상기 교번하는 다중층들이 100nm보다 큰 전체 두께를 가지는 방법. - 제133항에 있어서,
붕괴되지 않은 상기 교번하는 다중층 나노구조가 3D NAND 플래시에 사용되는 방법. - 제133항에 있어서,
상기 유공의 교번하는 층들이 상당한 응력 없이 열처리를 가능하게 하는 공극률을 가지는 방법. - 제162항에 있어서,
상기 식각된 재질 스택을, 상기 교번하는 반도체 박막들의 둘 이상의 유공 층들이 완전히 산화되고, 상기 교번하는 반도체 박막들의 둘 이상의 무공 층들이 얇은 산화물 벽을 전개하도록 산화시키는 단계를 더 포함하는 방법. - 제163항에 있어서.
상기 무공의 교번하는 층이 10% 미만의 공극률을 가지는 방법. - 제164항에 있어서,
상기 무공 층들이 유공 층들에 비해 열처리에 저항을 가지는 방법. - 제164항에 있어서,
상기 무공 층들이 유공 층들에 비해 식각액의 화학약품에 저항을 가져 상기 유공 층들의 선택적 제거에 사용되는 방법. - 제162항에 있어서,
상기 유공의 교번하는 층들이 거의 용적의 증가 없이 산화가 가능한 공극률을 가지는 방법. - 제162항에 있어서,
상기 유공의 교번하는 층들이 거의 용적의 증가 없이 질화가 가능한 공극률을 가지는 방법. - 제162항에 있어서,
상기 재질이 상기 고 종횡비 나노구조의 특정한 영역에 리소그래피, 증착, 및 식각으로 적층되는 방법. - 제169항에 있어서,
상기 교번하는 층들 중의 하나가 10:1보다 큰 식각 선택성으로 선택적 제거되는 방법. - 제169항에 있어서,
상기 교번하는 층들 중의 하나가 50:1보다 큰 식각 선택성으로 선택적 제거되는 방법. - 제169항에 있어서,
어떤 재질이 적층되어. 선택적으로 제거된 상기 교번하는 층을 교체하는 방법. - 제172항에 있어서,
도전 라인들을 위한 상기 적층된 재질이: 질화탄탈륨, 텅스텐, 티타늄, 코발트, 구리 및 니켈 중의 하나 이상을 포함하는 방법. - 제172항에 있어서,
절연 라인들을 위한 상기 적층된 재질이: 산화실리콘, 질화실리콘, 저 k 유전체 중의 하나를 포함하는 방법. - 제169항에 있어서,
상기 교번하는 층들이 유공 및 무공 실리콘으로 구성되고, 상기 유공 실리콘 층들이 TMAH 또는 KOH를 포함하는 염기성 식각액 또는 불소 기반 식각액 또는 불소 기반 식각액 및 약한 산화제를 사용하여 제거되는 방법. - 제173항에 있어서,
상기 교번하는 층들이 도전 재질과 무공 실리콘으로 구성되고, 상기 무공 실리콘 층이 TMAH 또는 KOH를 포함하는 염기성 식각액 또는 불소 기반 식각액 또는 불소 기반 식각액 및 산화제를 사용하여 제거되는 방법. - 제166항에 있어서,
상기 교번하는 층들이 유공 산화실리콘과 무공 실리콘으로 구성되고, 상기 유공 산화실리콘 층이 HF와 완충 HF를 포함하는 액상 또는 기상의 불소기반 식각액을 사용하여 제거되는 방법. - 제175항에 있어서,
상기 무공 층들 위에 게이트와 도전 라인 재질을 선택적으로 적층하고 어닐링하여 상기 도전 라인들을 위한 규화물을 형성하는 단계를 더 포함하는 방법. - 제178항에 있어서,
상기 게이트와 도전 라인 재질이 다음: 질화탄탈륨, 텅스텐, 티타늄, 코발트 및 니켈 중의 하나를 포함하는 방법. - 제163항에 있어서,
워드라인 슬릿들을 보호하면서 채널 내에 메모리 박막과 산화물 충전재를 적층하는 단계를 더 포함하는 방법. - 제180항에 있어서,
상기 메모리 박막이 산화실리콘과 질화실리콘 및 산화실리콘의 3중층과, 및 도핑을 하거나 안 한 폴리 실리콘의 코어와, 및 실리콘 산화물 등의 절연층을 포함하는 방법. - 교번하는 다중층 구조들을 구성하는 방법으로:
반도체 기판을 제공하는 단계와;
상기 반도체 기판을 80도 미만의 각도를 가지는 테이퍼로 식각하는 단계와;
이어서, 상기 반도체 기판의 촉매 유도 화학적 식각으로 다른 공극률들을 가지는 교번하는 충들을 생성하는 단계와; 및
상기 테이퍼를 식각하여 다른 층의 식각된 부분이 계단 구조를 생성하는 한편, 상기 둘 이상의 교번하는 층들 중의 하나를 드러내는 단계를
포함하는 방법. - 제182항에 있어서,
상기 계단 구조가 3D NAND 플래시 장치의 도전층들로의 접점을 생성하는 데 사용되는 방법. - 제182항에 있어서,
상기 재질이: 단결정 벌크 실리콘 웨이퍼, 기판 상에 적층된 100nm보다 큰 두께의 폴리 실리콘 층, 기판 상에 적층된 100nm보다 큰 두께의 비정질 실리콘 층, SOI(절연층 상 실리콘) 웨이퍼, 또는 기판 상에 적층된 100nm보다 큰 두께의 에피택셜 실리콘 층 중의 하나인 방법. - 제182항에 있어서,
상기 재질이 반도체 재질들의 교번하는 층들을 포함하고, 상기 반도체 재질들이 변동하는 도핑 수준과 농도, 실리콘 및 게르마늄, 고농도 도핑된 실리콘/저농도 도핑된 실리콘 또는 도핑되지 않는 실리콘/도핑된 실리콘/게르마늄의 둘 이상의 층들을 포함하는 방법. - 제182항에 있어서,
상기 반도체 재질이 다음: KOH, TMAH, NH40H, EDP 중의 하나를 포함하는 식각액을 수반하는 결정 의존 식각을 사용하여 결정면을 따라 식각되는 방법. - 제182항에 있어서,
상기 반도체 재질이 페러데이 케이지를 사용하여 기판에 어떤 각도의 플라즈마 식각으로 식각되는 방법. - 제182항에 있어서,
상기 계단 구조가 3D NAND 플래시 장치의 도전층들로의 접점들을 생성하는 데 사용되는 방법. - 제182항에 있어서,
상기 교번하는 층들 중의 적어도 한의 세트의 최소 두께가 리소그래피 오버레이, 접점들의 저항, 및 리소그래피 해상도의 요건들에 의해 규정되는 방법. - 제189항에 있어서,
상기 절연층의 두께가 상기 도전층의 두께보다 3배 더 큰 방법. - 제167항에 있어서,
상기 절연층의 두께가 상기 도전층의 두께보다 2배 더 큰 방법. - 촉매 유도 화학적 식각의 신뢰성을 향상시키는 방법으로:
반도체 재질의 표면에 촉매 층을 패터닝하는 단계로, 상기 촉매 층이 복수의 특징부들을 포함하는 단계와;
상기 반도체 재질의 상기 표면 상의 상기 촉매 층을 전처리 단계에 노출시키는 단계로, 상기 전처리 단계가 상기 촉매 표면과, 상기 반도체 표면과, 및 상기 촉매와 반도체 표면 사이의 경계면의 표면 특성들을 수정하는 데 사용되는 단계와; 및
상기 전처리된 기판을 식각액에 노출시키는 단계로, 상기 패터닝된 촉매 층이 상기 반도체 재질이 식각되어 상기 복수의 특징부들에 대응하는 구조들을 형성하도록 하는 단계를
포함하는 방법. - 제192항에 있어서,
상기 전처리 단계가 상기 표면들을 다양한 희석도의 다음 화학약품들: 기상 HF, 피라냐 용액, 완충 산화물 식각액, 불화수소산, 아세톤 또는 에탄올 중의 하나 이상에 노출시키는 단계를 포함하는 방법. - 제192항에 있어서,
상기 전처리 단계가 상기 표면들을 산소 플라즈마, 이산화탄소 플라즈마, 수소 플라즈마, 아르곤 또는 헬륨 플라즈마 등의 플라즈마에 노출시키는 단계를 포함하는 방법. - 제192항에 있어서,
상기 표면 특성들이 표면 에너지, 접촉각으로 측정한 표면 젖음성, 계면 에너지를 포함하는 방법. - 제192항에 있어서,
상기 전처리 단계가 촉매와 반도체 경계면의 표면 에너지를 향상시킴으로써 상기 식각의 균일성을 향상시키는 방법. - 적어도 20층의 활성 메모리 어레이들과;
89.5도보다 큰 벽 각도를 가지는 게이트 또는 채널과; 및
메모리의 블록들 사이의 격리 트렌치들로, 역시 89.5도보다 큰 벽 각도를 가지는 상기 트렌치를
포함하는 3D 플래시 메모리 장치. - 제197항에 있어서,
상기 벽 각도가 다음: 게이트, 채널, 및 격리 트렌치들 중의 하나 이상의 상단과 하단 상의 임계 특징부 치수에 대해 측정되는 3D 플래시 메모리 장치. - 제198항에 있어서,
상기 임계 특징부 치수가 주사전자현미경(SEM), 투과전자현미경(TEM), 또는 원자력현미경(AFM)을 포함하는 측정 기법으로부터 추출되는 3D 플래시 메모리 장치. - 적어도 20층의 활성 메모리 어레이들과; 및
120nm 미만의 중심간 거리를 가지는 수직 게이트 또는 채널들을
포함하는 3D 플래시 메모리 장치. - 적어도 20층의 활성 메모리 어레이들과; 및
100nm 미만의 중심간 거리를 가지는 수직 게이트 또는 채널들을
포함하는 3D 플래시 메모리 장치. - 적어도 20층의 활성 메모리 어레이들과; 및
80nm 미만의 중심간 거리를 가지는 수직 게이트 또는 채널들을
포함하는 3D 플래시 메모리 장치. - 적어도 5:1의 종횡비를 가지는 핀들을 포함하고;
상기 핀들이 89.5도보다 큰 벽 각도를 가지며; 및
상기 핀들의 기부가 얕은 트렌치 격리층을 위한 유전층으로 둘러싸이는
고 종횡비 finFET. - 제203항에 있어서,
상기 핀의 벽 각도가 상기 핀의 상단과 상기 핀의 하단 상의 임계 특징부 치수에 대해 측정되는 고 종횡비 finFET. - 제204항에 있어서,
상기 임계 특징부 치수가 주사전자현미경(SEM), 투과전자현미경(TEM), 또는 원자력현미경(AFM)을 포함하는 측정 기법으로부터 추출되는 고 종횡비 finFET. - 적어도 5:1의 종횡비를 가지는 핀들을 포함하고;
상기 핀 벽 각도가 89.5도보다 크며; 및
상기 나노시트 FET 의 기부가 얕은 트렌치 격리층을 위한 유전층으로 둘러싸인 핀인 고 종횡비 나노시트 FET 어레이. - 제206항에 있어서,
상기 핀들이 전 방위가 유전층과 게이트 금속들로 둘러싸인 반도체 재질의 횡방향 층들을 포함하는 고 종횡비 나노시트 FET 어레이. - 제206항에 있어서,
상기 구조들이 또한 나노시트 FET 또는 횡방향 나노와이어 FET로 규정되는 고 종횡비 나노시트 FET 어레이. - 제206항에 있어서,
상기 핀의 벽 각도가 상기 핀의 상단과 상기 핀의 하단 상의 임계 특징부 치수에 대해 측정되는 고 종횡비 나노시트 FET 어레이. - 제209항에 있어서,
상기 임계 특징부 치수가 주사전자현미경(SEM), 투과전자현미경(TEM), 또는 원자력현미경(AFM)을 포함하는 측정 기법으로부터 추출되는 고 종횡비 나노시트 FET 어레이. - 30nm의 중심간 거리와 적어도 500nm의 높이를 가지는 핀들을 포함하며; 및
상기 핀들의 기부가 얕은 트렌치 격리층을 위한 유전층으로 둘러싸이는
고 종횡비 finFET 어레이. - 제211항에 있어서,
상기 핀들이 89.5도보다 큰 핀 벽 각도를 가지는 고 종횡비 finFET 어레이. - 제212항에 있어서,
임계 특징부 치수가 주사전자현미경(SEM), 투과전자현미경(TEM), 또는 원자력현미경(AFM)을 포함하는 측정 기법으로부터 추출되는 고 종횡비 finFET 어레이. - 촉매 유도 화학적 식각으로 고 종횡비 트렌치를 형성하는 방법으로,
반도체 기판을 제공하는 단계와;
상기 반도체 기판의 촉매 유도 화학적 식각으로 상부의 무공 층과 하나 이상의 하부 유공 층들을 가지는 고 종횡비 반도체 구멍들을 형성하는 단계와;
재질을 적층하여 하나 이상의 합 유공 층들을 밀봉하는 단계와; 및
상기 고 종횡비 구멍들을 채울 재질을 적층하는 단계를
포함하는 방법. - 제214항에 있어서,
상기 상부 무공 층은 100nm 미만의 두께를 가지며, 한 하부 유공 층은 200nm보다 큰 두께를 가지는 방법. - 제214항에 있어서,
하나 이상의 하부 유공 층이 선택적으로 산화되는 방법. - 제216항에 있어서,
원자층 적층을 사용하여 적층된 산화실리콘으로 상기 공극들이 밀봉되는 방법. - 제214항에 있어서,
CICE 동안 하나 이상의 상기 바닥 유공 층들이 상기 고 종횡비 구멍들 사이로 식각액이 확산될 수 있게 하는 방법. - 제216항에 있어서,
상기 구조가 트렌치 캐패시터를 가지는 DRAM 셀들의 구성에 사용되는 방법. - 제216항에 있어서,
상기 구조가 핀의 활성화 부분인 상부 무공 구조와 얕은 트렌치 격리층(STI)로 작용하는 산화된 유공 하부 구조를 가지는 FinFET를 구성하는 데 사용되는 방법. - 제216항에 있어서,
상기 구조가 하나 이상의 무공 및 산화된 유공 층들을 가지는 상부 구조와, 얕은 트렌치 격리층(STI)로 작용하는 산화된 유공 하부 구조를 가지는 나노시트 FET를 구성하는 데 사용되는 방법.
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