CN111670493A - 受催化剂影响的图案转移技术 - Google Patents

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希德加塔·V·斯林瓦森
阿克希拉·马拉瓦拉普
希拉旺·辛格尔
劳伦斯·R·邓恩
布莱恩·高利克
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Abstract

本技术的多个实施方案总体上涉及半导体器件架构和制造技术。更具体地，本技术的一些实施方案涉及使用受催化剂影响的化学蚀刻技术的硅蚀刻，并将其应用于三维存储器架构和晶体管。CICE是一种基于催化剂的蚀刻方法，可以用于半导体以及半导体的多层结构。CICE工艺的各种实施方案可以使用催化剂来蚀刻半导体基板并制造高纵横比特征。还公开了用于该目的的制造工具。这将使得在制造半导体器件时能够采用该技术。

Description

受催化剂影响的图案转移技术
相关申请的交叉引用
本申请要求于2017年11月28日提交的名为“Forming Three-Dimensional MemoryArchitectures Using Catalyst Mesh Patters(使用催化剂网格图案形成三维存储器架构)”的美国临时专利申请No.62/591,326、于2018年5月1日提交的名为“MultilayerElectrochemical Etch process for Semiconductor Device Fabrication(用于半导体器件制造的多层结构电化学蚀刻工艺)”的美国临时专利申请No.62/665,084、于2018年6月20日提交的名为“Catalyst-Based Electrochemical Etch Process for SemiconductorDevice Fabrication(用于半导体器件制造的基于催化剂的电化学蚀刻工艺)”的美国临时专利申请No.62/701,049和于2018年9月10日提交的名为“Catalyst Assisted ChemicalEtching Technology:Applications In Semiconductor Devices(催化剂辅助的化学蚀刻技术：在半导体器件中的应用)”的美国临时专利申请No.62/729,361的优先权，所有这些专利的全部内容出于各种目的通过引用并入本文中。
关于联邦政府资助研究的声明
本发明是在国家科学基金会授予的Grant No.EEC1160494和空军研究实验室授予的Grant No.FA8650-15-C-7542的政府支持下完成的。美国政府享有本发明中的某些权利。
技术领域
本技术的多个实施方案总体上涉及半导体器件架构和制造技术。更具体地，本技术的一些实施方案涉及使用受催化剂影响的化学蚀刻(catalyst influenced chemicaletching)技术的硅蚀刻，并将其应用于三维存储器架构和晶体管。
背景技术
各种类型的晶体管、存储器、集成电路、光子器件和其他半导体器件的半导体制造引发了现代计算器件和其他电子系统的激增。例如，计算机、移动电话、汽车、消费电子产品等都是半导体制造进步的直接产物。这些器件的制造过程中的一个不可或缺的部分是图案转移(pattern transfer)。在半导体工业中用于各向异性蚀刻高度受控的纳米图案的干法等离子体蚀刻工艺需要昂贵的真空器材，并且在对高纵横比结构图案化时难以保持横截面形状。这些工艺遇到了多种蚀刻挑战，诸如纵横比依赖性蚀刻(Aspect Ratio DependentEtching，ARDE)和蚀刻锥形(ecthing taper)。
发明内容
本技术的多个实施方案总体上涉及存储器架构和制造技术。更具体地，本技术的一些实施方案涉及使用受催化剂影响的化学蚀刻技术的硅蚀刻，并将其应用于三维存储器架构和晶体管。
在本技术的一个实施方案中，一种用于通过受催化剂影响的化学蚀刻防止高纵横比半导体结构实质性塌陷的方法包括对在半导体材料表面上的催化剂层图案化，其中，所述催化剂层包括预期设计和光刻链路(lithographic link)。此外，所述光刻链路基本上连接所述催化剂层和/或所述半导体材料的一个或更多个隔离的特征(isolated feature)。所述方法还包括使所述半导体材料的所述表面上的所述图案化的催化剂层暴露于蚀刻剂，其中，所述图案化的催化剂层引发所述半导体材料的蚀刻，以形成互连的高纵横比结构。
在本技术的另一实施方案中，一种用于防止高纵横比半导体结构实质性塌陷的方法包括产生具有沉积在图案化催化剂层上或沉积在低高度结构顶部的遮盖材料的结构。所述方法还包括使所述结构暴露于蚀刻剂。所述方法还包括通过在具有所述遮盖材料的结构上使用受催化剂影响的化学蚀刻来形成高纵横比半导体结构，以防止所述高纵横比半导体结构实质性塌陷。
在本技术的另一实施方案中，一种用于受催化剂影响的化学蚀刻的设备包括多个传感器，所述多个传感器被配置为检测半导体材料的蚀刻状态。
在本技术的另一实施方案中，一种用于制造实质上非塌陷的交替多层堆叠的纳米结构的方法包含产生包括两层或多层交替半导体膜的材料堆叠体，其中，所述两层或多层交替半导体膜中的每一层在至少一个以下特性方面与其他层均不同：材料、掺杂浓度和掺杂剂材料。该方法还包括通过受催化剂影响的化学蚀刻来蚀刻所述材料堆叠体，使得特性不同的各层产生在至少一个以下方面有区别的经蚀刻纳米结构：形态、孔隙率、蚀刻速率和热处理速率。
在本技术的另一实施方案中，一种用于制造实质上非塌陷的交替多层堆叠的特征的方法包含产生包括两层或多层交替半导体膜的材料堆叠体，其中，所述两层或更多层交替半导体膜中的每一层在至少一个以下特性方面与其它层均不同：材料、掺杂浓度和掺杂剂材料。所述方法还包括通过依赖于晶体定向(crystallographic orientation)的蚀刻剂沿着晶面蚀刻所述材料堆叠体以形成锥形。所述方法还包括所述沿着晶面蚀刻的锥形以露出所述两层或多层交替半导体膜中的一层，同时蚀刻另一层的一部分以产生阶梯结构(staircase structure)。
本技术的实施方案还包括计算机可读存储介质，所述计算机可读存储介质包含指令集，以使一个或更多个处理器执行本文所述的方法、方法的变体和其他操作。
尽管公开了多个实施方案，但是根据以下详细描述，本技术的另一些实施方案对于本领域技术人员将变得明显，该详细描述示出并描述了本技术的例示性实施方案。将会认识到，在不脱离本技术范围的情况下，本技术能够在各个方面进行修改。因此，附图和详细描述本质上应被认为是例示性而非限制性的。
附图说明
将通过使用附图来描述和解释本技术的实施方案，其中：
图1A例示了根据本技术的一个或更多个实施方案的用于成形纳米线的喷射和闪光压印光刻(jet and flash imprint lithography，J-FIL)能实现的受催化剂影响的化学蚀刻(catalyst influenced chemical etching，CICE)；
图1B描绘了根据本技术的一个或更多个实施方案的使用图1A中描述的步骤制造的纳米线的横截面图；
图2例示了根据本技术的一个或更多个实施方案的硅超晶格蚀刻(SiliconSuperlattice Etch，SiSE)工艺控制；
图3A至图3B示出了根据本技术的一个或更多个实施方案的在具有不同掺杂浓度的外延硅交替层的基板上进行SiSE之后在多孔层与无孔层之间的陡峭界面；
图4示出了根据本技术的一个或更多个实施方案的用金和铂催化剂产生的硅纳米线的SEM横截面，以及纳米结构底部的催化剂网格的放大图像；
图5A示出了根据本技术的一个或更多个实施方案如何使用催化剂材料以及半导体结构中的连接链路来同时连接一个或更多个隔离的催化剂和高纵横比(high aspectratio，HAR)纳米结构；
图5B提供了俯视图，其例示了根据本技术的一个或更多个实施方案的表示催化剂特征的几何形状的断开区域和限定在SiSE之后保留的高纵横比结构的连接区域；
图6A至图6E例示了根据本技术的一个或更多个实施方案的用于CICE的处理室配置；
图7A至图7B例示了根据本技术的一个或更多个实施方案的具有水平基板的MSP-CICE处理室的实施方案；
图8A例示了根据本技术的一个或更多个实施方案的MSP-CICE工具装置(toolsetup)的实施方案；
图8B例示了根据本技术的一个或更多个实施方案的处理室详细布局的示例；
图8C例示了根据本技术的一个或更多个实施方案的处理流程的示例；
图9例示了根据本技术的一个或更多个实施方案的可以用于针对目标输出确定最佳工艺参数的基于遗传算法的控制器；
图10A至图10E例示了根据本技术的一个或更多个实施方案的催化剂网格的示例；
图11示出了用于HAR蚀刻具有与图10所示类似的催化剂网格图案的沟道和缝隙的工艺流程；
图12例示了根据本技术的一个或更多个实施方案的用于竖向沟道3D NAND的牺牲工艺流程；
图13示出了根据本技术的一个或更多个实施方案的利用SiSE制造3D NAND阵列的工艺流程和多种路径；
图14至图16示出了根据本技术的一个或更多个实施方案的用于处理通过SiSE产生的多孔硅层和无孔硅层的交替层以产生竖向沟道3D NAND阵列的一些工艺流程；
图17描绘了根据本技术的一个或更多个实施方案的具有竖向栅极和水平硅沟道的3D NAND架构的实施方案；
图18A至图18C示出了根据本技术的一个或更多个实施方案的3D NAND的布局和尺寸；
图19A至图19C示出了用于制造图18A至图18C所示图案的示例性制造模板；
图19D提供了具有光刻链路的图案的示例，其中，链路利用压印光刻(其模板利用电子束光刻制成)制成，并且使用压印光刻或光学光刻来对准并打印点，反之亦然；
图20A至图20J例示了根据本技术的一个或更多个实施方案的用于图案化CICE催化剂的示例性光学光刻工艺步骤；
图21A至图21H示出了根据本技术的一个或更多个实施方案的使用自组装和光刻来制造具有基本相连的催化剂特征的催化剂图案的工艺流程；
图22例示了根据本技术的一个或更多个实施方案的3D NAND阶梯蚀刻的示例；
图23例示了根据本技术的一个或更多个实施方案的利用碱性蚀刻剂或成角度的等离子体蚀刻在体硅上进行阶梯蚀刻以产生用于字线的接触垫的过程；
图24例示了根据本技术的一个或更多个实施方案的在通过CICE蚀刻的纳米线上具有晶体管、电容器和互连材料的示例性DRAM设计；
图25A至图25B例示了根据本技术的一个或更多个实施方案的用于CICE湿法各向异性蚀刻以产生高纵横比支柱而不会塌陷的两种工艺流程；
图26例示了根据本技术的一个或更多个实施方案的SEM图像，该图像示出了在硅上进行CICE之后不受支撑的特征相对于受支撑的特征的塌陷；
图27A例示了具有约850锥角和24nm物理半间距(HP)的14nm鳍式FET(参考：TechInsights)；
图27B描绘了根据本技术的一个或更多个实施方案的对于不同鳍片宽度和蚀刻锥角的最大鳍片高度；
图28是例示沿着50nm的长鳍片的长度横向塌陷之前没有锥形的鳍片的最大高度的图，该鳍片没有任何支撑/辅助特征；
图29例示了根据本技术的一个或更多个实施方案的利用CICE制造鳍式FET的工艺流程的示例；
图30A至图30E例示了根据本技术的一个或更多个实施方案的在CICE之后的鳍式FET制造工艺步骤的示例；
图31例示了根据本技术的一个或更多个实施方案的利用CICE制造纳米片FET和横向纳米线FET的工艺流程的示例；
图32A例示了当鳍片数大于1时的连接链路；
图32B例示了将所有鳍片与隔离的催化剂(顶部)相连接或与连接的链路和连接的催化剂(底部)相连接的链路；
图32C是例示针对不同的鳍片宽度f和从1到10的范围内的鳍片数目所示出的沿着连接的鳍片结构的长度塌陷之前的临界高度的图；以及
图32D是例示针对不同的鳍片宽度f和范围从1到10的鳍片数目所示出的沿着连接的鳍片结构的宽度塌陷之前的临界高度的图。
附图不必然按比例绘制。类似地，出于讨论本技术的一些实施方案的目的，一些部件和/或操作可以被分离成不同的块(block)或被组合成单个块。此外，在附图中通过示例的方式示出了具体实施方案，并且在下面对其进行详细描述，但本技术适合于多种修改和替代形式。然而，其目的不是将本技术限制于所描述的特定实施方案。相反，本技术旨在覆盖落入由所附权利要求限定的技术范围内的所有修改、等同形式和替代方案。
具体实施方式
本技术的多个实施方案描述了一种新型各向异性蚀刻工艺。还公开了用于该目的的制造工具。这将使得在制造半导体器件时能够采用本技术。一些实施方案使用受催化剂影响的化学蚀刻(CICE)来制造晶体管和多种存储器架构。而且，CICE工艺的多种实施方案已经证明了具有极高的纵横比而不损失特征尺寸。
本技术的多种实施方案还提供了用于基于催化剂的化学蚀刻中的多种控制方案。还公开了用于该目的的晶片级(wafer scale)多尺度精度的受催化剂影响的化学蚀刻(Multi Scale Precision Catalyst Influenced Chemical Etching，MSP-CICE)制造工具。一些实施方案使用多种控制方案和工具设计以将CICE的能力从当前文献中无蚀刻深度控制的小范围(小于150mm的基板)扩展到具有局部和全局控制及计量的大范围(例如300mm的硅晶片)。这将使本技术能够用于制造半导体器件，诸如3D NAND闪存、DRAM、鳍式FET和纳米片晶体管。
本技术的各种实施方案总体上涉及存储器架构和制造技术。更具体地，本技术的一些实施方案涉及使用受催化剂影响的化学蚀刻技术的硅蚀刻，并将其应用于三维存储器架构和晶体管。当前的图案转移技术对高级存储器架构的可缩放性(scalability)受到由于高纵横比等离子体蚀刻导致的非零锥度、侧壁损坏以及蚀刻掩模退化的限制。非易失性半导体存储器，诸如三维(three-dimensional，3D)NAND闪存(NAND flash)，需要>64层交替材料的极高纵横比蚀刻以提高闪存驱动器的存储容量。随着层数的增加，各向异性的高纵横比沟道和沟槽蚀刻的成本和可靠性以及用于限定与各层接触的触点的阶梯蚀刻成为缩放的主要限制因素。非零等离子体蚀刻锥角限制了能够可靠地实现的最大层堆叠数量。
在半导体工业中用于各向异性地蚀刻高度受控的纳米图案的干法等离子体蚀刻工艺需要昂贵的真空器材，并且在以高纵横比图案化时不容易保持横截面形状。这些工艺遇到了各种蚀刻挑战，诸如纵横比依赖性蚀刻(ARDE)和蚀刻锥形。对于3D NAND闪存设计，利用精确控制侧壁的等离子体蚀刻无法可靠地实现同时蚀刻圆形沟道和矩形缝隙。类似地，对于具有连接链路的特征，无法在高纵横比的情况下保持支柱之间的小于10nm的链路。
此外，DRAM缩放受到电容器占用面积和单元尺寸因子的限制。因此，由于大量的光刻和高纵横比蚀刻步骤，当前用于缩放存储器架构的技术是受限的。多个实施方案提供了用于DRAM制造的改进技术。
在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对本技术实施方案的透彻理解。然而，对于本领域技术人员将显然可见的是，可以在不具有这些具体细节中的一些的情况下实践本技术的实施方案。
此处介绍的技术可以被实现为专用硬件(例如，电路)、适当编程为软件和/或固件的可编程电路或者专用和可编程电路的组合。因此，实施方案可以包括其上存储有指令的机器可读介质，该指令可以用于对计算机(或其他电子器件)进行编程以执行处理。机器可读介质可以包括但不限于光盘、只读光盘存储器(CD-ROM)、磁光盘、ROM、随机存取存储器(RAM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、磁卡或光卡、闪存存储器或适用于存储电子指令的其他类型的介质/机器可读介质。
短语“在一些实施方案中”、“根据一些实施方案”、“在示出的实施方案中”、“在其他实施方案中”等通常表示该短语之后的特定特征、结构或特点被包括在本技术的至少一个实现方案中，并且可以被包括在多于一个的实现方案中。另外，这样的短语不必然指相同的实施方案或不同的实施方案。
本技术的多个实施方案使用受催化剂影响的化学蚀刻(CICE)来制造晶体管和各种存储器架构。CICE是一种基于催化剂的蚀刻方法，其可以用于半导体以及半导体的多层结构，所述半导体诸如Si、Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等。CICE使用催化剂来蚀刻半导体基板，并且已被用于利用图案化技术来图案化催化剂以制造高纵横比特征，所述图案化技术诸如光学光刻、电子束光刻、纳米球光刻、嵌段共聚物、激光干涉光刻、胶体光刻、双图案化、四图案化、纳米压印光刻和阳极氧化铝(anodized aluminumoxide，AAO)模板。催化剂可以与缓蚀材料诸如聚合物、Cr等结合使用。
在一些实施方案中，可以将该装置浸入包含蚀刻剂(例如，氟化物类的HF、NH4F、缓冲HF，H2SO4，H2O)和氧化剂(H2O2、V2O5、KMnO4、溶解氧等)的溶液中。其他化学物质诸如醇类(乙醇、异丙醇、乙二醇)、调节蚀刻均匀性的物质(表面活性剂、可溶性聚合物、二甲基亚砜-DMSO)、溶剂(DI水、DMSO等)和缓冲溶液也可以被包含在蚀刻组合物中。所使用的化学物质可以取决于要蚀刻的半导体基板。如果需要的话，也可以使用非水性蚀刻剂。蚀刻剂可以是液相或气相。这样的用于硅基板的蚀刻剂的实施方案包括DI H2O、H2O2、乙醇和HF。
可使用诸如金属(例如Ag、Au、Pd、Pt、Cu、W、Ru、Ir)的材料、诸如TiN、TaN、RuO2、IrO2的化合物以及其他导电金属氧化物和氮化物、石墨烯、碳等作为CICE的催化剂。用于蚀刻Si的CICE工艺的机制可以涉及通过催化剂还原氧化剂，从而产生带正电的空穴h+。然后将这些空穴注射通过金属以形成金属-半导体界面，从而氧化金属下方的半导体。氧化硅被来自催化剂的侧面并扩散通过催化剂的蚀刻剂中的氟化物成分溶解并且可溶产物扩散开。对于利用HF和H2O2对硅进行的CICE，该氧化还原反应还可以产生氢气。变量n＝2至4由氧化剂与HF的比例确定，该比例确定了蚀刻的发生方式：
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该工艺的蚀刻速率和所得形态取决于掺杂剂类型、浓度、催化剂膜厚度和蚀刻剂浓度。由于在蚀刻过程中空穴的扩散，已经使用了电场和磁场两者来实现更高的均匀性/孔隙率控制。将所得的具有催化剂网格的基板放在蚀刻剂溶液中，并精确蚀刻到一定深度，通过电场、温度梯度和可以原位确定蚀刻深度的光学成像系统来主动地控制该深度。在CICE之后，可以使用化学蚀刻或等离子体蚀刻来去除催化剂，例如利用王水、基于氯的等离子体等来去除。
已经成功地证明了使用利用了金催化剂的喷射和闪光压印光刻(J-FIL)以及CICE制成的菱形横截面硅纳米线(例如，参见图1)。用菱形硅纳米线制成的电容器显示出的比电容比具有相同间距的圆形横截面，并且具有文献中最高的单位面积NW比电容的NW高90％。基于标准成本模型，J-FIL和CICE有潜力以<1美元/晶片的制造成本制造Si纳米结构。
图1A例示了根据本技术的一个或更多个实施方案的用于制造纳米线的J-FIL实现的受催化剂影响的化学蚀刻(CICE)工艺100。如图1A至图1B所例示的，在工艺步骤110中，可以将纳米特征111(例如，抗蚀剂(resist)材料)压印在硅基板112上。在压印处理之后，材料(例如，抗蚀剂)可以保留在沟槽113中。在工艺步骤120中，可以执行“除渣(descum)”蚀刻以去除抗蚀剂残余层厚度(residual layer thickness，RLT)并且去除沟槽113中的抗蚀剂。除渣蚀刻的一个示例使用了氧和氩等离子体来蚀刻抗蚀剂材料。在工艺步骤130中，可以使用定向沉积工艺诸如电子束蒸发(electron beam evaporation)来将金(Au)131沉积在沟槽113中和纳米特征111的顶部。还可以在沉积金之前沉积粘合层诸如Ti。在工艺步骤140中，CICE可以用于形成沟槽141，其中，金131位于沟槽141的底部和纳米特征111的顶部。在工艺步骤150中，可以使用等离子体蚀刻或诸如王水、碘化钾和Piranha化学蚀刻剂(液体或蒸气形式)来除去金(Au)131和抗蚀剂111并且清洗所述结构。图1B描绘了根据本技术的一个或更多个实施方案的使用图1A中描述的步骤制造纳米线的横截面图。
CICE是被称为金属辅助化学蚀刻(Metal Assisted Chemical Etching，MACE)的工艺的超集。除金属外，还存在潜在地也可以用作催化剂的某些非金属催化剂，诸如石墨烯或TiN、TaN、RuO2、IrO2等。此外，尽管催化剂通常在蚀刻剂和氧化剂存在的情况下通过挖入基板来局部地辅助化学蚀刻，但是它们也可以像InP一样局部地抑制蚀刻。为了涵盖所有这样的工艺，多个实施方案都涉及受催化剂影响的化学蚀刻(CICE)工艺。
然而，在高纵横比蚀刻步骤中使用的CICE各向异性湿法蚀刻方法目前尚不具有精确的蚀刻深度控制和晶片级制造。不连续的催化剂特征往往会在CICE工艺中漂移并引起缺陷。在不进行重新沉积或底切的情况下，难以使用催化剂来进行利用等离子体的蚀刻或湿法蚀刻。目前用于图案化贵金属催化剂的剥离工艺具有高缺陷率。本技术的多种实施方案能够通过精确控制各种传感器和致动器(诸如蚀刻剂溶液的化学性质、电场、纳米结构的光学/光谱特性等)来实现对特征尺寸在mm至nm范围内的任意纳米图案进行蚀刻。
根据多个实施方案，CICE可以用于产生体材料或交替材料层的纳米结构，诸如超晶格。体材料的CICE可以用于诸如鳍式FET和纳米线传感器等器件。超晶格纳米结构可应用于诸如3D NAND闪存器件和纳米片晶体管。可以通过在具有时变电场的体半导体基板上或在具有不同的掺杂浓度、材料、掺杂剂类型等的半导体材料的交替层的基板上执行CICE来产生超晶格。对于使用硅作为基板材料中的至少一种材料的实施方案，将产生超晶格的CICE工艺描述为硅超晶格蚀刻(SiSE)，如下所述。
硅超晶格蚀刻(SiSE)
SiSE可以用于体硅晶片以及具有不同掺杂浓度的硅交替层。蚀刻剂(诸如氢氟酸HF)、氧化剂(诸如过氧化氢H2O2)以及可选的低表面张力液体(诸如乙醇)和DI水可以优先地在催化剂(诸如Ag、Au、Pd、Pt、Cu、W、Ru、TiN、RuO2、IrO2、石墨烯等)的位置处蚀刻半导体基板。如果需要的话，也可以使用非水性蚀刻剂。可使用光刻技术(诸如光学光刻、电子束光刻、双图案化、四图案化、纳米压印光刻等)来限定催化剂特征。将所得的带有催化剂网格的基板放在MSP-CICE工具中，并精确地蚀刻到一定深度，通过电场、热致动器和可以在蚀刻期间基于电和光学特性确定蚀刻深度的光学成像系统来主动地控制该深度。
可以利用超晶格蚀刻进行蚀刻的另一些诸如IV、II-VI、III-V、合金和异质结(heterojunction material)材料的半导体是Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等。它们也可以被包括在材料设计空间中，但是由于多种原因，诸如材料和沉积的高成本、缺乏可商购的沉积和表征方法等，在本文中不对其进行进一步讨论。含硅的SiSE工艺的多种实施方案都是可利用的。传统技术目前还没有出现利用SiSE工艺的可靠且大面积的晶片级蚀刻。多个实施方案将结合各种技术来实现这一点。
硅超晶格蚀刻(SiSE)使用催化剂来蚀刻半导体基板，同时产生具有交替层的超晶格，在所述交替层中有至少一层是多孔的。通过电场参数调制和/或蚀刻穿过具有交替掺杂特点的层来形成交替层。图2例示了根据本技术的一个或更多个实施方案的SiSE工艺控制200。如图2所示，图案化操作210可以在硅基板上生成图案化的催化剂。根据各种实施方案，可以使用体基板(如212所示)，或者可以使用具有交替掺杂层的基板(如214所示)。在加载操作230中，可以将体基板或具有交替掺杂层的基板加载到硅超晶格蚀刻工具中。可以精确地控制SiSE工艺240以生成高纵横比纳米结构250。根据多个实施方案，高纵横比纳米结构250可以具有4:1、5:1或更大的高度与关键尺寸(例如，纳米线的基部和顶部的直径的平均值)的比率。
各种反馈参数260可以被直接测量或根据直接测量值进行估计。这些参数可以包括但不限于蚀刻剂性能参数(例如浓度、体积、流速、雷诺数、折射率等)、电场参数(电流、电压、电阻、电容等)、整个晶片上的光学变化(例如反射率、强度等)、周围环境参数(例如温度、压力、惰性气体流速、蒸气压等)和/或其他参数。这些参数可以用于生成反馈信号，该反馈信号可以与输入蚀刻控制信号结合使用，以控制多种系统参数(例如流速、蚀刻剂湍流、温度、压力、浓度、照度、电场参数(诸如电流、电压、电阻、电容、频率、占空比、幅值、波形类型、电极之间的距离等))。
在经图案化催化剂以及调制电场蚀刻的体硅(如212所示)的情况下，交替层的孔隙率是不同的。对于诸如电流密度和照度密度等参数进行随时间的调制可以产生多孔半导体多层结构。可以调制电流密度，使得对于p型硅基板，当催化剂沉入硅中时正电流密度引起孔隙，而零或负电流密度在仅进行催化剂蚀刻的情况下形成结晶层，如图2所示。这与仅使用调制电场而不存在催化剂的工艺相比是很独特的，因为仅使用调制电场而不存在催化剂的情况无法产生这样的交替层：这些交替层中的一层的孔隙率非常低。这样的多层结构堆叠体的一些实施方案可以包括一组孔隙率小于20％的交替层以及另一组孔隙率大于30％的层。
当以每层亚微米厚度沉积高低掺杂浓度交替的外延层时(例如，如214所示)，由于在高沉积速率下沉积工艺的限制以及由于掺杂剂在界面上的扩散，跨两层界面的浓度梯度很小。这使得在堆叠体厚度上，掺杂的变化并不突然，诸如跨界面的较小梯度。利用SiSE，可调整蚀刻以确保在特定的掺杂浓度下形态从多孔变为无孔，从而将浅掺杂浓度梯度变为多孔/无孔界面的突变阶跃函数。
随着SiSE的进行，催化剂网格蚀刻半导体材料堆叠体，以露出高纵横比特征，该高纵横比特征具有用于3D NAND沟道和字线隔离的孔和缝隙以及用于纳米片FET的鳍片和沟槽。可以通过使用蚀刻停止层和/或定时蚀刻来使SiSE停止。蚀刻剂的组成以及工艺过程中的空穴生成会产生基于其材料和掺杂浓度而具有不同形态的交替膜。而且，可以通过测量整个外延层上的诸如电阻、电压、电流、电容等电参数来检测形态变化的精确时间。然后，可以使用该信息来精确地调制整个堆叠体上的电流。
图3A至图3B示出了根据本技术的一个或更多个实施方案的在具有不同掺杂浓度的交替的外延硅交替层的基板上进行SiSE之后在多孔层与无孔层之间的陡峭界面。在图3A中，可以看到多孔膜320的层A与无孔膜330的层B之间的界面310。在图3B中，可以看到具有多孔部分和无孔部分的若干塌陷壁340。
CICE催化剂材料的CMOS兼容性
CICE工艺的多个实施方案可以使用图案化催化剂，该图案化催化剂随着蚀刻的进行而沉入基板中，从而剩下未图案化区域作为高纵横比纳米结构。对于半导体应用，诸如在晶体管和存储器件中的应用，催化剂材料应当与CMOS兼容，以使其能够被工业采用并防止硅中出现深层缺陷(deep-level defect)。诸如Au、Ag、Pt、Cu、Pd、W、Ni、Ru、石墨烯、TiN、RuO2等材料可以用作SiSE催化剂。当在高温下加工金属诸如Au和Cu时，会出现深层缺陷。由于SiSE是一个从室温到低温的过程，所以这样的缺陷造成的影响可以是很小的。此外，还可以使用CMOS兼容催化剂，诸如Pt、Pd、Ru、TiN等。
图4示出了根据本技术的一个或更多个实施方案的用金和铂催化剂产生的硅纳米线的SEM横截面，和纳米结构底部的催化剂网格的放大图像。对于像铂这样的CMOS兼容催化剂(图4)，沉积和图案化必然具有高产量。可以使用利用Cl2的等离子体蚀刻来蚀刻铂以形成PtCl2。在高于210℃的温度下，PtCl2易挥发，因此可以用作在沉积和光刻后蚀刻金属的可行方法。对于钯可以使用类似的蚀刻方法。另一种沉积方法是在光刻之后通过电沉积，在电沉积中，金属仅沉积在基板的未被抗蚀剂覆盖的区域中。可替代地，金属被沉积在光刻区域和基板的顶部，诸如通过电子束沉积，但是通过MACE仅蚀刻与基板接触的区域而无需剥离。
为了防止催化剂网格漂移并为了可靠地输送蚀刻剂溶液：可以在多种实施方案中使用电场、顶板和/或具有连接链路的连续图案。可以通过缓解技术(诸如使用低表面张力梯度、超临界干燥和连接特征)来防止所产生的高纵横比特征塌陷。还可以通过使用包括在催化剂和基板两者的期望特征之间的连接链路的图案化技术，以及通过在SiSE工艺之后使用受控沉积或蚀刻将高纵横比链接特征转换为期望的器件结构来防止漂移和塌陷。
在对断开的特征进行高纵横比蚀刻期间出现的问题是塌陷。这对器件的成品率是极为不利的。多个实施方案通过产生具有小于10nm辅助特征的互连纳米结构解决了这一问题，所述辅助特征可以防止塌陷并在蚀刻期间和蚀刻之后为结构提供稳定性。例如，在图5A至图5B中示出了用于3D NAND闪存的催化剂设计。在SiSE之后，所得结构的高度可以大于20微米，特征尺寸小于40nm。
图5A示出了根据本技术的一个或更多个实施方案的如何使用催化剂材料以及半导体结构中的连接链路510来同时连接多个隔离的催化剂520和高纵横比(HAR)纳米结构540。图5B提供了俯视图，其例示了根据本技术的一个或更多个实施方案的表示催化剂特征530的几何形状的断开区域和限定了在SiSE之后仍然保留的高纵横比结构的连接区域540。根据多个实施方案，可以使用可以根据用于通过使用链路来连接隔离特征的算法生成的图案来连接隔离的催化剂部分，以确保HAR纳米结构保持直立，并且还有助于防止催化剂网格漂移并产生用于蚀刻剂反应物和产物扩散的路径，以确保均匀且可控的蚀刻速率。(图5A)。由于催化剂特征是断开的，所以会发生漂移，但是在一些使用电场的实施方案中可以防止漂移。连接独立特征以通过支撑高纵横比线来防止塌陷(图5B)。
根据多个实施方案，可以通过限定在理想的预期设计中会被隔离的催化剂材料或半导体的节点来实现连接链路的生成。然后可以生成链路以确保通过CICE蚀刻的结构在机械上是稳定的。还可以优化链路以确保在CICE期间催化剂不会漂移。可以使用标准算法诸如基于图论的方法和递归分隔方法来实现对催化剂设计中这样的处理偏移进行优化。
催化剂可以包括以下中的一种或更多种：a)光刻链路，以防止漂移——这些特征引起在蚀刻的结构中产生间隙，可以使用诸如原子层沉积、化学气相沉积、电镀等多种沉积工艺来用材料填充所述间隙；和/或b)光刻间隙，以防止蚀刻的结构塌陷——这些特征在蚀刻的结构中产生稳定的链路。基于设计要求，可以使用光刻和蚀刻、选择性氧化、选择性氧化和蚀刻等方法去除这些链路。这可以根据需要在其他区域沉积了稳定材料之后来完成。
如果催化剂网格包括光刻链路和间隙两者，则产生链接结构。制造小于30nm的具有甚至更小的链路连接的特征极具挑战性。图案化方法诸如电子束光刻可以写入小于10nm的特征但没有大的覆盖范围，而光学光刻具有较大的覆盖范围但分辨率较差。光学光刻和压印光刻(其模板是利用电子束光刻制成的)可以用于获得最终的连接结构，然后可以将该最终的链接结构制成纳米压印模板。在3D NAND和晶体管器件章节中描述了这样的图案的示例。
除了将隔离的或链接的结构用于催化剂之外，多种实施方案可以使用的另一种扩展最大纵横比的方法是使用顶板。可以使用顶板通过下述手段来实现塌陷防止的：利用等离子体蚀刻或SiSE将特征蚀刻至短而稳定的高度；沉积顶板，并继续进行SiSE过程。“顶板”也可以处于沿着短支柱的长度的一个高度处，诸如L/2，其中，L是短稳定支柱的高度。这在进一步蚀刻特征时提供了额外的支撑，并将最大纵横比扩展到大于将顶板处于短支柱顶部的情况下的最大纵横比。这赋予了高纵横比支柱结构稳定性并防止塌陷。
可以通过下述手段来沉积顶板：成角度的沉积；聚合物填充、回蚀刻和顶板沉积；或诸如旋涂等的方法。可以用于顶板的材料包括不与CICE蚀刻剂发生反应的聚合物、溅射/沉积的半导体、金属和氧化物。对于Si CICE蚀刻剂，可以使用诸如Cr、Cr2O3、碳、硅、Al2O3、聚合物等的材料。在一些实施方案中，还可以通过额外的低分辨率光刻步骤或通过使顶板材料产生孔隙的反应来使顶板成为多孔的。一旦基板被蚀刻并且使用液体或蒸气化学物质蚀刻来去除催化剂，就可以在去除多孔顶板之前通过如原子层沉积实现等方法对存储膜或电介质填充物的沉积。顶板材料还可以被调整为对原子层沉积(Atomic LayerDeposition，ALD)不具有选择性，从而防止孔封闭和阻挡沉积路径。在填充特征之后，蚀刻或抛光顶板。ALD也可以用于在蚀刻之后封闭高纵横比形状以产生深空穴而不使用隔离的催化剂。
蚀刻工具
本技术的多个实施方案提供了一种独特的高保真纳米级制造系统(多尺度精度CICE或MSP-CICE)，该系统可以在半导体材料中实现高纵横比纳米结构的晶片级蚀刻，其具有的特征如下：1)随着蚀刻进行的高速(实时)、高空间分辨率的功能或几何计量，用于精确的过程监测和控制；和/或2)一种系统，该系统能够实现基于实时计量并基于可独立寻址致动器的阵列对CICE过程进行多尺度精度控制，其可以局部地控制蚀刻过程，从而实现具有各种阵列的器件的受控制造。
图6A至图6E例示了根据本技术的一个或更多个实施方案的用于CICE的处理室配置。图6A示出了具有喷墨机605、蚀刻剂循环系统610、正面电极615、电场供应装置620、聚合物壁625以及背面电极触点和热致动器630的系统。在图6A所示的实施方案中，硅晶片635可以被定位在正面电极615与背面电极630之间以实现电场控制。图6B例示了使用晶片卡盘640的用于CICE的电场配置的一些实施方案。图6C示出了用于批量递送蚀刻剂的装置，该装置具有背面的局部电和热致动器的触点以及可以在本技术的一些实施方案中使用的用于额外热控制的微镜阵列。图6D示出了用于批量递送蚀刻剂的装置，该装置具有正面电极针645、背面的局部电和热致动器的触点、可以在本技术的一些实施方案中使用的用于额外热控制的微镜阵列。图6E例示了在基板的背面上具有热卡盘和嵌入式电极以及热致动器650的装置。
图6A和图6B所示的实施方案使用了与局部顶部电极615和背面电极触点630耦合的喷墨机605，以提供对蚀刻剂浓度和电场的局部控制。可以使用经低分辨率光刻而被图案化的聚合物壁625将晶片顶部将用于的不同蚀刻区域彼此隔离。在一个实施方案中，所述壁可以由不同的蚀刻剂耐受材料制成，诸如氮化硅、氧化铝、无定型碳、硅或铬。在图6A中，背面电极630包括电致动器和热致动器两者，并且电触点是使用诸如金属、硅、碳化硅等导电物质制成的，所述导电物质可以被掺杂或不被掺杂以改善电导。在图6B中，背面电触点630是使用电解质制成的，该电解质被局部地包含在晶片635与卡盘640之间。电解质可以与蚀刻剂相同，也可以是不同的导电液体，诸如与CMOS兼容的稀酸、碱或盐。在图6A和图6B中，背面电极630还可以包括集成在电极本身(图6A)或卡盘(图6B)中的温度控制。
在图6C所示的实施方案中，背面电极触点630和卡盘640类似于图6B中的配置。另一方面，使用入口将蚀刻剂全局地分配在晶片上，并且可以使用用于流量控制的出口来循环该蚀刻剂。可以使用可选的扩散器(未示出)来确保蚀刻剂均匀地分布在晶片上。蚀刻剂的不同成分可以在单独的混合室中混合，也可以通过流经入口和扩散器而动态地混合。电极615可以由金属网格、掺杂硅晶片、ITO(氧化铟锡)或其他这样的材料制成，并且可以涂覆有蚀刻剂耐受材料诸如聚合物、PTFE、氧化铝等，并且涂覆的材料可以被掺杂以提高导电性。可以通过晶片顶部的微镜阵列或通过卡盘640中的嵌入式热致动器来对晶片的任一侧进行局部加热。
在图6D所示的实施方案中，晶片635可以面向装置的顶部或底部。卡盘640可以用于使用电极和电解质来产生电场。电解质可以是非常薄的膜，从而能够通过卡盘640中的嵌入式致动器实现局部温度控制。可替代地，可以使用微镜。可以可选地使用扩散器(图6D中未示出)来均匀地分布蚀刻剂和使用嵌入式光纤进行光学计量。可以通过尖锐的电极尖端645或通过卡盘640中的嵌入式电极来进行局部电场控制。
图6E示出的实施方案中晶片635面向装置的基部。基部包括电极和在低温下的蚀刻剂。可以使用包括电和热致动器的头部卡盘来将晶片保持为上下颠倒。头部卡盘中也可以存在电解质薄膜以实现更好的电接触。可以使用头部卡盘旋转晶片，并且可以在旋转晶片的同时使用溢流室输送过量的蚀刻剂。基部中可以使用可选的扩散器(图中未示出)以实现蚀刻剂的均匀分布。扩散器也可以包括用于计量的光缆。
可以结合催化剂和电、磁、温度致动器等，使用多种蚀刻剂递送方法来执行CICE以用于不同的应用，诸如：电化学蚀刻、无电化学蚀刻、受催化剂影响的蒸气蚀刻、受催化剂影响的等离子体蚀刻、“数字”层电化学/无电化学蚀刻(例如，交替脉冲H2O2蒸气和HF蒸气、交替脉冲H2O2液体和HF液体、交替脉冲H2O2蒸气和HF液体、交替脉冲H2O2蒸气和HF液体、H2O2、等离子体和氟离子流/压力交替以用于改变孔隙率、对多孔层使用较强的氧化剂而对无孔层使用较弱的氧化剂，等等)、磁场电化学/无电化学蚀刻、基于凝胶的蚀刻(例如，通过添加浓稠的聚合物物质并引入晶片顶部/底部的局部触点中以用于局部热控制和电场控制，或利用温度改变凝胶稠度)等。
在一些实施方案中，在CICE工艺之前，可以调整经催化剂图案化的基板上的蚀刻剂化学物质的润湿特性以使其更疏水或亲水。这通过确保蚀刻的启动在基板的所有位置同时开始而有助于提高蚀刻工艺的均匀性。使基板暴露于蒸气HF、Piranha(不同比例的硫酸和过氧化氢)、缓冲氧化物蚀刻、氢氟酸等，用DI水、异丙醇、丙酮等冲洗，然后使其干燥以防止出现水渍，可以提高蚀刻剂在基板上的润湿性。
在CICE工艺完成之后，可以在DI水、异丙醇、丙酮等中冲洗基板以确保从基板上完全去除蚀刻剂，从而避免出现无关的局部蚀刻。冲洗站可以与处理室是同一个，其中，在去除蚀刻剂之后用DI水冲洗晶片。它还可以包括旋转系统以在冲洗后干燥晶片。可替代地，可以在CICE工艺之后使用自动处理来将晶片移至单独的冲洗和干燥站。
图7A例示了具有使用Z运动致动器710的自动处理的MSP-CICE处理室700的实施方案的横截面。Z运动致动器可以包括头部组件中的音圈、基部组件中的轴承715和致动器系统中的柔度，以确保产生良好的密封，来使用用于泄漏检查的传感器720而防止泄漏。该Z运动致动器用于使头部组件725朝向基部组件730降低。可以使用运动传感器、力传感器或其组合来控制Z运动致动器，以确保可以组装头部组件、晶片和基部组件以形成头部组件中的电解质和基部组件中的蚀刻剂所需的适当密封。在该实施方案中，Si晶片基板735面向基部。
基部包括基部电极740、基部电极的电源745、密封环750，所述密封环可以是由蚀刻剂耐受材料制成的O形环(圆形横截面的聚合物环)或矩形横截面环，所述蚀刻剂耐受材料诸如含氟聚合物、Al2O3、SiC、特氟隆涂覆的材料等，用于将蚀刻剂相对于电极和Si晶片密封。基部还包括用于蚀刻剂流动和循环的入口755和出口760，以及可以包括光纤的扩散器765，所述光纤用于原位进行蚀刻过程的光学感测。基部还可以包括溢流室(图中未描绘)，以确保在加载Si晶片之前蚀刻剂被填充至边沿。头部组件包括销卡盘区770、电解质区785和电源795。销卡盘区连接到一个或更多个真空端口775。
热致动器780可以被嵌入在销卡盘区的后面。本文中通过引用并入了使用热致动器的实施方案，所述热致动器包括比例积分控制的热电加热/冷却元件，诸如热敏电阻和散热器。(Ajay,P.等人,2016.Multifield sub-5nm overlay in imprintlithography.Journal of vacuum science and technology.B,Nanotechnology&microelectronics:materials,processing,measurement,&phenomena:JVST B,34(6),p.061605)。用于入口和出口的电解质端口790用于在蚀刻期间将电解质泵入一个或更多个电解质区并将其密封。这可以实现这样的配置，其中，头部组件与Si晶片可以一起旋转，而基部保持固定不动。电解质可以与蚀刻剂不同，诸如具有足够导电性的稀酸、碱和盐，以利用基部电极在Si晶片上产生电场。示例性电解质包括稀硫酸。
图7B示出了头部卡盘的实施方案的横截面图和俯视图。销卡盘区770用于保持Si晶片735，并且电解质区785用于在Si晶片与电解质之间产生接触。在该实施方案中，使用液体电解质产生与Si晶片的可靠的欧姆接触。在其他实施方案中，可以使用金属或SiC垫代替“电解质区”中的液体电解质。使用被机加工到卡盘中的密封元件771将销卡盘和电解质区彼此分开。电解质区边缘处的局部电场边界在Si晶片的背面是离散的。然而，由于Si晶片的厚度及其电子特性，不同的电解质区之间的电场线可以在Si晶片的正面合并。
可以进行电磁模拟来确定电解质区和销卡盘区的最佳位置，以实现有效的局部和全局电场控制以及边缘均匀性。在一个实施方案中，密封元件为1mm宽，并且销卡盘和电解质区是同心的，其中每个的宽度为9mm，以中间的圆形区域结束，如图7B所示。真空端口775可以使用气动元件来确保销卡盘区处于真空状态，并且将晶片保持为抵靠销772。在通过卡盘保持Si晶片之后，使用电解质流端口790使电解质流入。离散的热致动器780可以集成在Si晶片的销卡盘区域的后面，以有助于局部温度控制。在一个实施方案中，头部组件包括由氧化铝材料制成的销卡盘元件。
在图7中，可以通过使头部与基部之间开始分开来实现自动处理。基部是固定不动的并填充有蚀刻剂至边沿，可以通过使用溢流室和蚀刻剂液位监测器来确保这一点。可以使用入口阀和出口阀使基部中的蚀刻剂再循环。使用机械臂将Si晶片以有待蚀刻的表面面向基部的方式加载到头部卡盘上。在一个实施方案中，机械臂在边缘处接触Si晶片的正面(仅在晶片边缘处的约1-2mm区域的排除区中，其中没有制造的功能器件)并且使晶片的背面对准头部卡盘的外部密封环，该外部密封环然后利用真空将Si晶片保持在销卡盘区中。在替代实施方案中，头部卡盘可以包括围绕晶片边缘的“手指”，在将晶片保持为面向基部的机械臂将晶片置于头部卡盘下方之后，所述手指突出晶片的边缘之外并握住晶片的边缘。手指握住晶片的边缘，然后将晶片拉向头部卡盘中的销。然后，真空区将保持在晶片上，这可以使用卡盘真空管线中的真空传感器检测到。然后，手指从晶片边缘缩回到头部中。
一旦产生密封，就将电解质泵入一个或更多个电解质区。该部分可以很薄，以确保仅需要泵入少量的电解质。然后使用Z运动致动器将头部组件与Si晶片一起朝向基部降低。为了确保与基部中的蚀刻剂平滑接触并最小化蚀刻剂-晶片界面处的气泡形成，使用z运动致动器中的元件诸如音圈使头部组件在降低时略微倾斜。一旦其在一端与蚀刻剂接触，就将头部组件向后倾斜成水平配置。这确保了在晶片和基部的界面处没有气泡被截留。然后，基部中的可选轴承将组件夹紧在一起，并使用力传感器检查基部与Si晶片之间是否已产生足够的密封。
可替代地，任何过量的蚀刻剂可以流入晶片边缘附近的溢流室中。然后，用于泄漏测试的传感器确保准备好处理晶片。可以通过在晶片上发起电场来执行CICE。在需要氧化剂诸如H2O2的工艺中，可以在将晶片夹紧之后将氧化剂泵入基部的蚀刻剂中，以确保任何初始接触不会使蚀刻过早地开始。在替代实施方案中，基部中蚀刻剂的体积略微小于接触Si晶片正面所需的量。一旦头部组件完成了其朝向基部的z运动，就将少量蚀刻剂添加到基部室中，以使蚀刻剂与Si晶片接触。为了防止气泡影响蚀刻，可以略微倾斜头部让气泡逸出，然后将其放回水平位置，从而为CICE产生均匀的蚀刻剂-晶片界面。
在图7中的CICE工艺之后的晶片卸载也可以以自动方式处理。一旦完成CICE工艺，包括晶片的头部组件就会从基部上分离下来。然后冲洗晶片的蚀刻面以去除表面上的任何蚀刻剂。这可以通过旋转头部并喷洒DI水来完成，其中，将冲洗系统移入处于头部下方和基部上方的区域中。冲洗系统包括排放件，用于DI水的喷洒件和用于加热空气或氮气以干燥蚀刻表面的源。一旦清洁了Si晶片的前表面，则排放头部中的电解质并将晶片正面朝下放置在冲洗站的边缘触点上。然后以类似的方式冲洗和干燥晶片的背面。然后，机械臂卸载Si晶片，并且冲洗系统从头部和基部的中间被移开。在替代实施方案中，头部可以横向移动并将Si晶片放置在单独的冲洗站上。
使用CICE对半导体本体或超晶格纳米结构进行的晶片级蚀刻可以使用各种参数进行监测和控制，所述参数诸如蚀刻深度变化、交替层的孔隙率、高纵横比纳米结构的稳定性、蚀刻的各向异性、晶片边缘效应、电场均匀性、照度均匀性等。这可以实现在SiSE期间逐层监测蚀刻参数。这可以使用图案几何形状的局部控制以及堆叠体上的电流和电压的测量来确定蚀刻的层数等，以在整个晶片上达到高水平的精度。
另外，必须保护用于外围电路和非3D NAND阵列电路的晶片区域不受SiSE工艺的影响。这可以通过掩盖非阵列区域来完成。这些特征的边缘附近的蚀刻变化可以使用致动器来调节。
当蚀刻剂蚀刻至>10微米的深度(A.R>250)时，蚀刻剂会流过小于40纳米的空穴，这是通过电场和交替的多孔层的产生来实现的。多孔层增强了横向蚀刻剂的流动并调节了蚀刻的均匀性。根据各种实施方案，增加蚀刻剂流量的另一种方式是通过使用连接的链路图案来连接空穴。
随着蚀刻的进行，由于纵横比增加引起蚀刻剂扩散变慢，所以蚀刻速率可能会降低。这样的变化可以通过堆叠体上的电学特性的变化来检测，因为超晶格的每个蚀刻层可以引起电学特性的阶跃变化，所述电学特性诸如电极上的电流或电压或堆叠体的电阻。为了防止这种扩散降低，一些实施方案利用交替的多孔层来确保存在使蚀刻剂到达蚀刻前沿的多个路径，即催化剂位置。在一些实施方案中，可以在CICE工艺中以最佳速度旋转基板，以提高从晶片中心到边缘的蚀刻剂浓度的均匀性。
催化剂的漂移主要是由于催化剂下方的空穴浓度不平衡引起的。为了防止催化剂漂移并确保蚀刻沿竖向的各向异性，可以施加电场以将空穴的扩散引向晶片的底部。随着SiSE的进行，所需的电场发生变化，这是由于电极上的电阻率随着有待蚀刻的交替掺杂层的数量变化而变化。通过使用电流控制电源电路，可以补偿电压的变化。
SiSE工具系统的各种实施方案可以基于实时计量并基于可以局部控制蚀刻过程的可独立寻址致动器的阵列来实现对SiSE工艺的多尺度精度控制，从而实现具有不同几何形状和多层结构的器件的可控制造。可以调整参数来控制蚀刻，所述参数诸如基板材料的电阻率和掺杂、所需的几何形状和纵横比、蚀刻剂比例、电场、温度和处理室的照度。一旦通过在线计量检测到SiSE工艺完成，就必须冲洗掉机器中的溶液，并用湿式蚀刻剂替换催化剂。接下来，由于高纵横比纳米结构可能在干燥器件时由于毛细管力而塌陷，因此描述了结合先进的干燥技术和新颖的网格架构和/或顶板以防止图案塌陷的高效且高度受控的流体交换的使用。
可以在各种实施方案中使用在线电计量和电化学蚀刻停止。例如，当将电偏压施加到半导体基板上时，可以实时控制蚀刻分布。可以通过外部电场控制由于在催化剂下方生成的过量空穴的迁移而引起的过度蚀刻。晶片背面的负偏压会吸引过量的空穴并防止Si中出现不期望的孔。宽范围的电流、偏压和极性设置——包括高速脉冲和周期性反向波形——将实时控制晶片上的电场。电场参数诸如电流、电压、电阻、电容、波形频率、占空比、幅值、电极之间的距离等既用于检测蚀刻状态的变化也用于控制交替层的孔隙率，同时防止催化剂漂移。
随着蚀刻的进行，对基板上的电流和电压的测量可以用于确定在3D NAND闪存工艺中蚀刻的交替层的数量。而且，可以通过测量外延层上的电参数诸如电阻、电压、电流、电容等来检测形态变化的确切时间。然后，可以使用该信息来精确地调制堆叠体上的电流。
电场可以在CICE工艺中用于各种功能，诸如用于制造交替的多孔/无孔层、防止蚀刻过程中催化剂漂移、维持晶片上的均匀性以及检测管芯中的蚀刻深度变化、管芯到管芯的变化和中心到边缘的变化。在基板上局部地和全局地施加电场需要对工具和工艺进行设计，以确保与不同的CMOS处理器材和约束条件诸如正面和背面触点、边缘宽度触点、背面电触点材料等的兼容性。该设计的一些实施方案示出在图6A至图6E中。
为了执行多种功能，可以在晶片上施加多于一个的电场，诸如：1)晶片上的DC电压，以防止催化剂漂移；2)具有一定波形、频率、波长和占空比的交变电场，以产生交替的多孔层/无孔层；3)通过脉冲电场以不影响被蚀刻基板的孔隙率的频率和电压检测从中心到边缘的局部蚀刻变化；和/或4)通过测量每个局部电极中的电流、电压、电阻、电容等来监测蚀刻深度。
除了电场之外，温度也可以影响CICE蚀刻速率。例如，在文献中已经证明，CICE的蚀刻速率取决于蚀刻剂的温度，并且在0℃附近呈指数下降。(参考：Backes,A.等人,2016.Temperature Dependent Pore Formation in Metal Assisted Chemical Etchingof Silicon.ECS Journal of Solid State Science and Technology,5(12),pp.653–P656，其全部内容出于各种目的通过引用并入本文。)各种实施方案利用了这一特性，这是通过使用冷却剂诸如液氮和干冰将全局蚀刻剂温度维持在接近零度并局部地调整基板的温度来局部地控制蚀刻温度。这可以通过在晶片附近使用可以局部地加热溶液的热卡盘、微镜或电极来完成。可替代地，可以通过对每个管芯使用单独的阱来局部地控制蚀刻剂温度，所述阱填充有有限的和温度受控的蚀刻剂体积并且被泵出或循环。在一些实施方案中，可以使用热感相机、热电偶等在晶片上精确绘制温度。
光学成像系统将用于实时测量大样本区域上的反射率。样本将被具有已知光谱含量的光照射。所述光可以是白光、彩色光、单一波长、窄光谱带或宽光谱带等。然后，相机可以对反射该光的样本进行成像。相机可以是单色、彩色(RGB)、多光谱、高光谱等。现代相机中存在的数百万像素分辨率使得可以同时观察样本上的数百万个点。视频帧率可以实现原位实时测量。每个图像可以被参考图像分割以计算样本的反射率图像，或者可以按其原样被使用。图像处理算法会确定工艺完成情况并收集与样本内和样本间MSP-CICE均匀性有关的数据。在使用CICE产生Si纳米线(NW)的实施方案中，具有可变几何形状的Si NW的光学特性在白光照射下引起产生宽范围的颜色。在我们使用CICE进行的初步实验中，样本在CICE蚀刻过程中展现出深刻的色调变化。由于纳米线的间距和直径保持相对固定，因此观察样本的色调变化是纳米线高度以及因此蚀刻深度的有用指示。色调的变化可以通过测量样本的反射率来表征，样本的反射率随着所存在的光的光谱含量变化。
交替层的光谱特性还可以用于实现在蚀刻过程中对层数和孔隙率的检测。使用类似于文献中用于表征Bragg反射器和Rugate滤光片的计量，可以使用红外(IR)光谱技术来原位确定蚀刻层。在一个实施方案中，蚀刻室中的扩散器板中的光缆可以用于并入这样的计量元件。
在CICE过程中，来自晶片背面的可见光波长无法检测蚀刻深度。可以使用红外(IR)光谱代替，因为它是一种快速、无损的蚀刻状态原位检测方法。硅在IR波长下是透明的，而催化剂诸如Pt或Pd不是透明的。这种差异可以用于确定在CICE工艺的任何特定情况下的蚀刻速率和蚀刻深度。
可以使用各种技术来测量蚀刻剂的浓度。例如，在一些实施方案中，由于HF在浓度和导电性之间具有线性依赖性，因此可以使用导电性测量。在一些实施方案中，可以使用折射率测量。例如，可以使用光学计量系统通过使用与溶液接触的光学窗口的反射型几何形状来测量折射率(Refractive Index，RI)，从而避免浑浊、衍射和吸收。
为了确保晶片上蚀刻剂浓度的均匀性，可以使用晶片卡盘旋转晶片，其中，可以通过将卡盘上的局部电极的旋转阵列连接到固定不动的图案化导体盘来提供局部电场。可以使用滑环将局部电极连接到固定不动的图案化导体盘。通过使用Teflon涂层可以确保与蚀刻剂化学物质的兼容性。
在一些实施方案中，可以使用“预发送的”晶片来优化蚀刻，并且可以使用各种原位(在线)和异位(离线)方法来检查预发送的晶片。离线计量包括各种破坏性和非破坏性的检查方法，诸如散射测量、椭圆测量术、光学特征尺寸测量、激光扫描、扫描电子显微术(SEM)、原子力显微术(AFM)、透射电子显微术(TEM)、X射线衍射(XRD)等。然后使用图像处理算法来分析收集的数据以确定缺陷的来源和处理偏移。
必要时，在CICE工具的一些实施方案中还可以包括磁场、压力变化、电磁场、提高均匀性并防止气泡粘附、晶片旋转、边缘效应、蚀刻剂喷洒、雾化蚀刻剂的溶剂。
总体工具设计和控制方案
一些实施方案提供了一种用于以高纵横比蚀刻半导体基板的的晶片级系统。在一些实施方案中使用的多尺度精度(MSP)CICE系统可以具有模块化架构，以允许安装传感器和致动器，诸如大型阵列电极和实时光学成像系统。图8A至图8C例示了可以在一个或更多个实施方案中使用的MSP-CICE工具装置的示例、处理室详细布局的示例和处理流程的示例。非线性最佳过程控制方案可以在一些实施方案中使用，以基于独立控制电极的大型阵列来实现受控的晶片级纳米制造。
图8A示出了具有自动基板、电极和蚀刻单元加载的完整蚀刻工具的横截面图。图8B示出了处理室815的一些实施方案的详细横截面图。如图8B所示，蚀刻工具可以包括加载台805、机械臂810、处理室815、顶部电极820、可调光源825、晶片卡盘830、晶片卡盘支架835、搅拌器840、电源845、传感器850、排放管855、光学计量系统860、高分辨率相机865、底部电极870、循环装置880、排气部885和入口流890。在所示的实施方案中，处理室815可以包括将晶片放置在晶片卡盘830上的机械臂810。晶片卡盘830可以位于晶片卡盘支架835上。晶片卡盘支架和晶片卡盘组件将与底部电极870和顶部电极820接触的电解质分开。这确保了电场被施加在整个晶片上。处理室815还可以包括在线光学计量系统860，该系统可以包括高分辨率相机865和可调光源825。根据多个实施方案，处理室815还可以包括蚀刻流系统，该蚀刻流系统具有用于底部电解质和顶部电解质/蚀刻剂两者的入口流890、排放管855和循环装置880。蚀刻流系统还可以包括搅拌器840(例如磁搅拌器)。可以使用带有电源845的第一电极820和第二电极870在整个晶片上施加电场。可以使用嵌入式传感器850来完成在线计量(例如，温度、电场特性、流体浓度特性等)。排气部885可以用于分送烟气。处理器890可以使用一种或更多种算法来控制处理。
在图8A至图8B所示的实施方案中，具有图案化催化剂的晶片将被加载到加载台805中。机械臂810可以用于将晶片转移到处理室815中。然后可以将透明的顶部电极820放置在晶片支架上方的轨道上。当处理完成时，可以移除顶部电极阵列820，并将晶片卸载回到加载台805。构建该工具的关键挑战在于使系统的所有元件都兼容HF(氢氟酸)。通过用聚合物涂覆与HF接触的所有器材来在多个实施方案中实现这一点，所述聚合物诸如TeflonPTFE、环氧树脂、TPX(或PMP)、聚丙烯(PP)和PVDF，这些聚合物也与H2O2兼容。TPX和环氧树脂是透明的且易于加工。
基于应用的要求，晶片卡盘可以是背面不与晶片接触的Bernoulli卡盘，或者可以具有O形环以将湿式蚀刻剂容纳在晶片的正面。流量阀和致动器可以用于控制所述室内的蚀刻剂成分(诸如HF、H2O2、乙醇、异丙醇和DI水)的相对比例。可以通过喷墨机来局部分配蚀刻剂，也可以通过流量阀将其分配到整个晶片上。在蚀刻并将催化剂网格去除之后，将用DI水冲洗蚀刻剂，并且可以用低表面张力的液体替换所述蚀刻剂。排放阀将安全地处理或存储液体，以用于后续蚀刻。
图8C描绘了晶片在蚀刻工具中经历的多个过程的示例。可以使用加载台812将晶片加载到工具中，该加载台可以包括晶片的FOUP(前开口通用盒(Front OpeningUniversal Pod))。机械臂(或其他输送机构)可以将晶片从加载台805输送到处理室815。处理室815可以包括一个或更多个用于预处理816、蚀刻818、后处理828和冲洗步骤830的室。
预处理步骤816可以是剥离工艺或表面改性步骤，诸如分送Piranha(硫酸和过氧化氢)、蒸气HF、稀HF、缓冲氧化物蚀刻、乙醇、丙酮、异丙醇、DI水。预处理步骤还可以经由使用诸如氧、二氧化碳等离子体的氧化等离子体，或使用诸如氢、氨等离子体的氢化等离子体的等离子体活化来进行。也可以使用氦或氩等离子体。
然后可以利用用于原位监测和控制的传感器和致动器在晶片上完成蚀刻工艺818，诸如：
·流量控制824可以包括蚀刻剂浓度测量。根据多个实施方案，将使用两种技术来测量蚀刻剂的浓度：a)导电性测量-HF的浓度与导电性之间具有线性相关性。b)折射率测量-光学计量系统将通过使用与溶液接触的光学窗口的反射型几何形状来测量折射率(RI)，从而避免浑浊、衍射和吸收。
·局部温度控制822：蚀刻速率取决于局部温度和网格分布。多个实施方案可以使用温度致动器晶片卡盘来控制局部温度变化，以进行过程控制。
·处理室环境控制(图8C中未示出)：该工具将被封闭并且具有惰性气流。将监测和控制压力和全局温度。计算机界面将提高操作员的安全性，并将被用于使用图像处理来监控蚀刻，并将被用于控制温度和电场。
·电场826：在将电偏压施加到半导体基板上时，可以实时控制蚀刻分布。可以通过外部电场控制由于在催化剂下方生成的过量空穴的迁移而引起的过度蚀刻。晶片背面的负偏压会吸引过量的空穴并防止Si中出现不期望的孔。尽管蚀刻速率随电偏压增加而降低，但是可以使用较高的温度将蚀刻速率保持在足够高的水平以实现高产量。由于MSP-CICE将用于在晶片的不同区域上改变图案密度和形状，因此可使用电极阵列以局部地控制和衰减不同图案上方的电场以确保蚀刻的均匀性。宽范围的电流、偏压和极性设置(包括高速脉冲和周期性反向波形)将实时控制整个晶片上的电场。可以在晶片上方或下方使用透明的顶部电极，诸如玻璃或蓝宝石晶片上的ITO膜、掺杂Si晶片(对IR透明)、铂网格或光纤，以实现光学测量。底部电极可以是用于局部控制的阵列，并且将选择模块化设计以允许容易地安装和研究各种底部电极阵列。使用晶片卡盘和晶片卡盘支架组件将顶部和底部电极与电解质彼此隔离。将使用模拟使串扰最小化。随着蚀刻的进行，对跨基板的电流和电压的测量可以用于确定在3D NAND闪存工艺中蚀刻的交替层的数量，或者用作纳米结构蚀刻的蚀刻停止指示，例如在基板具有掩埋外延层的情况下。
·在线光学计量820：包括RGB相机、光纤、光谱成像装置的光学成像系统将用于实时测量大样本区域上的反射率。图像处理算法将确定工艺完成情况并收集与样本内和样本间MSP-CICE均匀性有关的数据。
后处理828可以包括催化剂金属的蚀刻以及基板的冲洗和干燥。为了防止高纵横比蚀刻纳米结构塌陷，可以使用流体转移来实现表面张力梯度(Marangoni效应)、低表面张力流体转移，或用于转移到临界点干燥工具中的晶片的制备。
在一个实施方案中，基于硅的电阻率和掺杂以及所需的几何形状和纵横比，可以调整蚀刻剂比例以获得期望的结果。也可以调整诸如电场、温度和处理室的照度等多种因素以控制蚀刻。一旦通过在线计量检测到CICE工艺完成，就必须冲洗掉机器中的溶液，并用湿式蚀刻剂替换催化剂。接下来，由于高纵横比纳米线可能在干燥器件时由于毛细管力而塌陷，因此描述了结合先进的干燥技术和新颖的网格架构和/或顶板以防止图案塌陷的高效且高度受控的流体交换的使用。
一旦设计并制造了MSP-CICE系统(包括光学成像系统和电参数测量)，就有必要开发最佳控制技术来操作MSP-CICE系统以制造晶片级器件专用的VA-NS。如前所述，具有监测3D NAND闪存堆叠体或DRAM成形纳米线的不同层上的蚀刻进度的能力是很重要的。这需要局部控制图案的几何形状并测量跨堆叠体的电流和电压，从而以高精度水平来确定整个晶片上被蚀刻的层数等。
关键的挑战在于，预期的是：整个系统的正向模型(forward model)(提供整个晶片上的控制变量与感测输出之间的关系)是高度非线性的，这使得由于MSP-CICE系统的复杂性，而难以获得全面的经实验验证模型。然而，可以通过已建立的物理模型对工艺的某些方面进行建模。例如，在多个实施方案中，控制变量可以包括温度、化学成分和电场，其中，可以借助于控制运输的方程来分析性地对化学成分变化进行建模。电场和温度控制可以分布在致动器的大型阵列上(由多达数百到数千个致动器组成)，从而可以对蚀刻过程进行局部控制，并且它们的分布也可以通过物理模型进行建模。
然而，尚不清楚对蚀刻过程具有影响的模型。期望光学成像系统提供具有高达1mm2或更高的空间分辨率和高达1nm或更高的波长分辨率的光谱信息。系统的光、热和电输出提供了大量的感测信息，这些信息可以用于使用前面提到的控制变量来自动地控制系统过程。MSP-CICE系统的自动过程控制可以分为两个不同的类别：(i)离线优化和调整工艺参数以获得目标输出，和(ii)实时调节工艺参数以使缺陷最小化并使产量最大化。后者依赖于完善建立并提供大量数据的过程，而前者依赖于在缺乏大量数据的情况下优化工艺参数。在下一个段落中，将描述一种方案，该方案能够优化工艺参数，以便借助于原位和离线测量为给定的图案几何形状建立基线过程。
图9例示了基于学习算法的控制器900，其可以用于在缺乏大量数据的情况下执行第一类自动过程控制，即，借助于包括进化算法诸如遗传算法的学习算法、神经网络等来确定针对目标输出的最佳工艺参数。该方案依赖于预发送的晶片上的原位电反馈和光反馈两者以及离线测量，诸如椭圆测量术、CD-SEM等。由于存在这种离线部件，所以每个使用预发送的晶片的实验的周期时间可能太长，从而要求实验数量较少或每个预发送的晶片表示组合集而不是单个实验。在遗传算法的上下文中进一步描述了该实施方案。该方案的第一步骤910是为优化限定目标输出和对应的目标函数。然后，生成初始“种群(population)”920。遗传算法依赖于种群中个体之间的相互作用，其中，每个个体都是一组控制变量或模型参数925。在一个实施方案中，每个种群可以是一个实验设计并且被限制为单个晶片。
例如，如果每个晶片由可以提供电和光反馈的10x10平方毫米的区域组成，则每个晶片上可以有O(700)个这样的区域，从而在每个实验中提供的种群大小高达700。在另一实施方案中，可以将种群大小保持为较低的数目，诸如20，其中，每个单独的实验在整个晶片上具有35个拷贝。然后，该种群用于执行CICE工艺930。然后，在CICE之前、期间和之后使用传感器提取有关基板的信息，如步骤940所示。用于该方案的感测信息可以包括晶片上的诸如成像系统等在线计量传感器以及离线测量值(例如，CD-SEM、光学测量值、电测量值等)两者的输出(945)。然后，将感测信息与期望的输出或目标函数进行拟合，950。
期望的输出参数包括蚀刻结构的光谱特征，诸如蚀刻过程中整个晶片上的电阻和电容等电参数，晶片的一个或更多个部分的CD-SEM和光学图像等。基于使用感测信息计算的目标函数，使用群体交互参数来生成新的一批控制变量(965)。然后使用该新批次的控制变量来执行CICE，并使用传感器来评估结果。如果感测信息在期望结果的极限范围内，则完成了对控制变量的调整。如果不在，则重复控制变量优化过程，直到可以达到晶片的最终数量(960)。在一个实施方案中，遗传算法控制器被故意设计成接近实际过程运行所期望的最佳工艺参数，而所需的工艺性能的最终实现由实时原位过程控制方案接管935，接下来对其进行描述。
第二类自动过程控制依赖于数据分析来实时调节工艺参数，以实现期望的工艺性能。当前的先进制造工厂(诸如半导体制造)高度依赖于这些概念，以高水平的自动化实现最大的制造产量。在这类自动过程控制中存在从运行间控制到预测性维护的若干概念。支持该方案的关键概念是使用大量的传感信息(诸如原位光输出)而基于启发法(例如，神经网络，来确定控制变量与感测变量之间的映射关系)、统计学(例如统计过程控制)以及任何物理或启发式模型来运行实时分析以得出最佳工艺参数。受益于这样的模型的情况的一个示例是能够准确地预测控制变量的变化与感测输出的对应变化之间的时间延迟。此外，这样的技术还可以用于构建虚拟MSP-CICE工具，即对实际工具进行不断调整的模拟，其可以作为物理正向模型的代理，并且其可以根据第一类别而用于离线过程调整。这样的虚拟工具模型是工具专用的且专用于要蚀刻的光刻图案，并且即使它们的设计与电控制器和热控制器等中的制造公差相同，它们在各工具之间也可以有所不同，这可以在不同的工具中产生不同的工艺特征。
CICE系统的各种实施方案可以支持各种基板，诸如但不限于Si、Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等，以及半导体的多层结构。另外，可以使用多种催化剂，诸如但不限于Ag、Au、Pd、Pt、Cu、Ni、Ti、Al、W、TiN、TaN、RuO2、IrO2、石墨烯等。MSP-CICE系统的一些实施方案可以使用多种图案化技术，诸如但不限于等离子体蚀刻、化学气相蚀刻、电沉积(选择性)等。在一些实施方案中可以使用的去除技术包括但不限于化学气相蚀刻、电解蚀刻和/或湿法化学蚀刻。一些实施方案可以使用多种蚀刻剂(例如，HF、H2SO4、HCl、H2O等)、氧化剂(例如，H2O2、V2O5、KMnO4、O2、HNO3、电场等)、溶剂、添加剂(例如，H2O、乙醇、IPA、DMSO、聚合物(PVA、PLA等)、H2SO4等)、蚀刻剂状态(例如，液体、蒸气、固体凝胶、等离子体)和/或催化剂辅助的蚀刻工艺(例如，电化学蚀刻、无电化学蚀刻、蒸气蚀刻、等离子体蚀刻，“数字”层电化学/无电化学蚀刻、磁场电化学/无电化学蚀刻、基于凝胶的蚀刻)。另外，可以使用多种局部和全局蚀刻监测技术。示例包括但不限于电场(例如，电流、电压、电容、电感、阻抗、电导等)、光学计量(例如，使用相机、分光光度计、图像处理等)、浓度测量(例如，折射率、溶液的电导)、压力(例如蒸气压)、温度(例如，使用热电偶、IR相机等)。一些实施方案可以基于电场(例如，电流、电压、波形、波长、频率、占空比、脉冲电场等)、光学计量(例如照度)、浓度(例如，蚀刻剂浓度、混合和扩散)和/或温度(例如，使用热卡盘、微镜等)来使用局部和/或全局蚀刻控制。装置的各种实施方案可以对工业标准晶片或可以经历标准CMOS工艺的晶片进行蚀刻。这样的一些实施方案可以与蚀刻剂兼容。一些实施方案还可以提供对所有基板和蚀刻部件和化学品的自动处理。
在一个实施方案中，蚀刻剂可以为蒸气形式。用于基于蒸气的CICE的设备包括：使用热卡盘控制局部温度，监测每个部件的蒸气压，和/或施加等离子体形式的电场。可以通过以下方法使用蒸气来促进“数字”层电化学/无电化学蚀刻：1)交替脉冲H2O2蒸气和HF蒸气，2)交替脉冲H2O2液体和HF液体，3)交替脉冲H2O2蒸气和HF液体，4)交替脉冲H2O2蒸气和HF液体，5)H2O2、等离子体和氟离子流/压力交替以用于改变孔隙率，和/或6)对多孔层使用较强的氧化剂而对无孔层使用较弱的氧化剂。
3D NAND闪存
由当前的图案转移技术制成的高级存储器架构的可缩放性受到由于高纵横比等离子体蚀刻产生的非零锥度、侧壁损坏和蚀刻掩模劣化的限制。非易失性存储器架构(诸如3D NAND闪存)需要>64层交替材料的极高纵横比蚀刻以增加每单位面积的存储容量。随着层数的增加，(1)多层结构沉积、(2)各向异性高纵横比沟道和沟槽蚀刻以及(3)用于限定与各层的接触的阶梯蚀刻的成本和可靠性成为缩放的主要限制因素。多种实施方案提供了使用各向异性且高度选择性的蚀刻技术的竖向3D存储器架构和半导体工艺集成。
本技术的多个实施方案限定了新颖的光刻图案、材料堆叠体和工艺流程，其并入了多种跨学科技术以提高存储器性能和可缩放性。3D NAND闪存工艺流程并入了半导体材料堆叠体，所述半导体材料堆叠体可以实现金属或晶体硅栅极、成角度的阶梯蚀刻、晶体硅沟道和低k多孔电介质，同时减少光刻数量和高纵横比蚀刻步骤。在一些实施方案中，还公开了用于该目的的晶片级多尺度精度硅超晶格蚀刻(MSP-SiSE)的制造工具。这种蚀刻技术的高选择性和各向异性可以实现无限数量的3D NAND闪存层。
3D NAND闪存的ITRS路线图预测，存储层数在半间距为80nm的情况下将从2016年的48层稳步增长至2030年的512层。这需要在交替材料层的高度各向异性(约900)高纵横比蚀刻中取得重大进展。当前的等离子体蚀刻方法涉及昂贵且费时的交替沉积和蚀刻步骤，以确保维持这种各向异性和选择性。非零等离子体蚀刻锥角限制了能够可靠地实现的最大层堆叠数量。而且，由于非零锥度，通过等离子体蚀刻所蚀刻的沟道限制了可以可靠地缩放的层数，因为最底层的临界尺寸比光刻限定的顶层小得多。通过堆叠各具有64个存储层的多个晶片来克服这一限制的应对方案效率低下、昂贵且增加了器件体积。圆形沟道和矩形缝隙需要单独的光刻和蚀刻步骤，这是因为由于纵横比依赖性蚀刻(ARDE)的原因，无法利用等离子体蚀刻同时且可靠地蚀刻不同的几何形状。制造用于与各个层接触的“阶梯”需要多个光刻和蚀刻步骤，同时还要试图保留蚀刻掩模。本技术的多种实施方案旨在通过实现具有高选择性和各向异性的廉价的高纵横比蚀刻来解决该问题，该蚀刻可以扩展到3DNAND闪存的未来需求。
业界最受欢迎的两种架构是BiCS和TCAT。这两种架构都使用了堆叠体(板和电介质的多层结构)、打孔(在整个多层结构堆叠体中蚀刻空穴)、插塞(在蚀刻的空穴中沉积存储膜和支柱电极)的基本概念。然后执行阶梯蚀刻以产生与每个板的接触。BiCS使用了氧化硅/多晶Si堆叠体，而TCAT使用了氧化硅/氮化硅堆叠体，其中，氮化硅之后被较低电阻率的材料替换以用于导线，诸如钨。P-BiCS是BiCS的一种变型，具有更好的较低源极栅极性能。
对于竖向沟道以及竖向栅极架构，建议可以使用SiSE蚀刻的新材料堆叠体和工艺流程。光刻限定催化剂图案，使得圆形沟道和矩形缝隙两者都可以利用高纵横比各向异性蚀刻被同时蚀刻。材料堆叠体将由体Si或具有不同掺杂剂类型和/或掺杂浓度的半导体材料如Si、Ge的交替层制成。CICE蚀刻将引起产生具有不同蚀刻和氧化速率的层以用于层的选择性处理。这样既可以增加层数，又可以减少半间距，从而使每个管芯的存储容量增加许多倍。而且，通过将沟道和缝隙光刻与高纵横比蚀刻步骤两者结合起来，将实现单位晶片成本的显著收益。还可以对锥形进行可选的依赖于碱性晶面的蚀刻，该锥形可以利用等离子体蚀刻而被转换为阶梯。
一些实施方案既可以用于电荷陷阱(Charge Trap，CT)，也可以用于浮置栅极(Floating Gate，FG)NAND闪存。下选择栅极(Lower Select Gate，LSG)可以在沉积交替材料堆叠体之前或之后制造。存储材料可以是CT或FG。可以使用定时蚀刻在3D FG NAND的氧化多孔层中产生凹槽。可以在CICE蚀刻之前(后沟道工艺)或之后(后电介质工艺)完成沟道中的多晶硅和芯填充物沉积。在后栅极方法的实施方案中，可以蚀刻Si和Ge层，并且可以在用低k电介质填充之前去除Ge。
因此，最终的器件是3D NAND闪存阵列，其具有多于20层的导电(或掺杂半导体)和绝缘材料交替层，其中，竖向栅极或竖向沟道数值向上并且其具有>89.5度的角度，这可以通过使用扫描电子显微术(SEM)然后使用诸如ImageJ的图像分析软件获取横截面图像来进行测量。在关键特征的顶部和底部特征尺寸上的任何差异之间使用线性拟合算法，并使用近似保形的直线，来测量平均锥角。竖向栅极架构的关键尺寸可以是沟道的宽度或沟道之间的沟槽的宽度。对于竖向沟道实施方案，关键尺寸是沟道的直径或存储块之间的沟槽的宽度。由于对于CICE工艺来说竖向侧壁角度大于89.5度，因此诸如圆形沟道或矩形缝隙之类的关键特征之间的中心距可以小于20nm。可以使用诸如SEM、CD-SEM、透射电子显微术(TEM)和原子力显微术(AFM)的计量技术来测量关键特征的尺寸。圆形沟道的布置可以呈六边形以产生更紧凑的3D NAND单元。
图13示出了利用SiSE为竖向沟道和竖向栅极架构两者产生3D NAND阵列的完整制造过程。由于3D NAND器件需要导线和绝缘线的交替层，因此将SiSE工艺设计为获得在诸如氧化速率和蚀刻速率等处理参数方面不同的交替材料层，从而可以通过层材料的替换或调整来进行进一步处理。如表1所示，可以采用多种路径来获得导电和绝缘结构的交替层。路径I和II描述了获得超晶格所需的初始基板。路径I使用了没有多层结构沉积的体硅晶片，而路径II使用了具有交替掺杂浓度的硅层堆叠体。路径A-G可以与路径I和路径II结合使用，即与体SI或具有不同掺杂浓度的交替Si层一起使用。路径A提供了通过使用晶体或倾斜蚀刻产生锥形来包括阶梯蚀刻的选项，虚线表示可以在工艺流程中执行该步骤的某些选项。路径B-G描述了一些对SiSE工艺产生的超晶格进行调整或替换以获得最终3D NAND阵列的方法。
表1：基于图13的利用SiSE进行3D NAND阵列制造的路径I和II。
Figure BDA0002606276280000231
这种交替堆叠体蚀刻的主要目的是在不同层(双层堆叠体的层A与层B)之间的蚀刻或热处理(诸如氧化和氮化)速率上产生较大差异，并利用这种差异来调整堆叠体并最终获得绝缘/导电多层结构。
层的孔隙率是蚀刻剂浓度、硅基板的掺杂以及SiSE期间整个晶片上的电流密度的函数。利用SiSE制成的多孔硅和无孔硅的多层结构的一个实施方案由孔隙率为30％至75％的多孔层和孔隙率小于10％的无孔层组成。孔隙率通过横截面SEM和TEM图像测量，并使用诸如ImageJ的图像处理软件进行处理。也可以使用气体吸附实验(诸如通过使用Brunauer-Emmett-Teller(BET)理论)来测量单层的孔隙率，其中，CICE在体基板上执行，该体基板具有图案化的催化剂并暴露于电流密度以产生多孔硅厚层，其具有与交替层的多孔组相对应的孔隙率参数。
图10A至图10E例示了根据本技术的一个或更多个实施方案的催化剂网格示例。在图10A中，例示了分离开的催化剂纳米点1010和沟槽1020。在图10B中，催化剂纳米点1010和沟槽/缝隙1020可以通过线1030连接(上面的图)，或通过控制点和沟槽的直径和对齐以确保它们如图10B的下图所示那样连接。在图10C中，例示了交错连接的催化剂纳米点1010和沟槽/缝隙1020。在图10D中，例示了连接链路1040被图案化成催化剂特征以用于BiCS型布局，其具有稀疏字线沟槽/缝隙1020。在图10E中，例示了连接链路1040被图案化成催化剂特征以用于P-BiCS型布局，其在每2行沟道之间具有字线沟槽/缝隙。
在另一实施方案中，使用等离子体蚀刻在体硅中蚀刻诸如VC 3D NAND的空穴或VG3D NAND的线之类的特征。然后在经蚀刻的基板上执行无催化剂的电化学蚀刻，以产生具有高度多孔层和较低孔隙率多孔层的交替硅层，在各层之间具有足够的蚀刻或热处理选择性。这引起具有高纵横比特征的多层结构堆叠体的产生，其中，各层中的一层可以被氧化或被选择性地替换以产生3D NAND器件。
路径I——利用催化剂和电化学蚀刻的SiSE
利用催化剂将诸如体硅晶片的基板图案化，并利用包含氟化物类和(可选地)氧化剂类的溶液对所述基板进行蚀刻。在SiSE过程中，对诸如电流密度的电场参数进行调制，以产生具有不同孔隙率的交替层。在一个实施方案中，使用具有一个零值和一个非零值的方波函数来调制电流密度。这引起“零值”电流密度蚀刻仅随着催化剂蚀刻而进行，而非零值则使用催化剂蚀刻和电场蚀刻的组合在层中产生孔隙。因此，所得的超晶格具有零孔隙率和非零孔隙率的交替层以及与催化剂图案的逆向相对应的高纵横比蚀刻特征。在另一实施方案中，可以使用具有负值和正值的方波函数来调制电流密度。这引起“负值”电流密度蚀刻以防止催化剂漂移，并引起“正值”电流密度蚀刻以在层中产生孔隙。该路径不需要诸如沉积和蚀刻多个交替材料层等昂贵工艺。
路径II——利用催化剂蚀刻的SiSE
路径II需要半导体材料的交替层，所述半导体材料的交替层在以下特性中的至少一个方面有所不同：材料类型、掺杂浓度和掺杂剂材料。这些层是通过外延、化学气相沉积(CVD)、物理气相沉积(PVD)等沉积的，以使得能够在SiSE期间产生超晶格。表1描述了可以在上述工艺流程中使用的、关注于硅的半导体交替多层结构的多种组合的示例。在表1中，供体和受体掺杂的硅用p-和n-Si表示，而“++”表示掺杂浓度。例如，p++Si表示具有1e18cm-3或更高硼浓度的高掺杂硅。可以使用多于2个的交替层(例如ABCABC)来对掺杂变异度和扩散进行较高程度的控制。这一点的一个实施方案是在掺杂Si层之间使用原子级薄Ge层来减少沉积期间掺杂剂的迁移。这种交替堆叠体蚀刻的主要特征是在不同层(双层堆叠体的层A与层B)之间在诸如蚀刻或氧化速率等工艺参数方面获得较大差异，并利用这种差异来调整堆叠体并最终获得绝缘线/导线。
对SiSE工艺产生的具有交替形态的交替材料蚀刻堆叠体，利用热氧化和/或ALD进行后处理，以获得期望的蚀刻沟道和缝隙的稳定配置。图11示出了用于高掺杂和未掺杂(或低掺杂)硅的交替堆叠体的工艺流程1100的实施方案。高度p掺杂硅变为多孔的，并且其孔隙率可以基于蚀刻剂浓度和硅层的掺杂来控制。低掺杂硅在蚀刻后不会改变形态。然后可以以比无孔Si高得多的速率氧化多孔硅。然后，将掺杂剂从氧化多孔硅(oxidized poroussilicon，OPS)转移并使更多的掺杂剂气体发生流动的热步骤将使低掺杂硅被调整为在竖向沟道方案中的字线。短暂的各向异性氧化物蚀刻和随后的金属ALD将使字线在蚀刻沟道的两侧连续，而退火则将形成低电阻率的硅化物WL。该过程被称为“先电介质/栅极(Dielectric/Gate first)”，因为在SiSE工艺之前沉积(或外延生长)的材料堆叠体处于最终的蚀刻和热处理堆叠体中。
图11示出了用于具有与图10所示类似的催化剂网格图案的沟道和缝隙的高纵横比(HAR)蚀刻的工艺流程1100。对SiSE工艺产生的具有交替形态的交替材料蚀刻堆叠体，利用牺牲层去除和/或原子层沉积(ALD)进行后处理，以获得期望的蚀刻沟道和沟槽/缝隙的稳定配置。如图11所示，在工艺步骤1110期间，执行交替多层结构的沉积。如果系统以体硅基板开始，则无需该步骤。在工艺步骤1120期间，将催化剂网格图案化，然后执行SiSE以获得多孔和无孔材料的交替层。在工艺步骤1130期间，执行多孔层的氧化。氧化过程还可以氧化需要去除的无孔层的薄边缘。工艺步骤1140用于在光刻之后使用各向异性蚀刻(诸如原子层蚀刻或等离子体蚀刻)来去除氧化物，以阻挡不应蚀刻的材料。工艺步骤1150-1160包括产生3D NAND闪存阵列所需的多种光刻、沉积和蚀刻过程。在一些实施方案中，工艺步骤1150包括在无孔层上选择性地沉积金属并随后形成硅化物。工艺步骤1160包括光刻和存储膜的沉积，例如，用于电荷陷阱(CT)3D NAND——氧化硅、氮化硅、氧化硅(ONO)三层结构，多晶Si，以及使用ALD和CVD的低k电介质和芯填充物沉积。
图12例示了根据本技术的一个或更多个实施方案的用于竖向沟道3D NAND的牺牲工艺流程1200。该工艺与图11类似，主要区别在于CICE之后的后处理步骤。不对交替层中的一组进行调整，而是将它们蚀刻掉，然后用诸如钨、钴、氮化钛、氮化钽等导电材料替换它们。首先，在操作1210期间，在高掺杂和未掺杂(或低掺杂)硅的交替堆叠体上执行CICE。高掺杂硅变为多孔的，并且其孔隙率可以基于蚀刻剂浓度和硅层的掺杂来控制。低掺杂硅在蚀刻后不会改变形态，即，它保持为晶体且无孔。如果使用具有时变电场的体Si来产生具有交替孔隙率的层，则交替堆叠体并不是必需的。在操作1220中，将多晶硅和芯填充物沉积在柱形沟道中，并在牺牲蚀刻1230交替层中的一层期间提供支撑。在步骤1240中使用CVD、ALD或电镀进行的随后的金属(例如，钨、钴、氮化钛、氮化钽)沉积将形成字线。该过程被称为“后电介质/栅极(Dielectric/Gate last)”，因为在CICE工艺之前沉积(或外延生长)的材料堆叠体在过程1240期间被部分替换(交替层中的一组被金属替换)或被完全替换(随后第二组被蚀刻掉并被低K电介质替换)。
表2描述了图13中概述的图调整的一些示例。选择性地“蚀刻掉”一层的调整即为牺牲工艺流程，其中，栅极和/或电介质膜被替换。这类似于3D NAND制造的TCAT工艺流程。这一点的某些实施方案是路径C、D、E、F、G以及图12中所示的过程。在这样的工艺流程中，当蚀刻掉交替层中的一组时，必须用材料填充竖向沟道以支撑结构。对SiSE工艺产生的具有交替形态的交替材料蚀刻堆叠体，利用牺牲层去除和/或ALD进行后处理，以获得期望的蚀刻沟道和缝隙的稳定配置。在一个实施方案中，通过在线之间产生光刻链路并在之后将其移除来使高纵横比线稳定。多晶硅和芯填充材料被沉积在柱形沟道中，并在牺牲蚀刻交替层中的一层期间提供支撑。随后的金属(例如，钨、钴、镍、氮化钽、氮化钛、铜)沉积将制成字线。该过程被称为“后电介质/栅极”，因为在SiSE工艺之前沉积(或外延生长)的材料堆叠体被部分替换(交替层中的一组被金属替换)或被完全替换(随后第二组被蚀刻掉并被低K电介质替换)。
Figure BDA0002606276280000261
图14至图16示出了一些工艺流程，这些工艺流程用于处理通过SiSE产生的多孔和无孔硅层的交替层，以产生竖向沟道3D NAND阵列。图14包括一个替换步骤，并且表示图13中的路径C。图15至图16包括两个替换步骤，其中，图15表示如图13所示的路径D，图16表示路径G。
图14中有多个步骤，包括：1)用SiSE产生具有无孔和多孔Si的交替层的高纵横比沟道和缝隙；2)氧化多孔层，其中，无孔层的薄边缘以及连接链路也被氧化；3)光刻，以通过沉积诸如聚合物的材料并蚀刻掉缝隙周围区域中的材料来阻挡缝隙；4)使用ALD和CVD沉积形成存储芯的膜，例如氧化物-氮化物-氧化物层、多晶Si和氧化物芯；5)从缝隙中去除材料并且光刻以保护沟道。使用选择性蚀刻来选择性地从缝隙中去除材料，诸如聚合物和氧化的连接链路，诸如利用氧等离子体来去除聚合物，以及过原子层蚀刻来去除氧化物链路；6)使用蚀刻剂诸如TMAH选择性地去除硅层，而不影响氧化的多孔硅层；7)使用化学气相沉积(CVD)、原子层沉积(ALD)、溅射或物理气相沉积(PVD)等沉积导电材料(例如，W、Co、TiN)，随后回蚀刻以隔离导线；以及8)(图中未描绘)用绝缘材料填充暴露的区域。
在图15中，步骤包括：1)用SiSE产生具有无孔和多孔Si的交替层的高纵横比沟道和缝隙；2)氧化多孔层，其中，无孔层的薄边缘以及连接链路也被氧化；3)光刻，以通过沉积诸如聚合物的材料并蚀刻掉缝隙周围区域中的材料来阻挡缝隙；4)沉积形成存储芯的膜，例如氧化物-氮化物-氧化物层、多晶Si和氧化物芯；5)从缝隙中去除材料并且光刻以保护沟道。使用选择性蚀刻来选择性地从缝隙中去除材料，诸如聚合物和氧化的连接链路，诸如利用氧等离子体来去除聚合物，以及过原子层蚀刻来去除氧化物链路；6)使用蚀刻剂诸如HF选择性地去除氧化物层，而不影响硅层；7)使用ALD沉积薄氧化物层，并使用化学气相沉积、原子层沉积、溅射等沉积导电材料(例如，W、Co、TiN)，随后回蚀刻以隔离导线；8)使用蚀刻剂诸如TMAH选择性去除硅层，而不影响沉积的导电材料；以及9)使用ALD沉积绝缘材料诸如氧化硅。
在图16中，步骤包括：1)用SiSE产生具有无孔和多孔Si的交替层的高纵横比沟道和缝隙；2)光刻，以通过沉积诸如聚合物的材料并蚀刻掉缝隙周围区域中的材料来阻挡缝隙；3)沉积形成存储芯的膜，例如氧化物-氮化物-氧化物层、多晶Si和氧化物芯；4)从缝隙中去除材料并且光刻以保护沟道。使用选择性蚀刻来选择性地从缝隙中去除材料，诸如聚合物和氧化的连接链路，诸如利用氧等离子体来去除聚合物，以及过原子层蚀刻来去除氧化物链路；5)使用蚀刻剂诸如HF或HF+H2O2选择性地去除多孔硅层，而不影响无孔硅层；6)使用化学气相沉积(CVD)、原子层沉积(ALD)、溅射等沉积导电材料(例如，W、Co、TiN)，随后回蚀刻以隔离导线；7)使用蚀刻剂诸如TMAH选择性去除硅层，而不影响沉积的导电材料；以及8)使用ALD沉积绝缘材料诸如氧化硅。
图17描绘了具有竖向栅极和水平硅沟道的3D NAND架构的实施方案。如图17所示(其表示图13中的路径F)，这些步骤包括：1)用SiSE产生具有无孔和多孔Si的交替层的高纵横比沟道和缝隙；2)氧化多孔层，其中，无孔层的薄边缘以及连接链路也被氧化；3)使用CVD、ALD等沉积形成存储芯的膜，例如氧化物-氮化物-氧化物层、多晶Si和氧化物芯；4)光刻，以产生用于随后蚀刻存储材料的掩模；5)使用原子层蚀刻、等离子体蚀刻等对未图案化区域中的存储材料进行蚀刻；6)沉积栅极材料诸如W、多晶Si、Co、TiN等。在替代实施方案中，可以通过去除光刻掩模、在整个结构上沉积栅极材料、执行光刻以及蚀刻掉未图案化区域中的栅极材料来图案化栅极材料；7)使用等离子体或化学蚀刻来去除过量的栅极材料和光刻掩模；以及8)(图中未描绘)用绝缘材料诸如氧化硅填充暴露的区域。
非牺牲路径类似于BiCS 3D NAND制造工艺流程，并且不涉及蚀刻掉任何层，诸如在路径B中。对SiSE工艺产生的具有交替形态的交替材料蚀刻堆叠体，利用氧化(热氧化、阳极氧化等)和/或ALD进行后处理，以获得期望的蚀刻沟道和缝隙的稳定配置。例如，高度p掺杂硅变为多孔的，并且其孔隙率可以基于蚀刻剂浓度、电场和硅层的掺杂来控制率。低掺杂硅在蚀刻后不会改变形态。然后可以以比无孔Si高得多的速率氧化多孔硅。然后，将掺杂剂从氧化多孔硅(OPS)转移并使更多的掺杂剂气体发生流动的热步骤将使低掺杂硅被调整为竖向沟道方案中的字线。可选的短暂的各向异性氧化物蚀刻和随后的金属ALD将使字线在蚀刻沟道的两侧连续，退火则将形成低电阻率的硅化物WL。该过程被称为“首先电介质/栅极”，因为在SiSE工艺之前沉积(或外延生长)的材料堆叠体处于最终的蚀刻和热处理堆叠体中。
注意，从表2开始的多个实施方案中所使用的超晶格(多孔Si/无孔Si)可以使用路径I或II来制造。而且，可以将描述包括阶梯蚀刻的路径A添加到任何路径的工艺流程中。超晶格的另一些实施方案可以包括具有不同孔隙率和/或不同材料的交替层，所述材料诸如Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等。超晶格的所有层也可以是无孔的，其中，交替层仍然具有不同的氧化、化学蚀刻等处理速率。一个示例是p掺杂Si/n掺杂Si超晶格，其中，碱性蚀刻剂诸如TMAH或KOH在电偏压下仅蚀刻p型Si。路径B还可以用于制造具有结晶的水平硅沟道的基于竖向栅极的3D NAND闪存架构。
CICE工艺的多个实施方案使用随着蚀刻的进行而沉入基板中的图案化催化剂，剩下未图案化的区域作为高纵横比特征。可以在一个光刻步骤中图案化催化剂网格，以蚀刻沟道和字线缝隙(沟槽)二者，而CICE工艺可以同时蚀刻这两种特征。催化剂网格的一些示例示出在图18A至图18C中。为了防止催化剂网格漂移并可靠地输送蚀刻剂溶液，可以使用电场、顶板和/或链接的连续图案。可以通过缓解技术(诸如使用表面张力梯度化学物质(乙醇、异丙醇等)、超临界干燥和光刻连接特征)来防止所得的高纵横比特征塌陷。还可以通过在CICE工艺之后利用由链路连接的特征使用图案化技术，并且使用受控的沉积或蚀刻来满足这两个约束条件，以将高纵横比链接结构转换为期望的3D NAND配置。
用于SiSE的催化剂图案的制造需要多个光刻和蚀刻步骤。关键尺寸和覆盖范围要求示出在图18A至图18C中，这些图示出了基于竖向沟道(VC)以及竖向栅极(VG)架构两者的3D NAND闪存阵列的多种布局方案。图18A至图18C示出了经蚀刻的特征。如图18A至图18C所示，“a”表示存储块沟道的宽度，“b”表示光刻链路的宽度，“c”是宽度为a的块之间的距离，“d”表示圆形沟道的直径，“e”是空穴之间的横向间距，“f”是呈六角形布置的空穴的最短间距，“g”是宽度为“a”的块与圆形沟道之间的最短距离。宽度为“b”的细连接线被称为光刻链路，它们将隔离的半导体特征进行连接，以提高随后蚀刻的互连的高纵横比多层半导体结构的稳定性。催化剂网格的预期设计取决于3D NAND闪存阵列的布局，并且并入了光刻链路以稳定经蚀刻结构且可选地改善蚀刻剂的扩散并防止催化剂特征漂移。
图18A至图18C示出了3D NAND阵列的实施方案的布局和尺寸。下面描述了两组尺寸：一组尺寸具有受到光刻约束条件限制的积极缩放(aggressive scaling)，另一组尺寸假定基于VC的器件的最小沟道直径为50nm。基于VG的器件具有更积极的缩放可能性，因为光刻图案主要需要带有间隙的线条(Lines and Spaces，L/S)而不是空穴或支柱，并且可以通过多重图案化而使L/S变得变小。
图18中的特征尺寸的一些实施方案是：图18A示出了VC 3D NAND配置，其中，每个块具有两排交错的空穴。对于半间距为20nm(沿X方向)和25nm的点，以及沿Y方向半间距为35nm的块，a＝60nm，b＝10nm，c＝10nm，d＝25nm，e＝40nm，f＝35nm且g＝10nm。对于半间距为35nm(沿X方向)和42nm的点，以及沿Y方向半间距为85nm的块，a＝110nm，b＝10nm，c＝20nm，d＝50nm，e＝70nm，f＝60nm且g＝10nm。图18B示出了每个块具有四排交错的空穴的VC3D NAND配置。对于半间距为20nm(沿X方向)和25nm的点，以及沿Y方向半间距为65nm的块，a＝120nm，b＝10nm，c＝10nm，d＝25nm，e＝40nm，f＝35nm且g＝10nm。对于半间距为35nm(沿X方向)和42nm的点，以及沿Y方向半间距为120nm的块，a＝220nm，b＝10nm，c＝20nm，d＝50nm，e＝70nm，f＝60nm且g＝10nm。图18C示出了一个实施方案中的竖向栅极3D NAND几何形状，其中，宽度为“a”的线表示硅沟道尺寸，其中，a＝20nm，b＝10nm且c＝20nm。
针对图18描述的尺寸的示例受到存储器阵列所需的光刻和电子特性的限制。VC3D NAND沟道空穴必须用存储层填充，例如氧化物-氮化物-氧化物(ONO)和多晶硅沟道材料。受字符串读取电流和容许的场增强(tolerable field enhancement)约束的最小多晶Si沟道直径为约20nm。受器件性能和可靠性约束的最小ONO厚度为约15nm。因此，最小空穴直径为约50nm。对于某些工艺流程，在SiSE之后执行氧化步骤，以产生多孔氧化硅和无孔硅的交替层。该氧化步骤还可以在边缘处氧化无孔硅的薄层(<5nm)。该薄层可以作为存储层被保留或者被去除。如果将其去除，则图案的有效尺寸将改变为氧化物尺寸的两倍。例如，为了氧化和随后去除5nm的材料，沟道的直径将增加10nm，字线的宽度将减小10nm，并且线之间的间隔宽度将增加10nm。因此，应当基于最终的期望参数相应地调节初始尺寸。
制造小于30nm且具有甚至更小的连接的特征对于结构稳定性来说是极具挑战性的，因为电子束光刻可以写入小于10nm的特征但没有大的覆盖范围，而光学光刻具有较大的覆盖范围但分辨率较差。一些实施方案可以使用光学光刻和压印光刻来对膜进行图案化。
在图18A至图18C中所示的3D NAND特征设计可以使用多种光刻技术诸如具有多重图案化的光学光刻、压印光刻、电子束光刻、定向自组装、激光干涉光刻等被图案化。下面描述制造了用于该多种光刻技术的掩模的过程。
利用压印光刻进行图案化
图19D描绘了具有链接结构以防止漂移并改善扩散的催化剂设计。在一个实施方案中，链路图案的宽度为10nm，间距为25nm，并且这些线不是规则布置的。为了制造这样的图案，使用电子束光刻制成网格图案。然后，通过使用电子束光刻图案化链接结构并蚀刻掉所选择的网格区域来去除网格的元件。然后可以将所得图案蚀刻到模板基板中以产生用于压印光刻的主模板。
压印光刻可以用于以高分辨率和紧密间距图案化非周期性不规则图案。对于压印光刻，可以制作模板以打印图18A至图18C中所示的催化剂图案。模板的制造如图19A至图19C所示。可以使用电子束光刻来制作19A和19B中所示的主模板1910和1920。在一个实施方案中，可以使用两组彼此垂直的L/S来制成图19A中的特征，以产生间距为100nm的20nm×20nm的块，并且可以使用间距为40nm直径为20nm的空穴以及间距为80nm的20nm线来制成图19B中的特征。
可以通过用图19A所示的主模板1910进行压印来制成19C中所示的最终主模板1930，将压印的特征蚀刻到硬掩模中，然后可以在与通过19A的主模板压印而成的特征对准后图案化图19B所示的主模板1920。根据多各实施方案，可以使用对准方法来完成模板对准，其中，在光刻场内，图19B所示的模板1920具有从一个子场到下一个子场有意随变化的幅值和方向而偏移的特征。在压印之后，选择具有理想对准要求的子场，并使用分步重复方法将该子场用于产生图19C所示的最终主模板1930。基于覆盖范围对准要求，图19C所示的最终主模板1930也可以使用光学光刻制成。在这种情况下，考虑到光学光刻分辨率，图19B所示的第二模板1920是具有较大尺寸的光学光刻掩模。然后可以使用等离子体蚀刻技术减小这些较大的尺寸。图19D是光刻链接图案的示例，其中，利用压印光刻制作线(其模板用电子束光刻制成)，并且使用压印光刻或光学光刻将点对准并进行打印，反之亦然。
在另一实施方案中，诸如图19D中的图案的制造是使用光学光刻和多重图案化完成的。然后，通过图案化和缩小所选择的区域中的空穴并蚀刻掉网格线来去除网格的元件，从而产生链接图案。由于利用光学光刻产生的最小间距的限制，空穴的图案化可以采用多个步骤。
目前的光学光刻形式是波长为193nm的浸入式，使用三层结构抗蚀剂，并将带有间隙的线条的半间距限制为约38nm。需要采用诸如自对准双图案化(SADP)/自对准四图案化(SAQP)和光刻-蚀刻-光刻-蚀刻(LELE)之类的方法来缩小尺寸和紧缩间距。这需要多个沉积和蚀刻步骤，并且固有地适合于周期性图案。然而，圆的最小分辨率和间距较大。对于没有圆的VG 3D NAND架构，光学光刻和修整蚀刻可以用于产生彼此垂直的带有间隙的线条。较多地涉及VC 3D NAND的图案制作过程。
图20A至图20J示出了使用光学光刻制成这样的图案的方法。在该图中，在光学光刻过程之后沉积催化剂，使得暴露的区域(硅)现在被催化剂材料覆盖。沉积在图案化特征顶部的催化剂可以可选地被剥离。可以使用另一实施方案，其中，在催化剂膜上进行光学光刻，然后将暴露区域中的催化剂蚀刻掉。在这种情况下，该图案与图18所示的图案相反。
图20A至图20E示出了光刻步骤的横截面图(上图)和俯视图。图20F至图20J仅示出了俯视图。在图20A中，使用在氮化硅(蓝色)层上以第一硬掩模、多晶硅(粉红色)图案化的边长为40nm、间距为80nm(y方向)和40nm(x方向)的正方形制作光刻链路。在图20B中，进行修整蚀刻以获得边长为10nm的正方形。在图20C中，通过在玻璃上旋转来平坦化特征，并且对准并图案化宽40nm、间距为80nm的线。在图20D中，沉积间隔物材料以将线宽增加到70nm。在图20E中，将线和正方形蚀刻到硬掩模层诸如氮化硅中。在图20F中，执行LELE：对准并图案化间距为80nm(x方向)且间距为80nm(y方向)的50nm空穴；修整蚀刻以将直径减小到25nm并蚀刻到下面的氮化硅中。在图20G、图20H和图20I中，以偏移对准(shifted alignment)的方式重复步骤20F。在图20J中，可以沉积催化剂材料。
可以使用定向自组装，而非光学光刻中的多个LELE步骤，来使密度倍增(Densitymultiplication)。图21示出了使用自组装和光刻制作具有基本相连的催化剂特征的催化剂图案的工艺流程。在图21A中，使用光学光刻来将点图案化。在图21B中，这些点用于使用定向自组装来引导嵌段共聚物以增加密度。然后根据3D NAND闪存催化剂设计将线图案化以阻挡区域(图21C)。随后的蚀刻将未被线阻挡的点转移到硬掩模诸如氮化硅或碳中(图21D)。完成另一个光刻步骤以将线图案化(图21E)，并蚀刻到硬掩模中(图21F)。然后去除抗蚀剂以露出硬掩模中的最终特征。(图21G)。在图21H中，沉积催化剂材料。尽管该过程未描述光刻链路，但可以与图20类似地使光刻链路并入到工艺流程中。而且，通过自组装的图案化也可以用于制作压印光刻模板。
对于3D NAND闪存设计，利用精确控制侧壁的等离子体蚀刻无法可靠地实现同时蚀刻圆形沟道和矩形缝隙。类似地，对于具有连接链路的特征，支柱之间的小于10nm的连接无法在高纵横比的情况下被保留。在半导体工业中用于各向异性蚀刻高度受控的纳米图案的干法等离子体蚀刻工艺需要昂贵的真空器材，并且在以高纵横比(>50:1)图案化时难以保留横截面形状。这些工艺遇到了多种蚀刻挑战，诸如纵横比依赖性蚀刻(ARDE)和蚀刻锥形。
另一方面，SiSE工艺可以各向异性地蚀刻需要的图案并产生超晶格，而不会降低分辨率。然而，要使SiSE成为可行的商业化技术，还需要解决多种挑战。本节描述了在半导体材料中实现高纵横比纳米结构堆叠体的晶片级蚀刻的挑战和解决方案。
限定了可以用于这一新的制造方法的多各过程的分步说明。以下各节中还列出了需要在每个步骤中进行优化的参数，以使最终器件具有良好的电气性能、中间步骤的机械稳定性、CMOS兼容性以及成本和吞吐量。
传统的3D NAND工艺使用SiO/SiN或SiO/多晶Si的交替层，所述交替层被蚀刻并且可选地用诸如W的导电材料替换，以获得交替的导电线和绝缘线的堆叠体，以形成3D NAND单元的字线和电介质。在多各实施方案中，可以使用半导体材料的交替层代替SiO/SiN或SiO/多晶Si。由于SiSE可以蚀刻半导体材料，同时根据可定制的材料特性诸如掺杂浓度和掺杂剂类型来改变其形态，因此设计成确保选择性去除或氧化交替层以获得最终的导电线和电介质线。
对于路径I(例如参见图13)来说这不是问题，其中，体硅基板用于SiSE并且不必考虑交替层沉积。
用于沉积交替层或“超晶格”所采用的方法取决于商业可用性、成本、吞吐量、增长率、热预算、层数、层厚度、蚀刻前后的层迁移率和电阻率、晶体蚀刻的可使用性等。例如，多晶Si层比外延硅需要更大的厚度以克服晶界问题并获得良好的蚀刻字线导电性。多晶Si层还可能需要在交替掺杂的层之间形成薄的扩散阻挡层，以抑制掺杂剂跨层扩散，因为掺杂剂在多晶Si中的扩散大于在晶体Si中的扩散。在外延硅的情况下，也可以通过使用碱性蚀刻剂诸如KOH、TMAH和EDP在晶体层上进行锥形蚀刻以产生阶梯触点。
当今生产中的硅的外延(epi)生长基于化学气相沉积(CVD)，化学气相沉积是一种通过化学反应从气相合成固体薄膜的工艺。硅的高温(高于1000C)外延生长可以提供高吞吐量、原位掺杂并防止污染，而分子束外延(Molecular Beam Epitaxy，MBE)可以实现掺杂分布中的突变步骤，但增长率非常低。在650-850℃左右使用CVD进行的低温外延为表1中所述的硅超晶格的生长提供了折衷方案。温度、压力、气体流速、基板准备、表面处理和防氧化是决定外延超晶格品质的主要参数。用于掺杂的气体诸如B2H6或PH3的分压决定了外延层中的掺杂浓度。在生长期间具有较低的总压力将导致来自前一层的气体污染减少而实现更好的结合。尽管所有这些参数在外延生长中都起到了至关重要的作用，但是温度、掺杂剂浓度和外延层厚度最为重要，因为它们决定了后续工艺步骤的结果，如下面进一步说明的。
·温度：外延生长的温度取决于多种因素。外延膜的结晶度可以在500℃以上的温度范围内获得。在低温下，掺杂剂的扩散减少，并且一些实施方案可以得到突变的分布，但是生长速率较低。取决于掺杂剂类型及其在硅中的扩散率，一些实施方案可以计算高掺杂/低掺杂界面上的扩散率。
·掺杂剂浓度：在对电场效应、浓度值和梯度等进行适当调整的情况下对Fick定律进行模拟，以用于确定每个交替层的掺杂材料和浓度来得到所需的最终扩散分布。这取决于外延生长期间反应室的温度、随后的工艺步骤所需的热预算、各层上的浓度梯度以及是否存在任何缺陷。普通掺杂剂在硅中的扩散系数与温度成指数关系。(D＝D0.exp(-Ea/kT))慢扩散器(As和Sb)优于快速扩散器(P、B和In)，并且掺杂剂的选择还取决于硅中的固溶度极限范围。
·层厚度：取决于最终字线的宽度，必须调整导电层的厚度以使电阻率最小化，同时必须调整电介质层的厚度以减小寄生电容并使电阻率最大化。如果字线层由多晶硅制成，则必须考虑由于晶界引起的电阻增加。
我们来考虑一个P++/P超晶格的示例，其中，一层的硼浓度为1E18，而另一层的硼浓度为1E15。对于在超净环境中在650℃和10Pa压力下的混合物外延生长，沉积速率可以为约100nm/分钟。在该温度下，B的扩散常数为7.7E-20cm2/s。为了确定扩散分布，一些实施方案需要知道每一层的厚度以及晶片在腔室中的时间，即需要生长的层数。在硼浓度为1E18时，字线的电阻率为0.04ohm-cm。通过并入金属以形成硅化物或在随后的SiSE工艺之后进行退火以将所有掺杂剂从氧化多孔层转移到晶体硅层上，可以进一步降低电阻率。对于100nm的层厚度，256层的总生长时间为约5小时。然后最大扩散将发生在生长的第一层，扩散长度由xj＝2＊sqrt(Dt)给出。这给出了0.8nm的最大扩散长度。因此，由于在650℃下扩散率非常低，所以温度对扩散长度的影响最小。使用模拟时可以考虑其他因素，诸如多级浓度梯度和电场。从成本的角度来看，慢沉积速率诸如100nm/分钟是不合理的。在1000℃下，沉积速率为10微米/分钟，并且可以在不到3分钟的时间内沉积256层。
然而，在该温度下硼的扩散常数为1.39E-14cm2/s，扩散长度为31nm。为了在2个参数之间折衷，一些实施方案选择800℃或其附近的温度，其中，获得了1微米/分钟的沉积速率。这将使沉积256层的过程耗时约30分钟，而沉积100层的过程耗时10分钟。然后，对于256层来说，B的扩散长度在最底层(最坏的情况)为约6nm，对于100层来说为3nm。对于100nm厚的层来说，具有小于5nm的结合部就足够了。然而，上述结合部长度表示距浓度已改变1/e时距离界面的距离。这不足以形成可靠的过程。因此，对SiSE工艺进行了调整，以确保形态从固体改变为多孔时所处的掺杂剂浓度非常急剧，这可以通过调整蚀刻剂浓度来实现。
等离子体增强的ALD可以在一些实施方案中用于密封多孔层的孔。SiO2的ALD用于填充使用SiSE蚀刻的空穴和缝隙。然后将基板平坦化以实现包括光刻和等离子体蚀刻的后续工艺步骤。根据多个实施方案，可以执行光刻以打开沟道并防止膜沉积在缝隙中。然后可以将存储层(诸如氧化物-氮化物-氧化物)、多晶Si沟道和芯填充材料沉积到这些沟道(竖向空穴)中。
对于外延生长的硅晶体层，可以使用诸如KOH和TMAH的碱性蚀刻剂来各向异性地蚀刻<100>晶面。这将减少为产生竖向沟道结构中的每个字线层的触点而进行的阶梯蚀刻所需的蚀刻和光刻步骤的数量。这种碱性湿法蚀刻可以在CICE之前或之后在生长的外延材料堆叠体上进行。如果交替层中的一层是高度p掺杂的，则可以取决于沿晶面的相对蚀刻速率和所处的不同的掺杂剂浓度使用TMAH来代替KOH。
图22例示了根据本技术的一个或更多个实施方案的3D NAND阶梯蚀刻的示例。在掺杂/未掺杂Si的外延生长完成之后，使用碱性蚀刻剂来完成锥形蚀刻工艺以产生字线的接触区域。用于接触区域的突出的长度取决于绝缘层的厚度。该工艺的另一实施方案涉及使用电化学蚀刻以基于各个层的掺杂来产生具有不同孔隙率的交替硅层，而无需使用CICE。然后可以利用等离子体蚀刻来蚀刻该堆叠体，并且在电化学蚀刻之前成角度地蚀刻来产生阶梯。
图23类似于图22，主要区别在于，在体Si上，而非在交替半导体层上，进行锥形蚀刻。然后在锥形蚀刻的体Si上执行SiSE，然后在3D NAND存储器制造步骤之后进行选择性等离子体蚀刻以露出导线上的接触区域。
对于路径I，蚀刻体硅；而对于路径II，蚀刻外延生长的硅晶体层。晶体蚀刻剂诸如KOH、EDP和TMAH可以用于产生锥形。例如，在60℃的温度下30％KOH或10％TMAH。
一些实施方案使用在体硅上用碱性蚀刻剂进行阶梯蚀刻或成角度的等离子体蚀刻的工艺，以产生用于字线的接触区域。接触垫的凸起长度取决于绝缘层的厚度，因为晶体蚀刻会产生54.74°的锥体。这将减少阶梯蚀刻产生与竖向沟道结构中的每个字线层接触的触点所需的蚀刻和光刻步骤的数量。然而，锥形不会产生阶梯的竖向侧壁，这可能会影响将金属触点放置到字线上的可靠性。这可以取决于阶梯状结构所占用的面积，通过增加电介质层的厚度或字线的宽度来进行校正。可替代地，具有法拉第笼的成角度的等离子体蚀刻也可以用于产生锥形。
随着SiSE的进行，催化剂网格蚀刻半导体材料堆叠体，以露出具有用于分开3DNAND沟道和字线的空穴和缝隙的高纵横比特征。可以通过使用蚀刻停止层、定时蚀刻或通过监测和控制电场参数来使SiSE停止。蚀刻剂组成以及该过程中的电子空穴生成引起基于其材料和掺杂浓度产生不同形态的交替膜。在SiSE之后，可以选择性地去除或调整(例如氧化)各层中的一层以制成3D NAND层。通过控制多孔硅层中的孔隙率和孔密度，可以抑制多孔硅在氧化过程中的体积变化，从而减小结构上的机械应力。多孔层的氧化速率远大于单晶硅的氧化速率，并且可以在较低的温度下进行以增加选择性。例如，在700℃下，多孔硅层的表面和主体(对于比1微米薄的单独的层)在3分钟内被氧化，而在干燥的O2中仅3nm的晶体硅表面被氧化。
多孔硅层与晶体硅层之间的氧化速率差异，以及多孔氧化物与硅之间的蚀刻速率差异或多孔硅与晶体硅之间的蚀刻速率差异必须非常大。这是为了确保不出现底切，并增加了利用SiSE工艺可以制成的存储层的数目。表3列出了各种蚀刻剂，这些蚀刻剂可用于选择性地从超晶格去除一层来进行各种超晶格调整，以获得具有绝缘膜和导电膜的交替层的3D NAND闪存阵列。可以将表面活性剂和其他这样的化学物质添加到蚀刻剂中，以在所有适用的晶体定向上改善层A对层B的蚀刻选择性。蚀刻剂可以为液体或蒸气形式。
Figure BDA0002606276280000331
Figure BDA0002606276280000341
表4描述了在确保选择性地去除或氧化交替层中的一层以获得最终金属线和电介质层所需的工艺步骤的情况下半导体交替多层结构的各种组合的示例。硅掺杂的供体和受体用p-和n-Si表示，而“++”表示掺杂浓度。例如，p++Si表示硼浓度为1e18 cm-3或更高的高掺杂硅。可以使用多于2个的交替层(例如ABCABC)来对掺杂变化进行较高程度的控制。这一点的一个实施方案是在掺杂Si层之间使用原子上薄的Ge层来防止外延生长期间掺杂剂的迁移。如果通过使用碱性蚀刻剂如KOH、TMAH和EDP在微米级范围内选择性地蚀刻<100>平面使各层外延生长以获得晶体形态，则也可以进行阶梯蚀刻。这种交替堆叠体蚀刻的主要特征是在不同层(双层堆叠体的层A与层B)之间在蚀刻或氧化速率上获得较大差异，并利用这种差异来调整堆叠体并最终获得绝缘线/导线。
表4：半导体交替多层结构的多种组合的示例与确保选择性地去除或氧化交替层中的一层以获得最终金属线和电介质层所需的工艺步骤的示例。
Figure BDA0002606276280000342
类似于BiCS工艺，本技术的各种实施方案可以用于产生没有替换步骤的3D NANDVC。例如，在一些实施方案中，可以提供基板。然后，可以沉积半导体材料(例如，掺杂或未掺杂Si)的交替层。然后，可以执行使用晶体各向异性蚀刻剂的光刻和锥形蚀刻。然后可以图案化催化剂。例如，某些实施方案可以使用不连续催化剂Pt、Pd、Ru的沉积、催化剂的CMP/剥离或者Pt、Pd或Ru的选择性电沉积。然后可以执行SiSE工艺并且可以使用湿法蚀刻(例如王水)移除催化剂或者用绝缘体隔离催化剂。可以选择性地处理各层(例如，氧化多孔层和连接链路)，并且利用原子层沉积(ALD)密封孔。在沉积存储材料诸如氧化物-氮化物-氧化物(ONO)以及多晶Si芯和/或氧化物芯填充物之前，可以使用光刻来阻挡字线之间的区域。然后可以从字线缝隙中去除材料，并且可以将低k电介质沉积在缝隙中。为了沿着蚀刻的锥形产生阶梯，可以使用对一组交替层具有选择性的等离子体蚀刻来蚀刻锥形。
在一些实施方案中，类似于TCAT工艺，可以利用用于具有氧化和替换的3D NANDVC的工艺。例如，在一些实施方案中，可以提供基板。然后，可以沉积半导体材料(例如，掺杂或未掺杂Si)的交替层。然后，可以执行使用晶体各向异性蚀刻剂的光刻和锥形蚀刻。然后可以图案化催化剂。例如，某些实施方案可以使用不连续催化剂Pt、Pd、Ru的沉积、催化剂的CMP/剥离或者Pt、Pd或Ru的选择性电沉积。然后可以执行SiSE工艺并且可以使用湿法蚀刻(例如王水)移除催化剂或者用绝缘体隔离催化剂。可以选择性地处理各层(例如，氧化多孔层和连接链路)，并且利用ALD密封孔。光刻可以用于阻挡字线之间的区域，并且可以沉积稳定芯(例如，多晶Si芯和氧化物芯填充物)。
可以从字线缝隙中去除材料。原子层蚀刻用于去除包围多孔氧化物/晶体Si结构的薄氧化物层。制作3D NAND闪存阵列的下一组工艺可以包括一个替换步骤(例如，对多孔氧化物有选择性地蚀刻晶体Si、利用ALD进行孔密封、沉积存储材料ONO、沉积W和回蚀刻以隔离字线等)；或两个替换步骤(例如，对晶体Si有选择性地蚀刻多孔氧化物、沉积存储材料ONO、沉积W和回蚀刻以隔离字线、对W有选择性地蚀刻Si、沉积SiO2等)或(例如，对晶体Si有选择性地蚀刻多孔氧化物、沉积SiO2和回蚀刻以进行隔离、对沉积的SiO2有选择性地蚀刻晶体Si、沉积存储材料ONO、沉积W和回蚀刻以隔离字线等)。依此类推。然后，可以将低k电介质沉积在缝隙中。为了沿着蚀刻的锥形产生阶梯，可以使用对一组交替层具有选择性的等离子体蚀刻来蚀刻锥形。
在一些实施方案中，类似于TCAT工艺，可以利用用于具有替换的3D NAND VC的工艺。例如，在一些实施方案中，可以提供基板。然后，可以沉积半导体材料的交替层(例如，掺杂或未掺杂Si、Si/SiGe、Si/Ge等)。然后，可以执行使用晶体各向异性蚀刻剂的光刻和锥形蚀刻。然后可以图案化催化剂。例如，某些实施方案可以使用不连续催化剂Pt、Pd、Ru的沉积、催化剂的CMP/剥离或者Pt、Pd或Ru的选择性电沉积。然后可以执行SiSE工艺并且可以使用湿法蚀刻(例如王水)移除催化剂或者用绝缘体隔离催化剂。孔可以利用ALD被密封。光刻可以用于阻挡字线之间的区域，并且可以沉积稳定芯(例如，多晶Si芯和氧化物芯填充物)。可以从字线缝隙中去除材料。制作3D NAND闪存阵列的下一组工艺可以包括一个替换步骤(例如，对晶体Si有选择性地蚀刻多孔硅、沉积存储材料ONO、沉积W和回蚀刻以隔离字线、对W有选择性地蚀刻Si、沉积SiO2等)；或两个替换步骤(例如，对晶体Si有选择性地蚀刻多孔硅、氧化晶体Si、沉积存储材料ONO、沉积W和回蚀刻以隔离字线等)或(例如，对晶体Si有选择性地蚀刻多孔硅、沉积SiO2和回蚀刻以进行隔离、对SiO2有选择性地蚀刻晶体Si、沉积存储材料ONO、沉积W和回蚀刻以隔离字线等)。依此类推。然后，可以将低k电介质沉积在缝隙中。为了沿着蚀刻的锥形产生阶梯，可以使用对一组交替层具有选择性的等离子体蚀刻来蚀刻锥形。
在一些实施方案中，可以利用用于具有竖向栅极的3D NAND的工艺。例如，在一些实施方案中，可以提供基板。然后，可以沉积半导体材料的交替层(例如，掺杂或未掺杂Si、Si/SiGe、Si/Ge等)。然后，可以执行使用晶体各向异性蚀刻剂的光刻和锥形蚀刻。然后可以图案化催化剂。例如，某些实施方案可以使用不连续催化剂Pt、Pd、Ru的沉积、催化剂的CMP/剥离或者Pt、Pd或Ru的选择性电沉积。然后可以执行SiSE工艺，并且可以使用湿法蚀刻(例如王水)去除催化剂或用绝缘体隔离催化剂。可以选择性地处理各层(例如，氧化多孔层和连接链路)。孔可以利用ALD被密封。光刻可以用于阻挡层之间的区域，并且可以沉积ONO存储材料。字线也可以被沉积为垂直于水平沟道线。然后，可以将低k电介质沉积在字线之间的缝隙中。为了沿着蚀刻的锥形产生阶梯，可以使用对一组交替层具有选择性的等离子体蚀刻来蚀刻锥形。
在一个实施方案中，可以使用硅纳米线作为沟道材料来制造3D NAND，然后沉积导电材料和绝缘材料的交替层。MSP-CICE和新颖的基于连接链路或基于顶板的塌陷缓解技术用于图案化NW阵列，而不是进行深度反应离子蚀刻工艺。DRIE使用的工艺诸如Bosch工艺，该工艺会产生扇形侧壁，并造成表面损坏，从而降低FET性能。此处提出的CICE工艺的各种实施方案将大大减少损坏、提供光滑的侧壁和更复杂的横截面几何形状，从而带来卓越的性能。使用CICE产生的高纵横比竖向NW可以用于竖向3D NAND闪存。这涉及到存储材料的沉积，包括具有大陷阱密度的高k电介质，用于通过保形ALD在竖向NW上进行电荷存储。然后沉积一系列被绝缘材料分开的导电材料，以形成字线并产生NAND字符串，从而形成多层超高密度3D NAND闪存。
DRAM
由于采用2D结构很难缩放DRAM电容器和晶体管，因此DRAM产品越来越接近根本限制。当前的应对方案是使用堆叠体或沟槽电容器来增加每个单元的电容而不折损基板面。然而，该方法的局限性在于沟槽电容器的高纵横比沟槽蚀刻以及堆叠体电容器的稳定性。而且，减小的特征尺寸会影响平面和凹陷沟道或基于鳍片的DRAM晶体管的可靠性。某些DRAM单元配置还使用5-6F2的单元大小因数而不是理想的4F2单元。随着特征尺寸从目前的20nm半间距减小到2025年的小于10nm，需要以自对准方式将竖向单元存取晶体管与高纵横比电容器合并。
图24例示了根据本技术的一个或更多个实施方案的示例性DRAM设计，其中，在通过CICE蚀刻的纳米线上沉积晶体管、电容器和互连材料。图24的俯视图例示了电容器区域的截面图；位线垂直于图形延展，并连接顶部的N+掺杂硅区域。各种实施方案使用基于竖向纳米线的DRAM架构，其合并了栅极全包围晶体管以及自对准电容器两者以产生4F2单元尺寸因数。这可以实现将DRAM缩放至小于10nm的半间距。由于在CICE工艺中竖向侧壁角度大于89.5度，因此，支柱之间的中心距可以小于20nm、小于15nm、小于10nm等。支柱的布置可以呈六边形以产生较紧凑的DRAM单元。基于CICE蚀刻剂浓度，蚀刻的支柱可以垂直于基板对准或者以一定角度对准。可以优化支柱的横截面以提供最大的表面积，这取决于支柱是否可以通过具有可接受的缺陷水平的传统光学光刻和纳米压印光刻来制造。
为了隔离每个DRAM单元的纳米线，可以使用SOI(绝缘体上硅)基板，其中，绝缘体用作CICE的蚀刻停止并隔离各个纳米线。可替代地，可以使用电场使纳米线的基部成为多孔的。然后可以执行多孔基部的选择性氧化以使纳米线电绝缘。
图25A至图25B例示了根据本技术的一个或更多个实施方案的用于CICE湿法各向异性蚀刻以产生高纵横比支柱而不会塌陷的两种工艺流程。图25A描绘了使用顶板以扩展可以使用的最大纵横比的防止倒塌的方法。可以使用顶板通过下述来实现防止塌陷：利用等离子体蚀刻或SiSE将特征蚀刻至短而稳定的高度；沉积顶板，并继续进行SiSE过程。“顶板”也可以处于沿着短支柱的长度的高度，诸如L/2，其中，L是短稳定支柱的高度。这在进一步蚀刻特征时提供了额外的支撑，并将最大纵横比扩展到大于在顶板处于短支柱顶部的情况下的最大纵横比。这赋予了高纵横比支柱结构稳定性并防止塌陷。可以通过下述来沉积顶板：成一定角度的电子束沉积；聚合物填充、回蚀刻和顶板沉积；或诸如旋涂等方法。可以用于顶板的材料包括聚合物、溅射/沉积的半导体、不与CICE蚀刻剂发生反应的金属和氧化物，诸如Cr、Cr2O3、碳、硅、Al2O3等。在一些实施方案中，顶板也可以通过额外的低分辨率光刻步骤或通过引起顶板材料产生孔隙的反应而成为多孔的，例如，顶板材料可以是在CICE蚀刻剂中变为多孔的非晶态或多晶Si。一旦基板被蚀刻并且可以去除催化剂，则可以在去除多孔顶板之前通过各种方法如原子层沉积来沉积存储膜或电介质填充物。顶板材料也可以在某些区域中被去除或被调整为对原子层沉积(ALD)不具有选择性，从而防止孔封闭和阻挡沉积路径。在填充特征之后蚀刻或抛光顶板。ALD也可以用于在蚀刻之后封闭高纵横比形状以产生深空穴(例如，孔、由光刻图案限定的结构空隙等)而无需使用隔离的催化剂。
图25B示出了基于链路的确保具有菱形横截面的蚀刻纳米结构的稳定性的方法。如果催化剂网格包括光刻链路和间隙两者，则通过蚀刻来产生链接结构。图26例示了根据本技术的一个或更多个实施方案的SEM图像，该图像示出了在硅上进行CICE之后不受支撑的特征相对于受支撑的特征塌陷。制造小于30nm的具有甚至更小的链路连接的特征极具挑战性，因为电子束光刻可以写入小于10nm的特征但没有大的覆盖范围，而光学光刻具有较大的覆盖范围但分辨率较差。光学光刻和压印光刻(其掩模和模板利用电子束光刻制成)可以用于获得最终的链接结构，然后可以将该最终的链接结构制成纳米压印模板。
在替代实施方案中，可以利用CICE蚀刻空穴以产生沟槽电容器DRAM单元。该架构也可以被设计为4F2布局，以最小化DRAM单元占用的面积。由于在CICE工艺中竖向侧壁角度大于89.5度，因此空穴之间的中心距可以小于20nm、小于15nm、小于10nm等。空穴的布置可以呈六边形以产生较紧凑的DRAM单元。为了增强蚀刻剂在空穴中的扩散，可以使用电场以沿着蚀刻空穴的长度(顶部区域除外)产生一层或多层孔隙。无孔顶部区域可以用于产生用于DRAM单元的硅晶体管。可以选择性地氧化一个或更多个多孔层以电隔离沟槽电容器。在CICE工艺之后，可以利用绝缘材料诸如SiO2、SiN、SiON等的原子层沉积来密封在孔隙层中产生的孔。可以通过沉积电容器材料诸如电极(多晶Si、W、TiN、Co、TaN)和高k电介质(HfO2、ZrO2、Al2O3)在高纵横比空穴中产生沟槽电容器来产生MOS(金属-氧化物-半导体)、MIM(金属-绝缘体-金属)或MIMIM等配置的电容器。
晶体管
CMOS缩放在半导体行业中已有采用，通常通过增加晶体管密度来改善芯片性能、降低功耗并增强功能。这种缩放是通过每18个月至2年发布一个新的技术节点来实现的。通过减小晶体管的尺寸——诸如栅极长度、栅极氧化物厚度、间隔物厚度等——来增加晶体管密度。随着特征尺寸的减小，新的技术诸如高k电介质、金属栅极、应变工程和低k间隔物电介质已被用于平面或凹槽晶体管。然而，尽管减小了每个晶体管的面积，但为了改善静电，引入了鳍式FET形式的3D缩放。随着尺寸减小至小于20nm，制作侧壁损坏最小且不塌陷的高而薄的鳍片的工艺一直是具有挑战性的。对于小于10nm的节点，已经提出了使用水平纳米片和纳米线改善静电的创新方法。
然而，对于所有这些3D几何形状，结构稳定性以及制造挑战性限制了该技术的发展潜力。较高的鳍片和/或数量较多的堆叠纳米片和纳米线可以改善芯片的性能并使得能够缩放许多技术节点。然而，用于鳍片制造的等离子体蚀刻不具有蚀刻锥形且遭受影响器件性能的侧壁损坏。可以利用CICE通过消除蚀刻锥形并由此减少每个晶体管所需的鳍片数量来实现具有小于10nm临界尺寸的具有低侧壁损坏的高纵横比鳍片。将合并大面积控制和在线计量，用于具有最佳横截面的第一级晶体管的晶片级制造，所述第一级晶体管的范围从矩形鳍片到圆形和成形的NW。各种实施方案包括新颖的蚀刻技术、受催化剂影响的化学蚀刻(CICE)和光刻要求，以使得能够制成具有竖向侧壁的高纵横比鳍片而没有等离子体损坏。
CICE是一种基于催化剂的蚀刻方法，可以用于半导体诸如Si、Ge、SixGe1-x、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等以及半导体多层结构。电场可以或可以不与用于蚀刻的催化剂结合使用。蚀刻剂(诸如氢氟酸HF)、氧化剂(诸如过氧化氢H2O2)以及可选的低表面张力液体(诸如乙醇)和DI水可以优选地在催化剂(诸如Ag、Au、Pd、Pt、Ru、Cu、W、TiN、TaN、RuO2、IrO2、石墨烯等)的位置蚀刻半导体基板。如果需要的话，也可以使用非水性蚀刻剂。光刻技术(诸如光学光刻、电子束光刻、双图案化、四图案化、纳米压印光刻等)用于限定催化剂特征。将所得的具有催化剂网格的基板放置在蚀刻剂溶液中并精确地蚀刻至一定的深度，该深度由电场和光学成像系统主动控制，所述光学成像系统可以基于蚀刻期间的电学特性和光学特性来确定蚀刻深度。
因此，最终器件是具有纵横比>5:1的高纵横比鳍片的鳍式FET，其中，鳍片结构极其竖向，并且具有>89.5度的角度，该角度是使用扫描电子显微术(SEM)、TEM、AFM等然后使用图像分析软件诸如ImageJ来测量的。使用近似保形的直线且使用在关键特征的顶部和底部特征尺寸上的任何差异之间的线性拟合算法来测量平均锥角。临界尺寸可以是鳍片的宽度或鳍片之间的沟槽的宽度。由于CICE工艺的竖向侧壁角度大于89.5度，因此关键特征之间的中心距诸如鳍片间距和鳍片宽度可以小于20nm、小于15nm、小于10nm等。
在横向纳米线和纳米片FET的情况下，鳍片由交替的材料层组成，其中，各层中的一层被选择性地去除，并且电介质和栅电极被保形地沉积以包围悬浮的横向纳米线或纳米片。纳米片和横向纳米线FET的锥形也被测量为与鳍式FET相似。
用于制造鳍片的等离子体蚀刻具有各种工艺挑战，诸如精确蚀刻、蚀刻锥形、塌陷、腐蚀和结构完整性以及侧壁损坏。这会影响晶体管的器件性能。利用CICE可以实现小于10nm临界尺寸鳍片的高纵横比和低侧壁损坏。蚀刻锥形由于在一定的鳍片宽度上限制了鳍片的最大高度而带来了进一步的挑战。为了增加鳍片的高度，必须增加鳍片的宽度，这降低了晶体管的封装密度。
图27A例示了工业中所使用的具有约85°锥角和24nm物理半间距(HP)的14nm鳍式FET。通过“最大鳍片高度＝0.5*半半间距*tan(锥角)”计算可以实现的具有这样的锥角的最大鳍片高度。通过改善锥角，可以针对不同的鳍片宽度和半间距(HP)增加最大鳍片高度。这一关系描绘在图27B中，其示出了对于给定的HP可以蚀刻的鳍片的最大高度与蚀刻锥角。这显示了没有锥形的蚀刻工艺诸如CICE的缩放潜力。这没有考虑鳍片的结构稳定性，鳍片的结构稳定性将在之后进行检查。鳍片高度的100nm用于浅槽隔离(Shallow TrenchIsolation，STI)，因此不是有源鳍式FET的一部分。
高纵横比鳍片易于塌陷。可以使用这样的连接链路来缓解鳍片的塌陷：一旦制成晶体管并将鳍片嵌入稳定材料诸如绝缘体中，就可以调整或去除该连接链路。
图28是例示沿着鳍片长度(在该情况下为50nm)横向塌陷之前没有锥形的鳍片的最大高度的图，该鳍片没有任何支撑/辅助特征。图28示出了长度为50nm的不受任何连接链路支撑的鳍片的临界高度与其半间距。这是通过使鳍片因塌陷而产生的弯曲能与分离鳍片所需的表面能相等来计算的：
hcr_长度方向＝(18EIxw2/γsvb)^(1/4)
hcr_宽度方向＝(18EIyw2/γsva)^(1/4)
其中，E是鳍片的弹性模量，I是绕弯曲轴的惯性矩，w是鳍片的挠度，即塌陷的鳍片之间的距离的一半，γsv是鳍片材料的表面能，并且a和b是垂直于塌陷方向的鳍片尺寸(长度方向与宽度方向)。
塌陷沿着鳍片的长度在最矮的高度处发生，因此是图中所示的高度。尽管基于特定的电路设计鳍片可以长得多，但是鳍片的最短长度是由鳍式FET的接触栅极间距(CGP)确定的。对于约5nm的最小间隔物厚度(ts)和约15nm的源极/漏极(S/D)接触长度(LC)，接触栅极间距CGP＝LG+2ts+LC。这表明晶体管的缩放取决于可以在10-25nm之间变化的栅极长度LG。考虑50nm的示例情况来确定不同宽度的鳍片在横向塌陷到另一鳍片上之前的最大高度。将鳍片宽度的两倍的鳍片间距采用为由于没有蚀刻锥形而可以缩小鳍片间距的一些实施方案。
缩放到较小鳍片宽度的主要限制在于较小鳍片宽度的结构不稳定性。对于用体硅制成的鳍式FET，其长度的大部分用于浅槽隔离(STI)。假设STI所需的最小高度为100nm，则只能使用宽度为10nm及以上的鳍片。此外，鳍片的有效部分比初始鳍片高度短得多。通过使用SOI晶片可以部分地缓解这种情况。然而，即使在SOI鳍式FET的情况下，鳍片可达到的最大高度也有限制。蚀刻锥形有助于在某种程度上提高鳍片的结构稳定性，但最终会限制可能的最大高度，如图27中所述。
鳍式FET工艺流程
各种实施方案通过在鳍片之间使用连接链路以在蚀刻期间和蚀刻之后稳定鳍片来提高鳍片的结构稳定性。在对器件进行进一步处理之后，移除或调整稳定结构。在一个实施方案中，连接链路还可以在电路设计阶段中用于在形成外延S/D接触的同时链接相邻鳍式FET的源极和漏极。鳍式FET工艺流程的示例如图29所示。
CICE鳍式FET工艺流程的实施方案如图29所示，其中，工艺步骤为：a)连接鳍片的CICE，随后去除催化剂材料；b)STI(浅槽隔离)填充和回蚀刻(这可以涉及使用STI材料的原子层沉积(ALD)和使用蒸气HF回蚀刻STI材料)、原子层蚀刻(ALE)或反应性离子蚀刻(RIE)。c)虚设栅极和间隔物的图案化和沉积，其中，将多晶硅用作虚设栅极，并将氮化硅用作在虚设栅极任一侧的间隔物；d)使用ALD填充氧化物并使用化学机械抛光(CMP)进行平坦化，切割/蚀刻掉连接特征(或链路)，其中，使用RIE、ALE、选择性氧化和蒸气HF蚀刻等蚀刻掉鳍片之间的连接特征，并且可以基于每个晶体管的鳍片数量和晶体管电路设计来设计用于蚀刻掉连接特征的光刻掩模以保持某些连接。e)填充氧化物并回蚀刻；f)使用具有原位掺杂的Si或Si和Ge的外延生长来沉积源极/漏极；以及g)金属栅极替换和高k电介质沉积，其中，然后可以用高k电介质和间隔物之间的金属栅极替换虚设栅极以形成最终的高纵横比鳍式FET。
在另一实施方案中，可以在鳍片的区域中使用催化剂连接链路，并且可以使用硅的外延生长来接合缺失部分。对于去除了连接链路的区域，取决于位置和电路设计，可以基于材料所需的电学特性——例如连接是否需要导电、绝缘或半导电——来沉积材料，诸如TiN、W、SiO2、SiN、碳、Si、Ge等。
利用CICE制造的高纵横比鳍式FET在鳍片之间具有连接链路以防止塌陷。这些链路必须在制造过程中被移除(图29步骤(d))以获得所需的鳍片设计。在一个实施方案中，通过在CICE之后首先图案化并沉积虚设栅极和间隔物，然后在所有暴露区域中沉积电介质，来去除鳍式FET链路。然后进行光学光刻以隔离需要被去除的鳍片-链路区域，并使用原子层蚀刻、等离子体蚀刻等去除鳍片-链路。在蚀刻过程中产生的任何等离子体蚀刻锥形都不会影响受虚设栅极和间隔物保护的鳍片结构，并且随后的S/D外延步骤可以补充由于等离子体蚀刻锥形而造成的任何鳍片材料损失。可替代地，可以选择性地氧化和去除暴露的鳍片-链路，并且可以使用蒸气HF、等离子体蚀刻、湿法刻蚀来去除氧化的鳍片-链路，以由于氧化硅蚀刻的选择性性质去除氧化硅而不是硅，从而保护硅鳍片。
该方法的优点是具有非常精确的<2nm的覆盖范围，从而确保不会从鳍片上去除过量的材料。可以使用间隔物图案化来将宽度和间距从35-40nm线条/间隙的光学光刻分辨率减小到20-25nm线条/间隙。为了产生平行于鳍片和垂直于鳍片的切口，可以使用两个光学光刻步骤，其中，线条/间隙彼此成90度。EUV光刻可以用于产生相同的特征，而无需额外的间隔物图案化。基于逻辑器件的鳍式FET设计，将设计用于蚀刻鳍片及其连接链路的催化剂图案。例如，在图32中，示出了起始CICE催化剂图案和去除了连接链路之后的图案。
图30A至图30E例示了根据本技术的一个或更多个实施方案的在CICE之后进行的鳍式FET工艺的示例。更具体地说，图30A至图30E示出了连接的鳍片结构的俯视图，其设计取决于鳍式FET的应用，诸如在SRAM和逻辑电路中的应用。在图30A中，利用CICE蚀刻的结构被连接以防止塌陷。图30B描绘了虚设栅极和间隔物图案，其被设计为根据电路设计的需要连接多个鳍片。在图30C中，使用光刻使要蚀刻掉的部分(连接链路)暴露。在图30D中，然后使用原子层蚀刻或等离子体蚀刻来蚀刻掉连接链路。然后可以执行进一步的鳍式FET处理步骤(图30A至图30E中未示出)，诸如源极/漏极外延沉积、栅极替换等，以获得最终的器件电路。图30E示出了在D部分中的下方鳍片的示意图，这些鳍片在所有鳍式FET处理步骤之后仍被保留。
通过蚀刻具有半导体材料交替层的鳍片且随后去除各交替层中的一层来制成纳米片FET，从而制成悬浮的纳米片。与鳍式FET的三栅极结构相反，纳米片FET由于其栅极全包围配置而具有比鳍式FET更好的静电。与上一节中讨论的鳍片的高度限制类似，纳米片鳍片中的半导体交替层的临界高度限制了可以使用等离子体蚀刻进行蚀刻的层数。这种限制在SiSE工艺中不存在，该工艺是CICE的子集，可产生具有交替层而不是体Si的纳米结构。纳米片层的一个实施方案包括Si和SixGe1-x，其中，新的临界高度取决于多层堆叠鳍片的调整后的弹性模量。考虑到每个纳米片的厚度为5nm，并且被STI覆盖的鳍片的下部区域为Si，则可以使用复合材料中混合物的反向规则通过“平板”模型来计算有效弹性模量：
Figure BDA0002606276280000411
其中，E是弹性模量，V是体积分数，下标f表示牺牲纳米片材料，例如，SixGe1-x或多孔Si和m是剩余的纳米片材料，例如Si。
对于Si的约75％-95％的体积分数，所得的有效弹性模量约为100-150GPa，并且纳米片鳍片的临界高度与鳍式FET鳍片的临界高度相似。表面能的变化取决于所接触的鳍片顶部的表面材料。在一个实施方案中，该材料是硅，并且纳米片的材料的影响与硅鳍式FET的影响相同。
可替代地，可以通过减小鳍片的宽度以类似的方式来制作横向纳米线FET。在SiSE工艺中，使用光刻链路为鳍式FET形成的连接鳍片也可以在半导体交替层的堆叠体上使用。
纳米片FET与鳍式FET相似，其中，鳍片具有交替的材料层而不是体硅。一个实施方案包括Si和SixGe1-x的交替层，其中，SixGe1-x层被去除以得到硅纳米片。另一实施方案包括不同掺杂的硅的交替层，其产生牺牲性多孔Si层和晶体Si纳米片。在另一实施方案中，交替层之间的保护层用于确保硅纳米片不受牺牲纳米片蚀刻的影响，诸如通过使用低掺杂Si/SixGe1-x/高掺杂Si/SixGe1-x或低掺杂Si/Ge/高掺杂Si/Ge的交替堆叠体，其中，高掺杂Si转换为多孔Si，而低掺杂Si保持结晶状态。调整SiSE工艺以确保在特定的掺杂浓度下，形态从多孔变为无孔，从而产生多孔和无孔Si的多层堆叠体。可以选择性地去除多孔Si，从而得到悬浮的Si纳米片。蚀刻剂的组成以及工艺过程中的空穴生成会基于其材料和掺杂浓度而引起产生不同形态的交替膜。在另一实施方案中，将SiSE工艺与体Si上的时变电场一起使用以产生具有多孔和无孔Si的交替层的纳米片鳍片。示例性工艺流程如图31所示。
图31例示了根据本技术的一个或更多个实施方案的用于利用SiSE制作纳米片FET和横向纳米线FET的工艺流程的示例。这些步骤包括：a)连接鳍片的CICE以及去除催化剂材料；b)使用原子层沉积(ALD)进行电介质填充以产生STI(浅槽隔离)；c)切掉/蚀刻掉连接特征，其中，使用RIE或ALE蚀刻掉鳍片之间的连接特征，并且可以基于每个晶体管的鳍片数量和晶体管电路设计来设计用于蚀刻掉连接特征的光刻掩模以保持某些连接；d)使用ALD在切除区域沉积应力衬垫诸如氮化硅；e)电介质(STI)回蚀刻并选择性地去除交替层以获得悬浮的纳米片/纳米线；f)虚设栅极和间隔物的图案化和沉积，其中，将多晶硅用作虚设栅极，并将氮化硅用作虚设栅极任一侧的间隔物。可以在虚设栅极周围沉积隔离物，可以图案化/蚀刻过量的隔离物材料，并且可以执行氧化物填充和平坦化；g)S/D沉积，其中，然后使用具有原位掺杂的Si或Si和Ge的外延生长来沉积源极和漏极区域；以及h)金属栅极替换和高k电介质沉积。
在用于纳米片FET的SiSE的另一实施方案中，时变电场可以与催化剂蚀刻一起使用，以通过使用体Si代替材料的交替外延层作为起始基板来产生多孔和无孔Si的交替层。
使用选择性蚀刻工艺来选择性地去除纳米片的交替层。例如，在Si/SixGe1-x的堆叠体中，HCl可以用于选择性地去除SixGe1-x。在Si/多孔Si的堆叠体中，可以使用蚀刻剂诸如HF、TMAH、蒸气HF、HF以及弱氧化剂诸如过氧化氢等。在具有多种交替材料诸如低掺杂Si/SixGe1-x/高掺杂(在CICE之后为多孔)Si/SixGe1-x的堆叠体中，可以使用HF去除多孔Si，然后使用HCl去除SixGe1-x。
催化剂被设计用于防止塌陷，使得使用光刻链路连接所有的鳍片。为了在使用SiSE和/或电场无法抑制漂移的情况下进一步防止催化剂漂移，利用连接所有催化剂区域的光刻链路制成连接的链路，同时确保所有鳍片均连接以防止塌陷。
可以通过在靠近S/D区域的鳍片端部使用连接链路来增加鳍片在塌陷之前的临界高度。稍后可以在利用栅极、间隔物和绝缘材料稳定鳍片之后去除这些链路。图32绘制了沿着鳍片结构的长度和宽度，在横向塌陷之前不同数量的鳍片的临界高度。对于50nm的接触栅极间距(CGP)，在鳍片的两侧都使用宽度为10nm的连接链路以提高稳定性。如图32所示，可以将所有鳍片彼此连接成正方形网格时的鳍片最大高度模拟为具有3个固定边的薄长板。
图32A提供了鳍片数>1时的连接链路示意图。对于N＝1，长度b等于鳍式FET的CGP，而对于N>1，长度b＝CGP+2*(链路宽度)。在图32B中，示出了对于不同的鳍片宽度f和范围从1到10的鳍片数目，沿着连接的鳍片结构的长度塌陷之前的临界高度。在图32C中，示出了对于不同的鳍片宽度f和范围从1到10的鳍片数目，沿着连接的鳍片结构的宽度塌陷之前的临界高度。为了防止催化剂在较大块的连接鳍片中漂移，可以使用链接的网格，如下所示，用于6x4鳍片的块。多个块可以通过半导体链路被完全分开或被连接。32D是例示对于不同的鳍片宽度f和范围从1到10的鳍片数目所示出的沿着连接的鳍片结构的宽度塌陷之前的临界高度的图。
为了从使用CICE蚀刻的连接鳍片产生器件，关键步骤之一是电介质回蚀刻，以在鳍片的基部产生浅槽隔离(STI)区域。除了SOI(绝缘体上硅)晶片之外，该步骤对于该工艺的所有实施方案都是必需的。可以使用保形沉积方法诸如原子层沉积将电介质诸如SiOx沉积在宽度<15nm的高长宽比鳍片上。理想的是，定时回蚀刻电介质应在鳍片的基部产生约100nm厚的STI，同时不影响鳍片本身。等离子蚀刻通常用于该过程。然而，等离子蚀刻工艺的物理成分可能会损坏鳍片。蒸气HF可以用于纯化学工艺，以回蚀刻电介质而不损坏鳍片。在一个实施方案中，可以在沉积氧化物电介质之前使用ALD在鳍片周围沉积隔离的材料(诸如氮化硅)。这将在鳍片上产生蚀刻停止，并防止在选择性化学蚀刻中出现任何损坏。
需要控制从晶片的中心到边缘的这种回蚀刻工艺的均匀性。这可以通过在蒸气HF装置中使用多个温度区来实现。“预发送”晶片可以用于优化定时蚀刻，并绘制出蚀刻速率和深度不连续的各个区域。通过产生局部高温和低温区来调整局部蚀刻速率以形成均匀的蚀刻深度，可以使不连续性变得平滑。
可替代地，可以使用喷墨机将含硅聚合物精确地分配到具有高蚀刻速率的位置上，诸如晶片的边缘。分配的体积可以使用来自预发送晶片的数据确定。然后在最佳温度下烘烤基板，以有意地在基板上产生高度不均匀的材料。这将消除通过蒸气HF进行的非均匀蚀刻，从而确保在鳍片中产生STI的最终蚀刻均匀性处于规格范围内。
在另一实施方案中，可以通过使用电场、蚀刻剂浓度和/或要蚀刻的层的掺杂浓度在SiSE工艺期间产生多孔底层来使鳍式FET中的体Si鳍片和纳米片FET中的纳米片鳍片彼此电隔离，使得该层在蚀刻之后成为多孔的。多孔底层可以是100nm厚。然后，多孔层被选择性地氧化以在鳍片的底部产生氧化的多孔Si，从而用作浅槽隔离(STI)并电隔离鳍片。对于纳米片FET，当底部多孔层被氧化时，交替多孔层也可以被氧化。
本技术的各种实施方案提供了用于制造鳍式FET的技术。例如，在一些实施方案中，可以使用光刻图案化催化剂，沉积不连续的催化剂诸如Pt、Pd、Ru、Au等，以及执行化学机械抛光或剥离。可替代地，可以在光刻之后进行催化剂的选择性电沉积。在SiSE工艺之后，可以使用湿法蚀刻(例如，利用王水)去除催化剂材料，或者可以使用绝缘体将其与器件层隔离。为了产生STI层，可以沉积和平坦化绝缘体。然后可以对过量的鳍片连接结构执行光刻和蚀刻。然后，可以对应力衬垫材料执行光刻和沉积。如果需要的话，可以使用各种方法诸如定时气相HF蚀刻来执行回蚀刻以获得浅槽隔离(STI)。对于纳米片晶体管，执行选择性去除交替层以获得悬浮的纳米片。例如，一些实施方案可以蚀刻对Si具有选择性的SixGe1-x，和/或蚀刻对Si具有选择性的多孔Si。然后可以图案化虚设栅极。例如，在一些实施方案中，可以执行用于虚设栅极图案的光刻，并且可以沉积虚设栅极材料(氧化物、多晶Si)。可以在虚设栅极周围沉积间隔物，并图案化/蚀刻过量的间隔物材料。可以执行氧化物填充和回蚀刻。在一些实施方案中，光刻可以用于使S/D区域暴露。然后，可以执行S/D沉积(例如，掺杂的外延生长)。可以蚀刻掉多晶Si虚设栅极，并用高k电介质和金属栅极替换。然后可以沉积并平坦化绝缘体诸如氧化硅，以完成晶体管层的制造。然后进行进一步的处理以产生金属层接触，从而产生工作晶体管器件，并且可以完成金属层的氧化物填充和平坦化。
结论
除非上下文另有清楚地要求，否则在整个说明书和权利要求书中，词语“包括(comprise)”、“包括(comprising)”等应以包含性含义进行解释，而不是排他性或穷举性含义；也就是说，在“包括但不限于”的意义上进行解释。如本文中所使用的，术语“连接”、“耦合”或其任何变体是指两个或更多个元件之间的直接或间接的任何连接或耦合；元件之间的耦合或连接可以是物理的、逻辑的或其组合。另外，当在本申请中使用时，词语“本文”、“上方”、“下方”和具有类似含义的词语是指作为整体的本申请，而不是本申请的任何特定部分。在上下文允许的情况下，上述具体实施方式中使用单数或复数的词语也可以分别包括复数或单数。涉及两个或更多个项目的列表中的单词语“或”涵盖该词语的所有以下解释：列表中的任何项目、列表中的所有项目以及列表中的项目的任意组合。
本技术的实施方案的上述具体实施方式并非旨在穷举或将技术限制于以上公开的精确形式。尽管以上出于例示性目的描述了本技术的特定示例，但是如相关领域技术人员将认识到的，在本技术的范围内可以进行各种等效修改。例如，尽管以给定的顺序呈现过程或框，但其他替代实现方案可以以不同的顺序执行具有步骤的例程或采用具有框的系统，并且某些过程或框可以被删除、移动、添加、细分、组合和/或修改以提供替代方案或子组合。这些过程或块中的每一个过程或块可以以各种不同的方式来实施。而且，尽管有时将过程或框示出为串行执行，但是代替地，这些过程或框可以并行执行或实施，或者可以在不同时间执行。此外，本文中指出的任何具体数字仅是示例：替代实现方案可以采用不同的值或范围。
本文提供的技术的教导可以应用于其他系统，而不一定是上述系统。可以将上述各种示例的元件和动作进行组合以提供该技术的另外的实现方案。本技术的一些替代实现方案不仅可以包括上述那些实现方案的附加元件，还可以包括较少的元件。
可以根据上述具体实施方式对本技术进行这样的和其他的更改。尽管上面的描述描述了本技术的某些示例，并且描述了预期的最佳模式，但是无论出现在文本中的上述内容有多么详细，本技术都可以以多种方式实践。系统的细节在其具体实现方案中可以有相当大的变化，同时仍然被本文公开的技术所涵盖。如上所述，在描述本技术的某些特征或方面时使用的特定术语不应被认为是暗示该术语在本文中被重新定义为局限于与该术语相关联的本技术任何具体的特点、特征或方面。通常，除非以上具体实施方式部分明确定义了这些术语，否则不应将所附权利要求书中所使用的术语解释为将本技术限制于说明书中公开的具体示例。因此，本技术的实际范围不仅涵盖所公开的示例，还涵盖实践或实施权利要求书下的技术的所有等效方式。
为了减少权利要求的数量，以下以某些权利要求的形式呈现了本技术的某些方面，但是申请人以任何数量的权利要求的形式设想了本技术的各个方面。例如，尽管仅将本技术的一个方面记载为计算机可读介质的权利要求，但是其他方面同样可以体现为计算机可读介质的权利要求或以其他形式体现，诸如以方式加功能的权利要求来体现。旨在根据35 U.S.C.§112(f)处理的任何权利要求将以词语“意味着”开头，但在任何其他情况下使用“用于”均无意援引35 U.S.C.§112(f)下的论述。因此，在本申请或继续申请中，申请人保留在提交本申请以寻求这样的附加权利要求形式之后继续提出附加权利要求的权利。

Claims (221)

1.一种用于提高受催化剂影响的化学蚀刻的可靠性的方法，所述方法包括：
将在半导体材料表面上的催化剂层图案化，其中，所述催化剂层包括多个特征和所述多个特征中的两个或更多个之间的光刻链路；
使所述半导体材料的所述表面上的所述图案化的催化剂层暴露于蚀刻剂，其中，所述图案化的催化剂层引发所述半导体材料的蚀刻，以形成与所述多个特征相对应的制造结构以及与所述链路相对应的间隙；以及
沉积足以填充所述间隙的材料。
2.根据权利要求1所述的方法，其中，所述光刻链路具有连接线，所述连接线将所述催化剂层的基本上隔离的节点连接起来。
3.根据权利要求1所述的方法，其中，所述图案化的催化剂层中的所述光刻链路产生高纵横比结构的缺失部分，并且所述方法还包括用SiO2、SiN、外延Si、W、TiN或碳来填充所述缺失部分。
4.根据权利要求1所述的方法，其中，所述材料是下列中的一种：
单晶体硅晶片，沉积在基板上的厚度大于100nm的多晶硅层，沉积在基板上的厚度大于100nm的非晶硅层，绝缘体上硅SOI晶片，或在基板上的厚度大于100nm的外延硅层。
5.根据权利要求1所述的方法，其中，所述材料包括：具有不同的掺杂水平和掺杂剂的半导体材料的交替层、高掺杂硅和轻掺杂硅的交替层、未掺杂硅和掺杂硅或锗的交替层、硅和SixGe1-x的交替层、不同掺杂硅和/或SixGe1-x的交替层、不同掺杂硅和/或Ge的交替层，或者Si和Ge的交替层。
6.根据权利要求5所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率或热处理速率中的至少一个方面具有周期性变化。
7.根据权利要求5所述的方法，其中，每个交替层的厚度在1nm至100nm之间。
8.根据权利要求5所述的方法，其中，选择性地去除所述交替层中的至少一层。
9.根据权利要求8所述的方法，其中，通过HCl去除SixGe1-x层来产生Si纳米片和/或横向纳米线。
10.根据权利要求5所述的方法，其中，在CICE中使用的蚀刻剂存在的情况下，硅的掺杂层中的一层变为多孔的。
11.根据权利要求10所述的方法，其中，使用HF、HF蒸气、HF和弱氧化剂、KOH，或TMAH来去除多孔Si层。
12.根据权利要求1所述的方法，其中，所述催化剂层在蚀刻剂存在的情况下沉入所述半导体材料中。
13.根据权利要求1所述的方法，其中，所述蚀刻剂包括下列中的至少两种：
氟化物类，包含化学成分HF或NH4F；
氧化剂H2O2、KMnO4或溶解氧；
醇类的乙醇、异丙醇或乙二醇；或者
质子、非质子、极性和非极性溶剂，诸如DI水或二甲基亚砜DMSO。
14.根据权利要求1所述的方法，其中，所述半导体材料可以是Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs以及其他IV、III-V、II-V族元素或化合物。
15.根据权利要求1所述的方法，其中，所述催化剂层包括下列中的一种或更多种：Au、Pt、Pd、Ru、Ag、Cu、Ni、W、TiN、TaN、RuO2、IrO2或石墨烯。
16.根据权利要求1所述的方法，其中，所述制造结构具有至少一个小于100nm的横向尺寸；并且特征高度与最小横向尺寸的纵横比至少为5:1。
17.根据权利要求1所述的方法，其中，使用时变电场来产生经蚀刻的纳米结构交替层，其中，所述交替层中的至少一层是多孔的。
18.根据权利要求17所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率和热处理速率中的至少一个方面具有周期性变化。
19.根据权利要求17所述的方法，其中，使用HF、HF蒸气、HF和弱氧化剂、KOH，或TMAH来去除多孔Si层。
20.根据权利要求1所述的方法，其中，将调整所述连接链路之后得到的结构用于随后形成鳍式FET、横向纳米线FET或纳米片FET。
21.根据权利要求20所述的方法，其中，沉积电介质并使用定时化学蚀刻来为块鳍式FET或纳米片FET产生浅槽隔离。
22.根据权利要求1所述的方法，其中，所述半导体结构用于制造DRAM单元。
23.根据权利要求1所述的方法，其中，所述半导体结构用于制造3D NAND闪存。
24.一种用于通过受催化剂影响的化学蚀刻来防止高纵横比半导体结构实质性塌陷的方法，所述方法包括：
将在半导体材料表面上的催化剂层图案化，其中，所述催化剂层包括多个特征和所述多个特征中的两个或更多个之间的光刻间隙；
使所述半导体材料的所述表面上的所述图案化的催化剂层暴露于蚀刻剂，其中，所述图案化的催化剂层引发所述半导体材料的蚀刻，以形成与所述多个特征相对应的结构以及与所述间隙相对应的链路；以及
调整所述链路中的一个或更多个。
25.根据权利要求24所述的方法，其中，通过下列方法中的一种或更多种来选择性地调整所述互连的高纵横比结构中的所述光刻链路：对所述链路的某些部分进行氧化、氮化、选择性蚀刻、具有精确对准的光刻和等离子体蚀刻。
26.根据权利要求24所述的方法，其中，所述材料是下列中的一种：
单晶体硅晶片，沉积在基板上的厚度大于100nm的多晶硅层，沉积在基板上的厚度大于100nm的非晶硅层，绝缘体上硅SOI晶片，在基板上的厚度大于100nm的外延硅层。
27.根据权利要求24所述的方法，其中，所述材料包括：具有不同的掺杂水平和掺杂剂的半导体材料的交替层、高掺杂硅和轻掺杂硅的交替层、未掺杂硅和掺杂硅或锗的交替层、硅和SixGe1-x的交替层、不同掺杂硅和/或SixGe1-x的交替层、不同掺杂硅和/或Ge的交替层，或者Si和Ge的交替层。
28.根据权利要求24所述的方法，其中，所述材料包括半导体材料的交替层，其中，所述半导体材料具有不同的掺杂水平和掺杂剂、高掺杂硅、轻掺杂硅、未掺杂硅、掺杂硅和锗、硅和SixGe1-x、不同掺杂硅，和/或具有不同掺杂的硅和/或Ge的SixGe1-x，或者Si和Ge。
29.根据权利要求28所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率和热处理速率中的至少一个方面具有周期性变化。
30.根据权利要求28所述的方法，其中，每一层的厚度为1nm至100nm。
31.根据权利要求28所述的方法，其中，选择性地去除成组的交替层中的至少一层。
32.根据权利要求31所述的方法，其中，通过HCl去除SixGe1-x层来产生Si纳米片和/或横向纳米线。
33.根据权利要求28所述的方法，其中，在CICE中使用的蚀刻剂存在的情况下，硅的掺杂层中的一层变得多孔。
34.根据权利要求33所述的方法，其中，使用HF、HF蒸气、HF和弱氧化剂、KOH或TMAH去除多孔Si层。
35.根据权利要求24所述的方法，其中，所述催化剂层在蚀刻剂存在的情况下沉入所述半导体基板中。
36.根据权利要求24所述的方法，其中，所述蚀刻剂包括下列中的至少两种：
氟化物，包括HF或NH4F；
氧化剂，包括H2O2、KMnO4或溶解氧；
醇类，包括乙醇、异丙醇或乙二醇；或者
质子、非质子、极性和非极性溶剂，包括DI水或二甲基亚砜DMSO。
37.根据权利要求24所述的方法，其中，所述半导体材料可以是Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs以及其他IV、III-V、II-V族元素或化合物。
38.根据权利要求24所述的方法，其中，所述催化剂层包含下列中的一种或更多种：Au、Pt、Pd、Ru、Ag、Cu、Ni、W、TiN、TaN、RuO2、IrO2或石墨烯。
39.根据权利要求24所述的方法，其中，所述制造结构具有至少一个小于100nm的横向尺寸；并且特征高度与最小横向尺寸的纵横比至少为5:1。
40.根据权利要求24所述的方法，其中，使用时变电场来产生经蚀刻的纳米结构交替层，其中，所述交替层中的至少一层是多孔的。
41.根据权利要求40所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率和热处理速率中的至少一个方面具有周期性变化。
42.根据权利要求40所述的方法，其中，使用HF、HF蒸气、HF和弱氧化剂、KOH，或TMAH来去除多孔Si层。
43.根据权利要求24所述的方法，其中，将调整所述连接链路之后得到的结构用于随后形成鳍式FET、横向纳米线FET或纳米片FET。
44.根据权利要求43所述的方法，其中，沉积电介质并使用定时化学蚀刻来为块鳍式FET或纳米片FET产生浅槽隔离。
45.根据权利要求24所述的方法，其中，所述半导体结构用于制造DRAM单元。
46.根据权利要求24所述的方法，其中，所述半导体结构用于制造3D NAND闪存。
47.一种用于通过受催化剂影响的化学蚀刻来防止高纵横比半导体结构实质性塌陷的方法，所述方法包括：
通过在图案化的催化剂层上或者在两个或更多个未塌陷的半导体结构上沉积材料来产生支撑结构；和
使所述支撑结构暴露于蚀刻剂，以利用所述材料形成较高纵横比的半导体结构，以防止所述较高纵横比的所述半导体结构实质性塌陷。
48.根据权利要求47所述的方法，其中，所述未塌陷的半导体结构由下列工艺中的一种或更多种制成：等离子体蚀刻、干法蚀刻、化学蚀刻和受催化剂影响的化学蚀刻。
49.根据权利要求47所述的方法，其中，所述结构的基板包括一层或多层半导体膜。
50.根据权利要求47所述的方法，其中，所述材料为耐受蚀刻剂材料的材料，所述材料包括Cr、聚合物、碳、Cr2O3或Al2O3。
51.根据权利要求47所述的方法，其中，将所述材料沉积在所述结构的顶部或沿着所述结构的长度沉积所述材料。
52.根据权利要求51所述的方法，其中，所述材料的沉积位置处于距所述未塌陷结构的顶部L/N的高度处，并通过在高度方面具有稳定性的机制确定所述沉积位置以避免塌陷，其中，L为所述结构的高度且N为大于或等于1的数字。
53.根据权利要求47所述的方法，其中，在沉积期间或在暴露于所述蚀刻剂之后使所述材料变为多孔的。
54.根据权利要求47所述的方法，其中，对遮盖材料进行图案化，以确保蚀刻剂在CICE期间流至催化剂膜。
55.根据权利要求47所述的方法，其中，所述高纵横比半导体结构之间的空隙由第二材料填充。
56.根据权利要求55所述的方法，其中，在进一步用第二材料填充之后，所述支撑结构材料被选择性地去除。
57.根据权利要求56所述的方法，其中，所述结构用于制造DRAM单元。
58.根据权利要求56所述的方法，其中，所述结构用于制造具有竖向沟道的3D NAND闪存阵列。
59.一种用于受催化剂影响的化学蚀刻的设备，包括：
处理室，所述处理室用于容纳半导体晶片，所述半导体晶片包括蚀刻剂和在所述半导体晶片的至少一个表面上的催化剂；
多个致动器，所述多个致动器被配置为控制所述处理室内的环境属性；
控制系统，所述控制系统通过经由所述多个致动器调节一个或更多个所述环境属性来控制所述半导体晶片上的受催化剂影响的蚀刻的速率；以及
冲洗站，所述冲洗站用于去除所述蚀刻剂。
60.根据权利要求59所述的设备，其中，所述环境属性包括温度、蒸气压、电场、蚀刻剂浓度、蚀刻剂组成和照明。
61.根据权利要求59所述的设备，其中，所述冲洗站与所述处理室是同一个。
62.根据权利要求59所述的设备，其中，所述冲洗在单独的设备中发生。
63.根据权利要求59所述的设备，其中，通过在完成所述蚀刻之后使用DI水从所述基板上去除所有的蚀刻剂化学物质来完成冲洗，并且通过使用干燥的加热氮气或清洁的干燥空气来干燥所述基板。
64.根据权利要求59所述的设备，还包括多个传感器以检测蚀刻状态。
65.根据权利要求64所述的设备，其中，所述蚀刻状态包括下列中的一种或更多种：蚀刻深度、材料孔隙率、经蚀刻的交替层的数量、与蚀刻剂接触的掺杂半导体材料的电导率、特征的光学特性，以及在蚀刻处理期间和/或在蚀刻处理之后测量的特征的电性能。
66.根据权利要求59所述的设备，还包括通过所述器材处理的预发送晶片，和感测所述预发送晶片的蚀刻状态的离线计量系统。
67.根据权利要求66所述的设备，其中，所述离线计量对在所述预发送晶片中发现的处理偏移进行估计。
68.根据权利要求59所述的设备，还包括干燥机构，所述干燥机构被配置为转移流体来实现表面张力梯度以防止高纵横比结构塌陷。
69.根据权利要求59所述的设备，其中，使用下列中的一种或更多种来监测局部和/或全局蚀刻深度：
基于电压、电流、电容、电阻或电感的局部电场测量；
使用相机、光缆或分光光度计的光学测量，和图像处理；或者
使用热卡盘或微镜的热测量。
70.根据权利要求69所述的设备，其中，所述光学测量是在允许通过所述硅进行处理监测的IR波长下执行的。
71.根据权利要求59所述的设备，其中，使用下列中的一种或更多种来控制所述局部和/或全局蚀刻深度：
局部电极，所述局部电极施加具有期望的波形、幅值、频率的AC或DC电场，其中多个电场一致以避免边缘效应和泄漏；
使用具有期望波长的激光和光源对被蚀刻的所述基板的正面或背面进行局部照明；
使用热卡盘或微镜来使局部区域的温度变化以使蚀刻深度变化均匀；或
使用喷墨机改变局部蚀刻剂浓度，并喷射阻挡或增强蚀刻剂成分或气泡以局部地改变蚀刻速率。
72.根据权利要求54所述的设备，其中，在受催化剂影响的化学蚀刻期间，使用下述来监测所述局部和/或全局蚀刻剂浓度：
所述蚀刻剂溶液的折射率测量；或
所述蚀刻剂溶液的电导。
73.根据权利要求59所述的设备，其中，在受催化剂影响的化学蚀刻期间，使用下述来控制所述局部和/或全局蚀刻剂浓度：
蚀刻剂的流量控制和循环；
所述基板的旋转；
扩散器，以产生均匀的蚀刻剂浓度；
用于蚀刻剂扩散的温度梯度；
化学物质的局部添加以驱使蚀刻剂扩散；
声流；
喷射空气；或
蚀刻剂的消耗成分的局部添加。
74.根据权利要求59所述的设备，包括用于监测和控制局部和/或全局温度的部件，其中：
微镜用于从正面或背面加热晶片；
电极用于局部地加热所述管芯上方的所述溶液；或
每个管芯的填充有有限体积的蚀刻剂并被泵出/循环的单独的“阱”具有受控的温度。
75.根据权利要求59所述的设备，其中，所述蚀刻剂溶液被维持在低温下以使蚀刻速率接近于零，并且使用局部加热来开始/控制/停止每个管芯的蚀刻。
76.根据权利要求59所述的设备，包括用于监测和控制局部和/或全局电场的部件，其中：
电场阵列机构，所述电场阵列机构被配置为当向半导体基板施加电偏压时实时地控制蚀刻分布；和
在线电计量和电化学蚀刻停止机构，所述在线电计量和电化学蚀刻停止机构被配置为随着所述蚀刻的进行来测量所述半导体基板上的电流和电压，以确定在器件中蚀刻的交替层的数量，或者作为用于纳米结构蚀刻的蚀刻停止指示器。
77.根据权利要求59所述的设备，包括用于监测和控制局部和/或全局电场的部件，其中：
使用图案化的底部电极，所述图案化的底部电极的设计基于催化剂图案；
使用电场制造交替的多孔/无孔层；
使用全局/局部电场防止催化剂漂移；
所述电场可以具有在特定波长、频率和占空比下的方波波形；
所述电极在所述晶片的正面或背面的所述工具中被图案化；
所述电极在晶片的正表面、背表面或正表面与背表面之间被图案化，例如在SOIOI晶片中；
使用具有外部O形圈触点的金属刷与所述晶片进行电接触；
从边缘到中心的局部变化是通过脉冲电场来控制的；或
晶片上的蚀刻均匀性和深度是通过测量每个局部电极中的I、V、R、C来监测的。
78.根据权利要求59所述的设备，其中，喷墨机被配置为将蚀刻剂流体分配在所述半导体材料的一部分上。
79.根据权利要求78所述的设备，其中，所述喷墨机将蚀刻剂成分分配在需要蚀刻的位置。
80.根据权利要求79所述的设备，其中，所述需要蚀刻的位置被蚀刻剂耐受材料壁隔离，所述蚀刻剂耐受材料包括图案化的光刻胶、Cr、聚合物或Al2O3，所述壁在之后被去除。
81.根据权利要求59所述的设备，其中，所述受催化剂影响的化学蚀刻工艺通过下述完成：
交替脉冲的H2O2蒸气和HF蒸气；
交替脉冲的H2O2液体和HF液体；
交替脉冲的H2O2蒸气和HF液体；
交替脉冲的H2O2液体和HF蒸气；或
对于多孔层使用较强的氧化剂，而对于无孔层使用较弱的氧化剂。
82.根据权利要求59所述的设备，其中，所述蚀刻剂为蒸气或离子形式，所述设备包括：
使用热卡盘控制局部温度；
监测每个部件的蒸气压；以及
以等离子体形式施加电场。
83.根据权利要求59所述的设备，为了进行受催化剂影响的化学蚀刻，将用于监测和控制的所有所述部件布置成：
所述装置能够对工业标准晶片或能经历标准CMOS工艺的晶片进行蚀刻；
所述装置能自动处理所有基板、蚀刻部件和化学物质；
所述部件被布置成与所述工具的其他部分并排并且包括用于电场监测和控制的局部和/或全局部件；
所述部件被布置成容置电场部件、喷墨机和温度控制部件；以及
所述装置与所述蚀刻剂化学物质兼容。
84.一种用于制造交替的多层纳米结构的方法，所述方法包括：
提供半导体材料；
将在所述半导体材料表面上的催化剂层图案化；
使所述图案化的催化剂层暴露于蚀刻剂，其中，所述图案化的催化剂层和所述蚀刻剂引发半导体材料的蚀刻，以形成竖向的纳米结构；
使所述半导体材料暴露于随时间变化的电场以产生蚀刻的纳米结构的交替层，其中所述交替层中的至少一层是多孔的；
在所述纳米结构的至少一部分中填充第二材料；以及
选择性地处理所述交替层中的一层以改变其化学组成或将其去除。
85.根据权利要求84所述的方法，其中，所述材料是单晶体硅晶片，沉积在基板上的厚度大于100nm的多晶硅层，沉积在基板上的厚度大于100nm的非晶硅层，在绝缘体上硅SOI晶片，在基板上的厚度大于100nm的外延硅层。
86.根据权利要求84所述的方法，其中，所述催化剂层包括预期设计和光刻链路，其中，所述光刻链路基本上连接所述催化剂层和/或所述半导体材料的两个或更多个隔离的特征。
87.根据权利要求86所述的方法，其中，所述光刻链路具有连接线，所述连接线将所述催化剂层的基本上隔离的节点连接起来。
88.根据权利要求84所述的方法，其中，在SiSE之后对经蚀刻材料进行后处理期间，针对氧化物层的厚度校正所述预期设计的尺寸。
89.根据权利要求84所述的方法，其中，使用预定方法来设计所述图案以生成所述连接链路。
90.根据权利要求84所述的方法，其中，所述图案可以是带有间隙的线条、圆以及任意的链接图案。
91.根据权利要求84所述的方法，使用下列中的一种或更多种进行制造：电子束光刻、压印光刻、光学光刻、定向自组装。
92.根据权利要求91所述的方法，其中，通过光学光刻或压印光刻将不同的电子束图案对准以形成主图案。
93.根据权利要求92所述的方法，其中，使用压印光刻将所述主图案复制到所述半导体基板上。
94.根据权利要求84所述的方法，其中，所述图案是基于3D NAND闪存单元阵列架构设计的。
95.根据权利要求84所述的方法，其中，所得的具有交替层的结构用于随后形成横向纳米线FET或纳米片FET。
96.根据权利要求86所述的方法，其中，通过下列的一种或更多种来调整互连的高纵横比结构中的所述链路：氧化、氮化和选择性蚀刻；以提供基本上独立的半导体结构而不会塌陷。
97.根据权利要求87所述的方法，其中，在所述互连的高纵横比结构周围填充有附加材料，以形成高纵横比隔离沟槽。
98.根据权利要求84所述的方法还包括：
设计催化剂图案以基本上防止处理偏移，其中，所述处理偏移包括高纵横比纳米结构的塌陷和隔离的催化剂的漂移。
99.根据权利要求84所述的方法，其中，所述催化剂层在蚀刻剂存在的情况下沉入所述半导体基板中。
100.根据权利要求84所述的方法，其中，所述蚀刻剂包括下列中的至少两种：
氟化物类，包括化学成分HF或NH4F；
氧化剂，包括H2O2、KMnO4或溶解氧；
醇类，包括乙醇、异丙醇或乙二醇；或者
质子、非质子、极性和非极性溶剂，包括DI水或二甲基亚砜DMSO。
101.根据权利要求84所述的方法，其中，所述半导体材料可以是Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs以及其他IV、III-V、II-V族元素或化合物。
102.根据权利要求84所述的方法，其中，所述催化剂材料包括下列中的一种或更多种：Au、Pt、Pd、Ru、Ag、Cu、Ni、W、TiN、TaN、RuO2、IrO2或石墨烯。
103.根据权利要求84所述的方法，其中，在所述蚀刻剂存在的情况下，具有调制电流密度的半导体基板上的电场以及催化剂层使所述半导体基板的周期性部分变为多孔的。
104.根据权利要求84所述的方法，其中，所述交替层中的至少一层的孔隙率小于10％。
105.根据权利要求84所述的方法，其中，所述交替层中的至少一层的孔隙率小于1％。
106.根据权利要求84所述的方法，其中，所述交替层中的至少一层的孔隙率小于0.1％。
107.根据权利要求84所述的方法，其中，在蚀刻剂存在的情况下，所述催化剂层使所述半导体基板的与所述催化剂相邻的周期性部分变为多孔的。
108.根据权利要求84所述的方法，其中，所述半导体基板的多孔部分增强了蚀刻剂反应物和产物的扩散。
109.根据权利要求84所述的方法，其中，所制造结构具有至少一个小于100nm的横向尺寸。
110.根据权利要求84所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率和热处理速率中的至少一个方面具有周期性变化。
111.根据权利要求84所述的方法，其中，交替的多层结构的总厚度大于100nm。
112.根据权利要求84所述的方法，其中，未塌陷的交替的多层纳米结构用于3D NAND闪存。
113.根据权利要求84所述的方法，其中，所述多孔交替层具有的孔隙率使得热处理基本上没有应力。
114.根据权利要求113所述的方法，还包括：
氧化所述经蚀刻的材料堆叠体，使得所述两层或更多层交替半导体膜中的多孔层被完全氧化，并且所述两层或更多层交替半导体膜中的无孔层形成薄的氧化物壁。
115.根据权利要求114所述的方法，其中，所述无孔交替层的孔隙率小于10％。
116.根据权利要求115所述的方法，其中，所述无孔层相对于多孔层更耐受热处理。
117.根据权利要求115所述的方法，其中，所述无孔层对用于选择性地去除多孔层的蚀刻剂化学物质是耐受的。
118.根据权利要求113所述的方法，其中，所述多孔交替层具有的孔隙率使得氧化在基本上不增大体积的情况下发生。
119.根据权利要求113所述的方法，其中，所述多孔交替层具有的孔隙率使得氮化在基本上不增大体积的情况下发生。
120.根据权利要求113所述的方法，其中，通过光刻、沉积和蚀刻将材料沉积在所述高纵横比纳米结构的特定区域中。
121.根据权利要求120所述的方法，其中，以大于10:1的蚀刻选择性来选择性地去除所述交替层中的一层。
122.根据权利要求120所述的方法，其中，以大于50:1的蚀刻选择性来选择性地去除所述交替层中的一层。
123.根据权利要求120所述的方法，其中，沉积材料以替换被选择性地去除的所述交替层。
124.根据权利要求123所述的方法，其中，用于导线的所述沉积材料包括下列中的一种或更多种：氮化钽、钨、钛、钴、铜和镍。
125.根据权利要求123所述的方法，其中，用于绝缘线的所述沉积材料包括下列中的一种：二氧化硅、氮化硅、低k电介质。
126.根据权利要求120所述的方法，其中，所述交替层为多孔硅层和无孔硅层，并且通过使用包含TMAH和KOH的碱性蚀刻剂、或氟化物基化学物质、或者利用氟化物基化学物质和弱氧化剂来去除所述多孔硅层。
127.根据权利要求124所述的方法，其中，所述交替层为导电材料层和无孔硅层，并且通过使用包含TMAH和KOH的碱性蚀刻剂、或者利用氟化物基化学物质和氧化剂来去除所述无孔硅层。
128.根据权利要求117所述的方法，其中，所述交替层为多孔氧化硅层和无孔硅层，并且通过液体或蒸气形式的氟化物基蚀刻剂来去除所述多孔氧化硅层，所述氟化物基蚀刻剂包括HF和缓冲HF。
129.根据权利要求126所述的方法，还包括：
在所述无孔层上选择性地沉积栅极和导线材料，并退火以形成用于导线的硅化物。
130.根据权利要求129所述的方法，其中，所述栅极和导线材料包括下列中的一种：氮化钽、钨、钛、钴和镍。
131.根据权利要求115所述的方法，还包括：
在保护字线缝隙的同时，在沟道中沉积存储膜和氧化物芯填充物。
132.根据权利要求131所述的方法，其中，所述存储膜包括氧化硅、氮化硅和氧化硅三层结构，和掺杂或不掺杂的多晶硅芯，以及诸如氧化硅的绝缘体。
133.一种用于制造实质上非塌陷的交替多层堆叠纳米结构的方法，所述方法包括：
产生包括两层或更多层交替半导体膜的材料堆叠体，其中，所述两层或更多层交替半导体膜中的每一层在材料、掺杂浓度和掺杂剂材料中的至少一种特性方面与其他层不同；
通过受催化剂影响的化学蚀刻来蚀刻所述材料堆叠体，使得在所述特性方面不同的层产生的经蚀刻纳米结构在形态、孔隙率、蚀刻速率和热处理速率中的至少一个方面上不同；
在所述纳米结构的至少一部分中填充第二材料；以及
选择性地处理所述交替层中的一层以改变化学组成或去除所述交替层中的一层。
134.根据权利要求133所述的方法，其中，所述材料包括半导体材料的交替层，其中，所述半导体材料具有不同的掺杂水平和掺杂剂、高掺杂硅、轻掺杂硅、未掺杂硅、掺杂硅和锗、硅和SixGe1-x、不同掺杂硅和/或SixGe1-x、不同掺杂硅和/或Ge、或者硅和Ge。
135.根据权利要求133的方法，其中，所述催化剂层包括预期设计和光刻链路，其中，所述光刻链路实质性连接所述催化剂层和/或所述半导体材料的一个或更多个隔离的特征。
136.根据权利要求135所述的方法，其中，所述光刻链路具有连接线，所述连接线将所述催化剂层的基本上隔离的节点连接起来。
137.根据权利要求133所述的方法，其中，在SiSE之后对经蚀刻材料进行后处理期间，针对氧化物层的厚度校正所述预期设计的尺寸。
138.根据权利要求133所述的方法，其中，使用预定方法来设计所述图案以生成所述连接链路。
139.根据权利要求133所述的方法，其中，所述图案可以是带有间隙的线条、圆以及任意的链接图案。
140.根据权利要求133所述的方法，使用下列中的一种或更多种进行制造：电子束光刻、压印光刻、光学光刻、定向自组装。
141.根据权利要求140所述的方法，其中，通过光学光刻或压印光刻将不同的电子束图案对准以形成主图案。
142.根据权利要求141所述的方法，其中，使用压印光刻将所述主图案复制到所述半导体基板上。
143.根据权利要求133所述的方法，其中，所述图案是基于3D NAND闪存单元阵列架构设计的。
144.根据权利要求133所述的方法，其中，所得的具有交替层的结构用于随后形成横向纳米线FET或纳米片FET。
145.根据权利要求135所述的方法，其中，通过下列的一种或更多种来调整互连的高纵横比结构中的所述链路：氧化、氮化和选择性蚀刻，以提供基本上独立的半导体结构而不会塌陷。
146.根据权利要求136所述的方法，其中，在所述互连的高纵横比结构周围填充有附加材料，以形成高纵横比隔离沟槽。
147.根据权利要求133所述的方法，还包括：
设计催化剂图案以基本上防止处理偏移，其中，所述处理偏移包括高纵横比纳米结构的塌陷和隔离的催化剂的漂移。
148.根据权利要求133所述的方法，其中，所述催化剂层在蚀刻剂存在的情况下沉入所述半导体基板中。
149.根据权利要求133所述的方法，其中，所述蚀刻剂包括下列中的至少两种：
氟化物类，含有包括HF或NH4F的化学成分；
氧化剂，包括H2O2、KMnO4或溶解氧；
醇类，包括乙醇、异丙醇或乙二醇；或者
质子、非质子、极性和非极性溶剂，包括DI水或二甲基亚砜DMSO。
150.根据权利要求133所述的方法，其中，所述半导体材料可以是Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs以及其他IV、III-V、II-V族元素或化合物。
151.根据权利要求133所述的方法，其中，所述催化剂材料包括下列中的一种或更多种：Au、Pt、Pd、Ag、Cu、Ni、W、TiN或石墨烯。
152.根据权利要求133所述的方法，其中，使用电场来改善所述基板上的工艺控制和蚀刻均匀性。
153.根据权利要求133所述的方法，其中，所述交替层中的至少一层的孔隙率小于10％。
154.根据权利要求133所述的方法，其中，所述交替层中的至少一层的孔隙率小于1％。
155.根据权利要求133所述的方法，其中，所述交替层中的至少一层的孔隙率小于0.1％。
156.根据权利要求133所述的方法，其中，在蚀刻剂存在的情况下，所述催化剂层使所述半导体基板的与所述催化剂相邻的周期性部分变为多孔的。
157.根据权利要求133所述的方法，其中，所述半导体基板的所述多孔部分增强所述蚀刻剂反应物和产物的扩散。
158.根据权利要求133所述的方法，其中，所述制造结构具有至少一个小于100nm的横向尺寸。
159.根据权利要求133所述的方法，其中，所述制造结构在孔隙率、孔径、孔取向、蚀刻速率和热处理速率中的至少一个方面具有周期性变化。
160.根据权利要求133所述的方法，其中，所述交替的多层结构的总厚度大于100nm。
161.根据权利要求133所述的方法，其中，非塌陷的交替的多层纳米结构用于3D NAND闪存。
162.根据权利要求133所述的方法，其中，所述多孔交替层具有的孔隙率使得热处理基本上没有应力。
163.根据权利要求162所述的方法，还包括：
氧化所述经蚀刻的材料堆叠体，使得所述两层或更多层交替半导体膜中的多孔层被完全氧化，并且所述两层或更多层交替半导体膜中的无孔层形成薄的氧化物壁。
164.根据权利要求163所述的方法，其中，所述无孔交替层的孔隙率小于10％。
165.根据权利要求164所述的方法，其中，所述无孔层相对于多孔层耐受热处理。
166.根据权利要求164所述的方法，其中，所述无孔层对用于选择性地去除多孔层的蚀刻剂化学物质是耐受的。
167.根据权利要求162所述的方法，其中，所述多孔交替层具有的孔隙率使得氧化在基本上不增大体积的情况下发生。
168.根据权利要求162所述的方法，其中，所述多孔交替层具有的孔隙率使得氮化在基本上不增大体积的情况下发生。
169.根据权利要求162所述的方法，其中，通过光刻、沉积和蚀刻将材料沉积在所述高纵横比纳米结构的特定区域中。
170.根据权利要求169所述的方法，其中，以大于10:1的蚀刻选择性来选择性地去除所述交替层中的一层。
171.根据权利要求169所述的方法，其中，以大于50:1的蚀刻选择性来选择性地去除所述交替层中的一层。
172.根据权利要求169所述的方法，其中，沉积材料以替换被选择性地去除的所述交替层。
173.根据权利要求172所述的方法，其中，用于导线的所述沉积材料包括下列中的一种：氮化钽、钨、钛、钴、铜和镍。
174.根据权利要求172所述的方法，其中，用于绝缘线的所述沉积材料包括下列中的一种：二氧化硅、氮化硅、低k电介质。
175.根据权利要求169所述的方法，其中，所述交替层为多孔硅层和无孔硅层，并且通过使用包括TMAH和KOH的碱性蚀刻剂、利用氟化物基化学物质、或者利用氟化物基化学物质和弱氧化剂来去除所述多孔硅层。
176.根据权利要求173所述的方法，其中，所述交替层为导电材料层和无孔硅层，并且通过使用包括TMAH和KOH的碱性蚀刻剂、或者利用氟化物基化学物质和氧化剂来去除所述无孔硅层。
177.根据权利要求166所述的方法，其中，所述交替层为多孔氧化硅层和无孔硅层，并且通过液体或蒸气形式的氟化物基蚀刻剂来去除所述多孔氧化硅层，所述氟化物基蚀刻剂包括HF和缓冲HF。
178.根据权利要求175所述的方法，还包括：
在所述无孔层上选择性地沉积栅极和导线材料，并退火以形成用于导线的硅化物。
179.根据权利要求178所述的方法，其中，所述栅极和导线材料包括下列中的一种：氮化钽、钨、钛、钴和镍。
180.根据权利要求163所述的方法，还包括：
在保护字线缝隙的同时，在沟道中沉积存储膜和氧化物芯填充物。
181.根据权利要求180所述的方法，其中，所述存储膜包括氧化硅、氮化硅和氧化硅三层结构，和掺杂或不掺杂的多晶硅芯，以及诸如氧化硅的绝缘体。
182.一种用于制造交替多层结构的方法，所述方法包括：
提供半导体基板；
以小于80度的锥形蚀刻半导体基板；
进一步地，对所述半导体基板进行受催化剂影响的化学蚀刻以产生具有不同孔隙率的交替层；以及
蚀刻所述锥形以露出所述两个或更多个交替层中的一层，同时蚀刻另一层的一部分，以产生阶梯结构。
183.根据权利要求182所述的方法，其中，所述阶梯结构用于产生与3D NAND闪存器件的导电层接触的触点。
184.根据权利要求182所述的方法，其中，所述材料是下列中的一种：
单晶体硅晶片，沉积在基板上的厚度大于100nm的多晶硅层，沉积在基板上的厚度大于100nm的非晶硅层，绝缘体上硅SOI晶片，或在基板上的厚度大于100nm的外延硅层。
185.根据权利要求182所述的方法，其中，所述材料包括半导体材料的交替层，并且其中，所述半导体材料包括不同的掺杂水平和掺杂剂，两层或多层交替半导体膜包括硅和锗、高掺杂硅/轻掺杂硅或未掺杂硅/掺杂硅/锗。
186.根据权利要求182所述的方法，其中，使用依赖于晶体学的蚀刻，利用包括KOH、TMAH、NH4OH、EDP中的一种的蚀刻剂，沿着晶面蚀刻所述半导体材料。
187.根据权利要求182所述的方法，其中，使用法拉第笼，利用与所述基板成一定角度的等离子体蚀刻所述半导体材料。
188.根据权利要求182所述的方法，其中，所述阶梯结构用于产生与3D NAND闪存器件的导电层接触的触点。
189.根据权利要求182所述的方法，其中，至少一组所述交替层的最小厚度由光刻覆盖范围、所述触点的电阻和光刻分辨率的要求限定。
190.根据权利要求189所述的方法，其中，所述绝缘层的厚度是所述导电层厚度的3倍。
191.根据权利要求167所述的方法，其中，所述绝缘层的厚度是所述导电层厚度的2倍。
192.一种用于提高受催化剂影响的化学蚀刻的可靠性的方法，所述方法包括：
将在半导体材料表面上的催化剂层图案化，其中，所述催化剂层包括多个特征；
使所述半导体材料的所述表面上的所述图案化的催化剂层暴露于预处理步骤，其中，所述预处理步骤用于调整所述催化剂表面、所述半导体表面以及所述催化剂与所述半导体表面之间的界面的表面特性；以及
使所述预处理的基板暴露于蚀刻剂，其中，所述图案化的催化剂层引发所述半导体材料的蚀刻，以形成与所述多个特征相对应的结构。
193.根据权利要求192所述的方法，其中，所述预处理步骤包括使所述表面暴露于多种稀释度的下列化学物质中的一种或更多种：蒸气HF、Piranha溶液、缓冲氧化物蚀刻、氢氟酸、丙酮或乙醇。
194.根据权利要求192所述的方法，其中，所述预处理步骤包括使所述表面暴露于等离子体，诸如氧等离子体、二氧化碳等离子体、氢等离子体、氩或氦等离子体。
195.根据权利要求192所述的方法，其中，所述表面特性包括表面能、通过接触角测量的表面润湿性、界面能。
196.根据权利要求192所述的方法，其中，所述预处理步骤通过改善所述催化剂和半导体界面的表面能来改善所述蚀刻的均匀性。
197.一种3D闪存器件，包括：
至少二十层的有源存储器阵列；
壁角大于89.5度的栅极或沟道；和
处于存储器的块之间的隔离沟槽，其中，所述沟槽也具有大于89.5度的壁角。
198.根据权利要求197所述的3D闪存器件，其中，所述壁角是相对于栅极、沟道和隔离沟槽中的一个或更多个的顶部和底部的关键特征尺寸而测量的。
199.根据权利要求198所述的3D闪存器件，其中，所述关键特征尺寸是从计量技术提取的，所述计量技术包括扫描电子显微术SEM、透射电子显微术TEM或原子力显微术AFM。
200.一种3D闪存器件，包括：
至少二十层的有源存储器阵列；和
竖向栅极或沟道，所述竖向栅极或沟道的中心距小于120nm。
201.一种3D闪存器件，包括：
至少二十层的有源存储器阵列；和
竖向栅极或沟道，所述竖向栅极或沟道的中心距小于100nm。
202.一种3D闪存器件，包括：
至少二十层的有源存储器阵列；和
竖向栅极或沟道，所述竖向栅极或沟道的中心距小于80nm。
203.一种高纵横比鳍式FET阵列，包括：
鳍片，所述鳍片的至少一种纵横比为至少5:1；
其中，所述鳍片的壁角大于89.5度；并且
所述鳍片的基部被用于浅槽隔离的电介质包围。
204.根据权利要求203所述的高纵横比鳍式FET阵列，其中，所述鳍片的壁角是相对于所述鳍片的顶部和所述鳍片的底部的关键特征尺寸而测量的。
205.根据权利要求204所述的高纵横比鳍式FET阵列，其中，所述关键特征尺寸是从计量技术提取的，所述计量技术诸如扫描电子显微术SEM、透射电子显微术TEM或原子力显微术AFM。
206.一种高纵横比纳米片FET阵列，包括：
鳍片，所述鳍片的至少一种纵横比为至少5:1；
其中，所述鳍片的壁角大于89.5度；并且
所述纳米片FET的基部是被用于浅槽隔离的电介质包围的鳍片。
207.根据权利要求206所述的高纵横比纳米片鳍式FET阵列，其中，所述鳍片包括半导体材料的横向层，所述横向层被电介质和栅极金属完全围绕。
208.根据权利要求206所述的高纵横比纳米片鳍式FET阵列，其中，所述结构还被限定为纳米片FET或横向纳米线FET。
209.根据权利要求206所述的高纵横比纳米片鳍式FET阵列，其中，所述鳍片的壁角是相对于所述鳍片的顶部和所述鳍片的底部的关键特征尺寸而测量的。
210.根据权利要求209所述的高纵横比纳米片鳍式FET阵列，其中，所述关键特征尺寸是从计量技术提取的，所述计量技术诸如扫描电子显微术SEM、透射电子显微术TEM或原子力显微术AFM。
211.一种高纵横比鳍式FET阵列，包括：
鳍片，所述鳍片的中心距为30nm，高度为至少500nm；并且
所述鳍片的基部被用于浅槽隔离的电介质包围。
212.根据权利要求211所述的高纵横比鳍式FET阵列，其中，所述鳍片的鳍片壁角大于89.5度。
213.根据权利要求212所述的高纵横比鳍式FET阵列，其中，所述关键特征尺寸是从计量技术提取的，所述计量技术诸如扫描电子显微术SEM、透射电子显微术TEM或原子力显微术AFM。
214.一种使用受催化剂影响的化学蚀刻来产生高纵横比沟槽的方法，所述方法包括：
提供半导体基板；
对所述半导体基板进行受催化剂影响的化学蚀刻以产生具有顶部无孔层和一个或更多个底部多孔层的高纵横比半导体空穴；
沉积材料以密封所述一个或更多个底部多孔层；以及
沉积材料以填充所述高纵横比空穴。
215.根据权利要求214所述的方法，其中，所述顶部多孔层的厚度小于100nm，并且一个底部多孔层的厚度大于200nm。
216.根据权利要求214所述的方法，其中，选择性地氧化所述一个或更多个底部多孔层。
217.根据权利要求216所述的方法，其中，使用通过原子层沉积所沉积的氧化硅来密封所述孔。
218.根据权利要求214所述的方法，其中，所述一个或更多个底部多孔层使得蚀刻剂能够在CICE期间在所述高纵横比空穴之间扩散。
219.根据权利要求216所述的方法，其中，所述结构用于制造具有沟槽电容器的DRAM单元。
220.根据权利要求216所述的方法，其中，所述结构用于制造鳍式FET，所述鳍式FET具有顶部无孔结构作为所述鳍片的有源部分，并且具有氧化多孔底部结构用作浅槽隔离STI。
221.根据权利要求216所述的方法，其中，所述结构用于制造纳米片FET，所述纳米片FET具有包括多于一个的无孔层和氧化多孔层的顶部结构，并且具有所述氧化多孔底部结构用作浅槽隔离STI。
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