KR20160125588A - 반도체 구조 및 이의 제조 방법 - Google Patents
반도체 구조 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20160125588A KR20160125588A KR1020150056086A KR20150056086A KR20160125588A KR 20160125588 A KR20160125588 A KR 20160125588A KR 1020150056086 A KR1020150056086 A KR 1020150056086A KR 20150056086 A KR20150056086 A KR 20150056086A KR 20160125588 A KR20160125588 A KR 20160125588A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- metal catalyst
- catalyst layer
- etching
- etching solution
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title abstract description 34
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 96
- 239000002184 metal Substances 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000003054 catalyst Substances 0.000 claims abstract description 94
- 238000005530 etching Methods 0.000 claims abstract description 76
- 239000002070 nanowire Substances 0.000 claims abstract description 18
- 238000003486 chemical etching Methods 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 239000010931 gold Substances 0.000 claims description 18
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 238000001878 scanning electron micrograph Methods 0.000 description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000008367 deionised water Substances 0.000 description 3
- 229910021641 deionized water Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000006479 redox reaction Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Weting (AREA)
Abstract
본 발명은 반도체 구조 및 이의 제조 방법에 관한 것으로, 본 발명의 실시 예에 따른 반도체 구조 제조 방법은 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판상에 돌출 구조를 형성하는 방법으로서, 기판상에 돌출 구조의 역패턴을 갖는 금속 촉매층을 소정의 두께로 형성하는 단계; 금속 촉매층에 제1 식각 용액을 반응시켜 금속 촉매층이 형성된 식각 영역을 식각함으로써 기판상에 돌출 구조를 형성하는 단계; 및 기판상에 제2 식각 용액을 반응시켜 기판상에 형성된 위스커(whisker)를 제거하는 단계를 포함한다. 돌출 구조는 핀(fin) 구조 또는 나노와이어(nanowire) 구조를 포함할 수 있다.
Description
본 발명은 반도체 구조에 관한 것으로, 보다 구체적으로는 핀(fin) 구조 또는 나노와이어(nanowire) 구조를 갖는 반도체 구조 및 이를 제조하는 방법에 관한 것이다.
금속 촉매 화학 식각(Metal-Assisted Chemical Etch, MacEtch) 기술은 금속 촉매를 이용해 반도체를 식각하는 것으로, 식각용액에 담긴 웨이퍼에 산화환원 반응을 일으켜 반도체를 식각하는 방법이다. 웨이퍼에 금속입자를 증착하고 식각용액에 담그면 금속과 반도체의 계면에서 산화환원반응이 일어나 금속이 반도체 내부로 점점 파고 들어가면서 반도체를 식각하게 된다. MacEtch는 비등방성 식각특성을 가지며, 크리스탈 데미지와 플라즈마 데미지를 형성하지 않아 식각으로 인한 반도체 표면 결함을 최소화할 수 있는 식각 방식이다.
최근 들어, 보다 작은 크기의 반도체 소자에 대한 요구가 증대되는 추세에 따라, 반도체 소자의 선폭이 감소되고 있다. 특히 FinFET(fin field effect transistor)와 같은 반도체 소자를 제조함에 있어서도 보다 얇은 핀 구조를 갖는 트랜지스터를 제조해야할 필요가 있다.
본 연구진은 통상의 MacEtch 기술에 의해 기판을 식각하여 핀 구조를 형성함에 있어서, 아래와 같은 문제점들이 발생할 수 있다는 점을 인식하였다. 첫째, 기판 식각 과정에서 금속 촉매층에 휨(bending) 현상이 발생하게 되고, 이에 따라 수직방향 식각이 이루어지지 않아 기판에 대해 수직인 핀 구조를 형성하기 어려워진다. 둘째, 기판 식각 후 금속 촉매를 식각에 의해 제거하는 처리가 수행되나, 금속 촉매를 제거하기 위해 필요한 식각 조건 하에서, 실리콘 나노와이어(Si nanowire)와 같은 기판상의 위스커(whisker)에 의해 효과적으로 제거되지 않을 수 있다. 위스커는 반도체 소자의 특성에 악영향을 미칠 수 있다. 또한, 위스커는 기판 식각 공정의 변수에 따라 기판으로부터 제거될 때, 남는 핀의 구조에 영향을 줄 수 있다. 셋째, 기판 식각 과정에서 금속 촉매가 식각 용액에 의해 부식되는 문제가 발생될 수 있다.
본 발명은 수직인 핀 구조 또는 나노와이어 구조를 형성할 수 있고, 표면 결함을 줄일 수 있는 기판 식각 방법, 반도체 구조 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 반도체 구조 제조 방법은 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판상에 돌출 구조를 형성하는 방법으로서, 상기 기판상에 상기 돌출 구조의 역패턴을 갖는 금속 촉매층을 소정의 두께로 형성하는 단계; 상기 금속 촉매층에 제1 식각 용액을 반응시켜 상기 금속 촉매층이 형성된 식각 영역을 식각함으로써 상기 기판상에 상기 돌출 구조를 형성하는 단계; 및 상기 기판상에 제2 식각 용액을 반응시켜 상기 기판상에 형성된 위스커(whisker)를 제거하는 단계를 포함한다.
상기 돌출 구조는 핀(fin) 구조 또는 나노와이어(nanowire) 구조를 포함할 수 있다.
상기 금속 촉매층은 금(Au)을 포함할 수 있다.
상기 소정의 두께는 10㎚ 이상 40㎚ 미만의 두께일 수 있다.
상기 금속 촉매층은 상기 제1 식각 용액과 반응하는 동안, 휨 변형되지 않을 수 있다.
상기 금속 촉매층에 제1 식각 용액을 반응시키는 단계는 25℃ 이상, 60℃ 미만의 온도로 행해질 수 있다.
상기 제2 식각 용액은 KOH 또는 NaOH를 포함할 수 있다.
상기 반도체 구조 제조 방법은 상기 기판상에 제3 식각 용액을 반응시켜 상기 금속 촉매층을 제거하는 단계를 더 포함할 수 있다.
본 발명의 다른 일 측면에 따르면, 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판을 식각하는 방법으로서, 상기 기판상에 금속 촉매층을 소정의 두께로 형성하는 단계; 상기 금속 촉매층에 제1 식각 용액을 반응시켜 상기 금속 촉매층이 형성된 영역을 식각하는 단계; 및 상기 기판상에 제2 식각 용액을 반응시켜 상기 기판상에 형성된 위스커(whisker)를 제거하는 단계를 포함하는 기판 식각 방법이 제공된다.
본 발명의 또 다른 일 측면에 따르면, 돌출 구조를 갖는 기판; 및 상기 기판상에 상기 돌출 구조의 역패턴을 갖도록 형성된 금속 촉매층을 포함하고, 상기 기판상의 위스커(whisker)의 밀도가 0인 반도체 구조가 제공된다.
본 발명의 실시 예에 의하면, 기판에 수직인 돌출 구조(예를 들어, 핀 구조 또는 나노와이어 구조)를 형성할 수 있으며, 반도체 소자의 표면 결함을 줄일 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 구조 제조 방법을 보여주는 흐름도이다.
도 2a는 도 1의 단계 S10을 설명하기 위한 도면으로, 나노와이어 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다.
도 2b는 도 1의 단계 S10을 설명하기 위한 도면으로, 핀 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다.
도 3a는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 나노와이어 구조가 형성된 것을 보여주는 도면이다.
도 3b는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 핀 구조가 형성된 것을 보여주는 도면이다.
도 4a 및 도 4b는 금속 촉매층의 두께가 50㎚인 경우, 기판 식각 과정에서 금속 촉매층에 휨 변형이 발생된 것을 보여주는 SEM 이미지이다.
도 5는 금속 촉매층의 두께가 20㎚인 경우, 기판 식각 과정에서 금속 촉매층에 휨 변형이 발생되지 않은 것을 보여주는 SEM 이미지이다.
도 6은 위스커가 제거되기 전의 핀 구조의 단면을 보여주는 SEM 이미지이다.
도 7은 위스커가 제거된 후의 핀 구조의 단면을 보여주는 SEM 이미지이다.
도 8은 다양한 형상의 패턴을 갖는 금속 촉매층을 이용해 반도체를 식각한 것을 위에서 보여주는 SEM 이미지이다.
도 9는 도 8에 도시된 다양한 패턴 형상을 갖는 20㎚ 두께의 금속 촉매층에 의해 기판이 식각된 단면을 통해 보여주는 SEM 이미지이다.
도 10은 50℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이다.
도 11 및 도 12는 60℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이다.
도 13은 은을 촉매로 하여 기판을 식각한 것을 보여주는 도면이다.
도 14는 금을 촉매로 하여 기판을 식각한 것을 보여주는 도면이다.
도 15는 금을 촉매로 하여 본 실시 예에 따라 형성된 핀 구조를 보여주는 SEM 이미지이다.
도 2a는 도 1의 단계 S10을 설명하기 위한 도면으로, 나노와이어 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다.
도 2b는 도 1의 단계 S10을 설명하기 위한 도면으로, 핀 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다.
도 3a는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 나노와이어 구조가 형성된 것을 보여주는 도면이다.
도 3b는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 핀 구조가 형성된 것을 보여주는 도면이다.
도 4a 및 도 4b는 금속 촉매층의 두께가 50㎚인 경우, 기판 식각 과정에서 금속 촉매층에 휨 변형이 발생된 것을 보여주는 SEM 이미지이다.
도 5는 금속 촉매층의 두께가 20㎚인 경우, 기판 식각 과정에서 금속 촉매층에 휨 변형이 발생되지 않은 것을 보여주는 SEM 이미지이다.
도 6은 위스커가 제거되기 전의 핀 구조의 단면을 보여주는 SEM 이미지이다.
도 7은 위스커가 제거된 후의 핀 구조의 단면을 보여주는 SEM 이미지이다.
도 8은 다양한 형상의 패턴을 갖는 금속 촉매층을 이용해 반도체를 식각한 것을 위에서 보여주는 SEM 이미지이다.
도 9는 도 8에 도시된 다양한 패턴 형상을 갖는 20㎚ 두께의 금속 촉매층에 의해 기판이 식각된 단면을 통해 보여주는 SEM 이미지이다.
도 10은 50℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이다.
도 11 및 도 12는 60℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이다.
도 13은 은을 촉매로 하여 기판을 식각한 것을 보여주는 도면이다.
도 14는 금을 촉매로 하여 기판을 식각한 것을 보여주는 도면이다.
도 15는 금을 촉매로 하여 본 실시 예에 따라 형성된 핀 구조를 보여주는 SEM 이미지이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 실시 예에 따른 핀 구조 형성 방법은 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판상에 핀 구조를 형성하는 방법으로서, 기판상에 돌출 구조, 예를 들어 구조(fin structure) 또는 나노와이어 구조(nanowire structure)의 역패턴을 갖는 금속 촉매층을 소정의 두께로 형성하는 단계; 금속 촉매층에 제1 식각 용액을 반응시켜 금속 촉매층이 형성된 식각 영역을 식각함으로써 기판상에 돌출 구조를 형성하는 단계; 기판상에 제2 식각 용액을 반응시켜 기판상에 형성된 위스커(whisker)를 제거하는 단계; 및 기판상에 제3 식각 용액을 반응시켜 금속 촉매층을 제거하는 단계를 포함한다.
금속 촉매층은 10㎚ 이상 40㎚ 미만의 두께로 형성될 수 있다. 이는 금속 촉매층의 두께가 10㎚ 이상 40㎚ 미만인 조건에서, 금속 촉매층이 제1 식각 용액과 반응하는 동안 휨 변형되지 않아 기판에 수직인 돌출 구조가 형성되기 때문이다.
금속 촉매층에 제1 식각 용액을 반응시키는 단계는 25℃ 이상, 60℃ 미만의 온도로 행해질 수 있다. 이는 기판의 식각 온도가 25℃ 이상, 60℃ 미만인 조건에서, 이후 제2 식각 용액에 의해 위스커(예를 들어, 실리콘 나노와이어)의 제거가 원활하게 이루어질 수 있기 때문이다. 즉, 60℃ 이상의 온도에서 기판의 식각이 이루어지면, 쉽게 제거되지 않을 정도로 두꺼운 위스커가 기판상에 발생할 수 있다. 제2 식각 용액은 KOH 또는 NaOH일 수 있다.
금속 촉매층은 금(Au)을 포함할 수 있다. 이는 금을 촉매로 사용함으로써, 제1 식각 용액(예를 들어, HF)에 의한 금속 촉매층의 부식 및 식각을 방지할 수 있기 때문이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 구조 제조 방법을 보여주는 흐름도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 구조 제조 방법은 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판상에 돌출 구조를 형성하기 위해, 먼저 기판상에 금속 촉매층을 형성한다(S10).
도 2a는 도 1의 단계 S10을 설명하기 위한 도면으로, 나노와이어 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다. 도 2b는 도 1의 단계 S10을 설명하기 위한 도면으로, 핀 구조를 갖는 반도체 구조를 제조하기 위한 방법을 보여주는 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(10)상에 돌출 구조의 역패턴을 갖는 금속 촉매층(20)을 소정의 두께(T)로 형성한다(S10). 이때 금속 촉매층(20)의 패턴은 예를 들어, 리소그래피(lithography) 공정에 의해 형성될 수 있다. 실시 예에서, 돌출 구조는 핀 구조(fin structure) 또는 나노와이어 구조(nanowire structure)일 수 있다.
기판(10)은 실리콘(Si), 갈륨비소(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 또는 질화갈륨(GaN, gallium nitride)과 같은 III-V 반도체 기판을 포함할 수 있다.
금속 촉매층(20)에는 금(Au)과 같은 귀금속 촉매 물질이 포함될 수 있다. 이는 금을 촉매로 사용함으로써, 제1 식각 용액(예를 들어, HF)에 의한 금속 촉매층(20)의 부식 및 식각을 방지할 수 있기 때문이다. 금속 촉매층(20)은 예를 들어, 물리적증착(PVD, physical vapor deposition), 열 증착(Thermal Evaporator) 등의 화학기상증착(CVD, chemical vapor deposition), 그 밖의 다양한 방식으로 기판(10) 상에 형성될 수 있으며, 특정한 방식으로 제한되지 않는다.
후술되는 단계 S20에서, 기판에 수직인 핀 구조가 형성되도록, 금속 촉매층(20)이 제1 식각 용액과 반응하는 동안 휨 변형되지 않게 하기 위하여, 금속 촉매층(20)은 기판(10)상에 10㎚ 이상 40㎚ 미만의 두께로 형성될 수 있다.
도 3a는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 나노와이어 구조가 형성된 것을 보여주는 도면이다. 도 3b는 도 1의 단계 S20을 설명하기 위한 도면으로, 기판 상에 핀 구조가 형성된 것을 보여주는 도면이다. 도 1, 도 3a 및 도 3b를 참조하면, 기판(10)상에 금속 촉매층(20)이 형성되면, 금속 촉매층(20)에 제1 식각 용액을 반응시켜 금속 촉매층(20)이 형성된 영역을 식각함으로써, 기판(10)상에 돌출 구조(11)를 형성한다(S20).
단계 S10에서 금속 촉매층(20)이 10㎚ 이상 40㎚ 미만의 두께로 형성되면, 금속 촉매층(20)은 제1 식각 용액과 반응하는 동안 휨 변형되지 않으며, 이에 따라 도 3a 및 도 3b와 같이, 기판(10)에 대해 수직인 돌출 구조(11)가 형성된다.
도 4a 및 도 4b는 금속 촉매층(20)의 두께가 50㎚인 경우, 기판 식각 과정에서 금속 촉매층(20)에 휨 변형이 발생된 것을 보여주는 SEM 이미지이다. 도 5는 금속 촉매층(20)의 두께가 20㎚인 경우, 기판 식각 과정에서 금속 촉매층(20)에 휨 변형이 발생되지 않은 것을 보여주는 SEM 이미지이다. 이때, 기판은 P-type Si(5~10Ω/㎝, Boron doped)이 사용되었고, 금속 촉매층은 금(Au)이 사용되었으며, 식각용액은 HF(4.6M), H2O2(0.44M), DI가 사용되었고, 식각온도는 50℃로 이루어졌다.
도시된 바와 같이, 금속 촉매층(20)이 50㎚ 두께로 형성된 경우, 기판 식각 과정에서 금속 촉매층(20)에 휨 변형이 발생되고, 기판(10)에 대해 수직인 돌출 구조(11)가 형성되지 않지만, 금속 촉매층(20)이 20㎚ 두께로 형성된 경우, 기판 식각 과정에서 금속 촉매층(20)에 휨 변형이 발생되지 않으며, 기판(10)에 대해 수직인 돌출 구조(11)가 형성되는 것을 알 수 있다.
본 발명자의 실험 결과, 금속 촉매층(20)의 두께가 40㎚인 경우, 금속 촉매층(20)의 패턴에 따라 식각속도(0.3㎛/min, 0.7㎛/min)가 다르지만, 금속 촉매층(20)의 두께가 20㎚인 경우, 금속 촉매층(20)의 패턴(도 2a 및 도 2b 참조)에 상관없이 식각속도가 일정한 것으로 확인되었다. 따라서, 금속 촉매층(20)의 두께는 40㎚ 미만, 보다 바람직하게는 10 ~ 30㎚ 일 수 있다.
제1 식각 용액은 금속 촉매층(20)과 화학적 반응에 의하여 기판(10)을 식각하게 된다. 제1 식각 용액은 예를 들어, 불화수소(HF), 과산화수소(H2O2) 및 순수(DI, deionized water)를 포함할 수 있다.
금속 촉매층(20)에 제1 식각 용액을 반응시키는 단계는 25℃ 이상, 60℃ 미만의 온도로 행해질 수 있다. 즉, 기판(10)의 식각 온도, 예를 들어, 제1 식각 용액의 온도는 25℃ 이상, 60℃ 미만일 수 있다. 이는 25℃ 미만의 식각 온도에서는 기판(10)의 식각이 제대로 이루어지지 않을 수 있으며, 60℃ 이상의 온도에서 기판(10)의 식각이 이루어지면, 쉽게 제거되지 않을 정도로 두꺼운 위스커(whisker)가 기판상에 발생하여, 후술되는 단계 S30에서 위스커(예를 들어, 실리콘 나노와이어)가 제2 식각 용액에 의해 원활하게 제거되지 않을 수 있기 때문이다.
다시 도 1을 참조하면, 단계 S20에서 기판(10)상에 금속 촉매층(20)으로부터 실리콘 나노와이어(Si nanowire)와 같은 위스커가 성장하게 되는데, 이러한 위스커는 반도체 소자의 특성에 악영향을 미칠 수 있다. 따라서, 기판(10)상에 제2 식각 용액을 반응시켜 기판(10)상에 형성된 위스커를 제거한다(S30). 이때, 제2 식각 용액은 KOH 또는 NaOH일 수 있다.
도 6은 위스커가 제거되기 전의 핀 구조의 단면을 보여주는 SEM 이미지이다. 도 7은 위스커가 제거된 후의 핀 구조의 단면을 보여주는 SEM 이미지이다. 이는 기판(10)의 식각이 50℃ 온도에서 이루어진 것으로, 쉽게 제거될 수 있는 정도의 얇은 직경의 위스커(whisker)가 형성되기 때문에, 위스커가 제2 식각 용액에 의해 용이하게 제거된 것을 보여준다.
다시 도 1을 참조하면, 기판(10)상에 제3 식각 용액을 반응시켜 금속 촉매층(20)을 제거하는 공정이 수행될 수 있다(S40). 도시된 예에서는 위스커 제거 공정(S30)이 수행된 후, 금속 촉매층(20)을 제거하는 공정(S40)이 수행되는 것으로 나타나 있으나, 금속 촉매층(20)을 제거하는 공정을 먼저 수행한 후, 위스커를 제거하는 것도 가능하다.
도 8은 다양한 형상의 패턴을 갖는 금속 촉매층을 이용해 반도체를 식각한 것을 보여주는 SEM 이미지이다. 도 9는 도 8에 도시된 다양한 패턴 형상을 갖는 20㎚ 두께의 금속 촉매층에 의해 기판이 식각된 것을 단면을 통해 보여주는 SEM 이미지이다. 도 8 및 도 9를 참조하면, 본 발명의 실시 예에 의하면, 금속 촉매층의 패턴 형상에 관계 없이 2㎛/min의 일정한 식각속도로 기판 식각이 이루어졌다.
도 10은 50℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이고, 도 11 및 도 12는 60℃ 온도로 기판 식각이 이루어진 반도체 구조를 위에서 보여주는 SEM 이미지이다.
도 10 내지 도 12를 참조하면, 60℃ 온도로 기판을 식각한 경우 KOH로 제거되는데 시간이 오래 걸리는 두꺼운 위스커가 발생하지만, 50℃ 온도로 기판을 식각한 경우 KOH로 제거 가능한 얇은 위스커가 발생하는 것을 알 수 있다. 두꺼운 위스커들은 KOH로 제거되지 않아, 깨끗한 핀 구조를 형성하기 어려움을 알 수 있다.
도 13은 은을 촉매로 하여 기판을 식각한 것을 보여주는 SEM 이미지이고, 도 14는 금을 촉매로 하여 기판을 식각한 것을 보여주는 SEM 이미지이고, 도 15는 금을 촉매로 하여 본 실시 예에 따라 형성된 핀 구조를 보여주는 SEM 이미지이다. 도 13 내지 도 15를 참조하면, 금속 촉매로 은이 활용된 경우, HF에 의해서 은이 부식되는 현상이 발견되었다. 따라서, 원활한 기판 식각을 위하여 은(Ag)은 적합하지 않으며, 금(Au)이 적합하다는 것을 알 수 있다.
본 발명의 실시 예에 따르면, 돌출 구조(11)를 갖는 기판(10); 및 기판(10) 상에 돌출 구조(11)의 역패턴을 갖도록 형성된 금속 촉매층(20)을 포함하는 반도체 구조가 제공될 수 있다. 돌출 구조(11)는 핀 구조 또는 나노와이어 구조일 수 있다. 상기 기판(10)상의 위스커의 밀도는 실질적으로 '0'일 수 있다. 본 발명의 실시 예는 FinFET(fin field effect transistor)와 같은 반도체 소자를 제조함에 있어서, 금속 촉매 화학 식각(Metal-Assisted Chemical Etch)에 의해 핀 구조(fin structure)를 형성하는데 활용될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
10: 기판
11: 돌출 구조
20: 금속 촉매층
11: 돌출 구조
20: 금속 촉매층
Claims (14)
- 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판상에 돌출 구조를 형성하는 방법으로서,
상기 기판상에 상기 돌출 구조의 역패턴을 갖는 금속 촉매층을 소정의 두께로 형성하는 단계; 및
상기 금속 촉매층에 제1 식각 용액을 반응시켜 상기 금속 촉매층이 형성된 식각 영역을 식각함으로써 상기 기판상에 상기 돌출 구조를 형성하는 단계; 및
상기 기판상에 제2 식각 용액을 반응시켜 상기 기판상에 형성된 위스커(whisker)를 제거하는 단계를 포함하는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 돌출 구조는 핀(fin) 구조 또는 나노와이어(nanowire) 구조를 포함하는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 금속 촉매층은 금(Au)을 포함하는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 소정의 두께는 10㎚ 이상 40㎚ 미만의 두께인 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 금속 촉매층은 상기 제1 식각 용액과 반응하는 동안, 휨 변형되지 않는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 금속 촉매층에 제1 식각 용액을 반응시키는 단계는 25℃ 이상, 60℃ 미만의 온도로 행해지는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 제2 식각 용액은 KOH 또는 NaOH를 포함하는 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 위스커를 제거하는 단계 수행 후, 상기 기판상의 위스커(whisker)의 밀도는 0인 반도체 구조 제조 방법. - 제1 항에 있어서,
상기 기판상에 제3 식각 용액을 반응시켜 상기 금속 촉매층을 제거하는 단계를 더 포함하는 반도체 구조 제조 방법. - 금속 촉매 화학 식각(metal-assisted chemical etching)에 의해 기판을 식각하는 방법으로서,
상기 기판상에 금속 촉매층을 소정의 두께로 형성하는 단계; 및
상기 금속 촉매층에 제1 식각 용액을 반응시켜 상기 금속 촉매층이 형성된 영역을 식각하는 단계; 및
상기 기판상에 제2 식각 용액을 반응시켜 상기 기판상에 형성된 위스커(whisker)를 제거하는 단계를 포함하는 기판 식각 방법. - 돌출 구조를 갖는 기판; 및
상기 기판상에 상기 돌출 구조의 역패턴을 갖도록 형성된 금속 촉매층을 포함하고,
상기 기판상의 위스커(whisker)의 밀도는 0인 반도체 구조. - 제11 항에 있어서,
상기 돌출 구조는 핀(fin) 구조 또는 나노와이어(nanowire) 구조를 포함하는 반도체 구조. - 제12 항에 있어서,
상기 금속 촉매층은 금(Au)을 포함하는 반도체 구조. - 제12 항에 있어서,
상기 금속 촉매층의 두께는 10㎚ 이상 40㎚ 미만인 반도체 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150056086A KR101680070B1 (ko) | 2015-04-21 | 2015-04-21 | 반도체 구조 제조 방법 및 기판 식각 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150056086A KR101680070B1 (ko) | 2015-04-21 | 2015-04-21 | 반도체 구조 제조 방법 및 기판 식각 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160125588A true KR20160125588A (ko) | 2016-11-01 |
| KR101680070B1 KR101680070B1 (ko) | 2016-11-30 |
Family
ID=57484781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150056086A KR101680070B1 (ko) | 2015-04-21 | 2015-04-21 | 반도체 구조 제조 방법 및 기판 식각 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101680070B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111670493A (zh) * | 2017-11-28 | 2020-09-15 | 德克萨斯大学系统董事会 | 受催化剂影响的图案转移技术 |
| KR20210015709A (ko) | 2019-08-01 | 2021-02-10 | 연세대학교 산학협력단 | 저반사 고전도성 표면을 가진 포토 다이오드, 포토 다이오드의 제조 방법 및 이를 포함하는 태양 전지 |
-
2015
- 2015-04-21 KR KR1020150056086A patent/KR101680070B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111670493A (zh) * | 2017-11-28 | 2020-09-15 | 德克萨斯大学系统董事会 | 受催化剂影响的图案转移技术 |
| KR20210015709A (ko) | 2019-08-01 | 2021-02-10 | 연세대학교 산학협력단 | 저반사 고전도성 표면을 가진 포토 다이오드, 포토 다이오드의 제조 방법 및 이를 포함하는 태양 전지 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101680070B1 (ko) | 2016-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI431781B (zh) | 製造薄膜電晶體元件的方法 | |
| JP6441025B2 (ja) | 半導体チップの製造方法 | |
| KR101620981B1 (ko) | 기판 식각 방법 | |
| JP6462747B2 (ja) | 半導体チップ及び半導体装置 | |
| CN104282542B (zh) | 解决超级结产品保护环场氧侧壁多晶硅残留的方法 | |
| JP4789713B2 (ja) | ウェットエッチング方法、ダメージ層除去方法、半導体装置の製造方法、および半導体基板の製造方法 | |
| CN109065449B (zh) | 外延结构的减薄方法 | |
| US8372752B1 (en) | Method for fabricating ultra-fine nanowire | |
| KR101680070B1 (ko) | 반도체 구조 제조 방법 및 기판 식각 방법 | |
| US10541135B2 (en) | Source and drain formation using self-aligned processes | |
| JP6787786B2 (ja) | エピタキシャル成長中に形成された核を除去するための方法 | |
| JP5228381B2 (ja) | 半導体装置の製造方法 | |
| Asano et al. | A novel wafer dicing method using metal-assisted chemical etching | |
| CN104600024A (zh) | 半导体装置及其制造方法 | |
| CN108063088B (zh) | SiC衬底的图形化方法 | |
| KR101503535B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101729090B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP6444805B2 (ja) | 半導体チップの製造方法 | |
| KR101164113B1 (ko) | 다직경 실리콘 와이어 구조체의 제조방법 | |
| US9530685B2 (en) | Isolation trench through backside of substrate | |
| JP6436036B2 (ja) | 半導体装置の製造方法 | |
| JP6019609B2 (ja) | 半導体素子の製造方法 | |
| US20130130503A1 (en) | Method for fabricating ultra-fine nanowire | |
| TWI538986B (zh) | 蝕刻液以及矽基板的表面粗糙化的方法 | |
| JP2006228963A (ja) | 半導体ウエハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20200122 Year of fee payment: 4 |