JP6462747B2 - 半導体チップ及び半導体装置 - Google Patents

半導体チップ及び半導体装置 Download PDF

Info

Publication number
JP6462747B2
JP6462747B2 JP2017050977A JP2017050977A JP6462747B2 JP 6462747 B2 JP6462747 B2 JP 6462747B2 JP 2017050977 A JP2017050977 A JP 2017050977A JP 2017050977 A JP2017050977 A JP 2017050977A JP 6462747 B2 JP6462747 B2 JP 6462747B2
Authority
JP
Japan
Prior art keywords
chip
etching
semiconductor
semiconductor substrate
metal catalyst
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017050977A
Other languages
English (en)
Other versions
JP2017118145A (ja
Inventor
佑策 浅野
佑策 浅野
樋口 和人
和人 樋口
冨岡 泰造
泰造 冨岡
井口 知洋
知洋 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2017118145A publication Critical patent/JP2017118145A/ja
Application granted granted Critical
Publication of JP6462747B2 publication Critical patent/JP6462747B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10156Shape being other than a cuboid at the periphery

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Weting (AREA)

Description

本発明の実施形態は、半導体チップ及び半導体装置に関する。
半導体基板のチップへの個片化には、回転するブレードによりウエハを機械的に切断するブレードダイシングが一般的に用いられている。ブレードダイシングでは、半導体基板に複数のダイシング溝を順次形成して、半導体基板をチップへと個片化する。このため、ブレードダイシングには、チップサイズを小さくして、ダイシング溝の数(ライン数)を多くすると、ライン数に比例してダイシング時間が長くなるという問題がある。
また、ブレードダイシングによって得られるチップは、角部が直角であり、耐衝撃性が低い。しかも、ブレードダイシングは、チップの端部に微細な欠け(チッピング)を生じるため、それによって得られるチップは抗折強度が低い。
ところで、近年、化学的な作用によって、高アスペクト比の深い孔を単結晶基板に形成することが提案されている。
特表2013−527103号公報 特開2011−101009号公報
本発明が解決しようとする課題は、高い生産性で半導体チップを製造可能とする方法を提供することにある。
一実施形態によれば、半導体チップは、半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体の端面は、前記チップ本体の前記表面領域側の面から反対側の面へ向けて各々が延び、10乃至100nmの幅を有している筋状の凹部又は凸部を、粒状の貴金属触媒に起因したエッチング痕として有している。
他の実施形態によれば、半導体チップは、半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体の端面は、前記チップ本体の前記表面領域側の面から反対側の面へ向けて各々が延び、10乃至100nmの幅を有している筋状の凹部又は凸部を、粒状の貴金属触媒の大きさ及び形状を反映したエッチング痕として有している。
エッチングマスクが形成された半導体基板の上面図。 図1に示した半導体基板の一部を示す断面図。 エッチングマスクの形状の一例を示す平面図。 エッチングマスクの形状の他の例を示す平面図。 エッチングマスクの形状の更に他の例を示す平面図。 エッチングマスクの形状の更に他の例を示す平面図。 エッチングマスクの形状の更に他の例を示す平面図。 図2の工程に続く工程を示す断面図。 貴金属触媒が配置された半導体基板の上面図。 露出領域に配置された貴金属触媒を示す図。 Agナノ粒子触媒の走査電子顕微鏡(SEM)写真。 置換めっきの結果を示すSEM写真。 図4の工程に続く工程を示す断面図。 ディープトレンチが形成された半導体基板の上面図。 エッチング処理後のシリコン基板の断面SEM写真。 図9の工程に続く工程を示す断面図。 針状残りを生じた半導体基板の上面図。 個片化された半導体チップの一例を示す斜視図。 一実施形態にかかる半導体チップの製造方法の一工程を示す断面図。 図15Aの工程に続く工程を示す断面図。 図15Bの工程に続く工程を示す断面図。 図15Cの工程に続く工程を示す断面図。 図15Dの工程に続く工程を示す断面図。 個片化された半導体チップ群を示す上面図。 エッチング痕の一例を概略的に示す斜視図。 エッチング痕の他の例を概略的に示す斜視図。 エッチング痕の更に他の例を概略的に示す斜視図。 一実施形態にかかる半導体装置の断面図。 他の実施形態にかかる半導体装置の断面図。 更に他の実施形態にかかる半導体装置の断面図。 電極パッドを含んだチップ本体の一例を示す拡大断面図。 電極パッドを電極保護層で被覆したチップ本体の一例を示す拡大断面図。 チップ本体の絶縁膜等を示す拡大断面図。 他の実施形態にかかる半導体チップの製造方法の工程を示す断面図。 図23Aの工程に続く工程を示す断面図。 図23Bの工程に続く工程を示す断面図。 他の実施形態にかかる半導体チップの製造方法の一工程を示す断面図。 図24Aの工程を示す上面図。 図24Aの工程に続く工程を示す断面図。 図25Aの工程を示す上面図。 図25Aの工程に続く工程を示す断面図。 図26Aの工程を示す上面図。 図26Aの工程に続く工程を示す断面図。 図27Aの工程を示す上面図。 図27Aの工程に続く工程を示す断面図。 図28Aの工程を示す上面図。 図28Aの工程に続く工程を示す断面図。 図29Aの工程を示す上面図。 半導体基板の他の例を示す断面図。 他の実施形態の方法の一工程を示す断面図。 図31Aの工程に続く工程を示す断面図。
以下、図面を参照して本発明の実施形態について説明する。
図1は、一実施形態にかかる方法に用いる半導体基板の上面図である。図2は、図1の半導体装置の部分断面図を示している。
図示するように、半導体基板10には、1以上の半導体素子を各々が含んだ複数の素子領域12が設けられている。これら素子領域12は、互いから離間して配列している。各素子領域12は、エッチングマスク14で覆うことにより保護されている。
素子領域12が含んでいる半導体素子は、例えば、トランジスタ、ダイオード、発光ダイオード又は半導体レーザである。素子領域12は、キャパシタや配線などを更に含むことができる。
隣り合った素子領域12間の領域は、半導体基板10の表面が露出した露出領域18である。追って説明するように、この露出領域18には、貴金属触媒が配置される。本実施形態においては、貴金属触媒とエッチング液とを用いた化学的エッチング処理を施して半導体基板10の露出領域18を除去することによって、個片化された半導体チップが得られる。
図2に示す例においては、エッチングマスク14は、絶縁膜15と保護膜16との積層構造で構成されている。絶縁膜は保護膜の一種ということができるが、絶縁膜15を設けることによって、素子領域12の電極パッド(図示せず)を確実に保護することが可能となる。場合によっては、絶縁膜及び保護膜の何れか一方で、エッチングマスク14を構成してもよい。
なお、半導体基板10の裏面には、個片化されたチップを保持するためのダイシングシート20を貼り付けておくことが好ましい。
半導体基板10は、貴金属触媒の効果で選択的にエッチング可能なものであり、例えば、Si、Ge、III-V族半導体、即ちIII族元素とV元素との化合物からなる半導体(例えばGaAs、GaNなど)、及びSiC等から選択される材料で構成することができる。なお、ここで使用する用語「族」は、短周期型周期表の「族」である。
半導体基板10の厚さは特に限定されず、目的とされる半導体チップのサイズに応じて適宜選決定すればよい。半導体基板10の厚さは、例えば50μm乃至500μmの範囲とすることができる。半導体基板10への不純物のドーピング量も同様に、特に限定されず適宜決定すればよい。半導体基板10の主面は、半導体の何れの結晶面に対して平行であってもよい。
エッチングマスク14は、素子領域12を覆うように、半導体基板10の上面の複数の領域に選択的に形成される。各エッチングマスク14の上面形状は、矩形状に限定されず、図3A乃至図3Eに示すような種々の形状とすることができる。
図3Aに示すようにエッチングマスク14をラウンド状の角部を有するように形成した場合には、個片化されたチップにおいても、角部はラウンド状となる。言い換えると、エッチングマスク14及び半導体チップのこのような上面形状は、輪郭を構成している直線(線分)同士が接する部分を有しない形状、即ち、輪郭を構成している線分が互いから離間した形状である。角部をラウンド状とすることによって、チップの機械的強度が高められる。
エッチングマスク14の上面は、5以上の辺を有する多角形であってもよい。例えば、図3Bに示す例では、エッチングマスク14は、各々が六角形の上面を有しており、ハニカム状に配置されている。エッチングマスクがこのような上面形状を有している場合、上面が5以上の辺を有する多角形である半導体チップが得られる。多角形の各内角が90°よりも大きい半導体チップは、多角形の各内角が90°である半導体チップと比較して、高い機械的強度を有している。
エッチングマスク14は、図3Cに示すような円形の上面を有していてもよい。エッチングマスクがこのような上面形状を有している場合、上面が円形である半導体チップが得られる。上面が円形の半導体チップは、上面がラウンド状の角部を有する矩形である半導体チップと同等以上の機械的強度を有している。
半導体チップの上面形状が回転対称性を有している場合、半導体チップの上面形状のみに基づいてその方位合わせをすることはできない。図3Eに示すように、エッチングマスク14の上面を回転対称性を有していない形状とすると、上面が回転対称性を有していない形状の半導体チップが得られる。そのような半導体チップは、例えば、上面形状のみに基づいてその方位合わせをすることができる。なお、回転対称性を有していない形状に特に制限はないが、例えば、1以上の角部の形状が他の角部の形状とは異なっている形状や、切り欠きが設けられた形状が挙げられる。
半導体基板上に形成されるエッチングマスクが、全て同一の形状である必要はない。例えば、図3Dに示すような異なる形状のパターンとして、エッチングマスク14を形成することもできる。
何れの形状のエッチングマスクが用いられた場合も、このマスクの上面形状をほぼ忠実に反映した上面形状を有するように、半導体チップが個片化される。
絶縁膜15の材料としては、貴金属触媒が半導体基板へ付着するのを抑制できるものであれば特に限定されず、有機及び無機の何れの絶縁材料を用いてもよい。有機の絶縁材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、及びエポキシ樹脂等の有機樹脂が挙げられる。無機の絶縁材料としては、例えば酸化膜及び窒化膜等が挙げられる。絶縁膜15は、必ずしも素子領域12上に別途形成する必要はない。素子領域12を構成している絶縁膜の一部を、絶縁膜15として使用することも可能である。
なお、絶縁膜として有機樹脂のような衝撃吸収性を有する材料を用いた場合は、この絶縁膜を永久膜として最終製品に残置することができる。残された絶縁膜を個片化チップの衝撃吸収膜として利用すると、個片化チップの上面が完全に衝撃吸収膜で覆われる構造となるので、チップの機械的強度が高められる。
保護膜16の材料としては、エッチング液に侵食されないものであれば特に限定されない。例えば、ポリイミド、フッ素樹脂、フェノール樹脂、及びエポキシ樹脂等の有機樹脂、又は、Au、Ag及びPtなどの貴金属を用いて、保護膜16を形成することができる。
露出領域18は、半導体チップの個片化に用いられ、いわゆるダイシングラインに相当する。この露出領域18の幅は、特に限定されないが、例えば1μm乃至200μmの範囲である。
露出領域18には、図4に示すように貴金属触媒22を配置する。ここでは、エッチングマスク14は、露出領域18以外の箇所に貴金属触媒22が付着するのを防ぐマスクとして作用する。露出領域18に貴金属触媒22が配置された半導体基板10の上面図を、図5に示す。
貴金属触媒22は、この貴金属触媒と接触している半導体基板10の酸化反応を活性化させる。この酸化反応を活性化させる効果を有する任意の貴金属を、貴金属触媒22として用いることができる。貴金属触媒22の材料は、例えば、Au、Ag、Pt、及びPdなどから選択することができる。
貴金属触媒22は、例えば粒状で配置することができる。粒状の貴金属触媒は、エッチング中にも安定しているので好ましい。粒状触媒の形状としては、球状、棒状、及び板状などが挙げられる。球状の場合には、半導体基板のエッチングが進行する方向が垂直に近づくので好ましい。粒状触媒の粒径は特に限定されず、例えば数十nm乃至数百nmの範囲とすることができる。なお、エッチング後のチップ分割を容易にするために、粒状触媒は高密度又は多層に配置することが好ましい。
図6には、露出領域18に粒状の貴金属触媒22が配置された半導体基板10の上面の一部を表わす模式図を示す。
貴金属触媒は、例えば、電解めっき、還元めっき、及び置換めっきなどの手法により、半導体基板10の露出領域18に配置することができる。また、貴金属粒子を含む分散液の塗布、蒸着、スパッタリング等を用いてもよい。これら手法のなかでも、置換めっきを用いた場合には、ダイシングラインに相当する露出領域18に、粒状の貴金属触媒を、一様に直接形成することができる。
置換めっきにより粒状の貴金属触媒を配置するには、例えば硝酸銀溶液を用いることができる。以下に、このプロセスの一例を説明する。置換めっき液としては、例えば硝酸銀溶液とフッ化水素酸と水との混合液を用いることができる。フッ化水素酸は、半導体基板表面の自然酸化膜を除去する作用を有している。
置換めっき液中における硝酸銀濃度は、0.001mol/L乃至0.1mol/Lの範囲が好ましく、0.005乃至0.01mol/Lの範囲がより好ましい。置換めっき液中におけるフッ化水素濃度は、1mol/L乃至6.5mol/Lの範囲が好ましい。
所定の領域がエッチングマスクで選択的に保護された半導体基板10を、上述したような置換めっき液に1乃至5分程度浸漬することによって、半導体基板10の露出領域18にのみ選択的に、粒状の貴金属触媒22としてのAgナノ粒子を析出させることができる。なお、置換めっき液の温度は、特に限定されず、例えば25℃、35℃など適宜設定すればよい。
図7には、置換めっきによりシリコン基板上にAgナノ粒子群が形成されたサンプルのSEM画像を示す。ここでは、所定の領域がエッチングマスクで保護された単結晶シリコン基板を、25℃の置換めっき液に3分間浸漬して、単結晶シリコン基板の露出領域にAgナノ粒子を形成した。
エッチングマスクとしては、ポリイミド膜からなる絶縁膜を用い、置換めっき液としては、0.005mol/Lの硝酸銀と、5.0mol/Lのフッ化水素とを含む水溶液を用いた。図7のSEM画像では、粒状の貴金属触媒22に相当するAgナノ粒子22aは、に白色領域として示されている。これらAgナノ粒子22の粒径は100nm前後である。
Agナノ粒子22の粒径は、例えば、浸漬時間や置換めっき液の濃度を変更することによって、制御することができる。Agナノ粒子の粒径は、数十乃至数百nm程度であることが好ましい。このような範囲の粒径を有するAgナノ粒子が形成されていれば、エッチング液に浸漬した際に、半導体基板のエッチングが良好に進行することが確認された。
なお、必ずしも単結晶シリコン基板の露出領域の全表面が、Agナノ粒子で完全に覆われるわけではない。図7のSEM画像の一部には、半導体基板10の表面の一部が黒色領域として示されている。
ここで、組成の異なる種々の置換めっき液中にSi基板を1分間浸漬した結果の一例を、図8にまとめる。置換めっき液中における硝酸銀溶液の濃度は0.001乃至0.05mol/Lとし、フッ化水素の濃度は3.5乃至6.5mol/Lとし、置換めっき液の温度は25℃であった。
置換めっき液におけるフッ化水素の濃度が3.5乃至6.5mol/Lの範囲内の何れの値であっても、硝酸銀の濃度が0.03mol/L以上の場合には、Agの結晶は樹状に成長し、0.005乃至0.01mol/Lの場合に、粒径10乃至100nm程度のAgナノ粒子の形成が確認される。所望の粒径のAgナノ粒子を得るには、置換めっき液の組成及び温度、浸漬時間などを適宜設定して、置換めっきを行なえばよい。
貴金属触媒22が配置された半導体基板を、図9に示すようにエッチング液30に浸漬する。エッチング液30としては、フッ化水素酸と酸化剤とを含む混合液が用いられる。貴金属触媒22の作用により、貴金属触媒22と接触している箇所(露出領域18)においてのみ半導体基板10の酸化が起こる。半導体基板10の酸化した領域をフッ化水素酸により溶解除去し、粒状の貴金属触媒22に接触している箇所のみを選択的にエッチングすることが可能となる。即ち、露出領域18のエッチングは異方的に進行する。
半導体基板10が選択的に溶解除去される際、貴金属触媒22自体は変化せず、エッチングの進行とともに半導体基板10の下方に移動して、そこで再度エッチングが行われていく。従って、半導体基板10をエッチング液30に浸漬させた場合には、半導体基板10の表面に対して垂直方向にエッチングが進んで複数の溝又は孔が形成される。本実施形態においては、こうして形成される溝又は孔をディープトレンチ24aと称する。図10には、露出領域18にディープトレンチ24aが形成された半導体基板10の上面図を示す。鮮明には示されていないが、半導体基板10には、露出領域18に多数のディープトレンチ24aが形成されている。
ディープトレンチ24aが形成される領域は、図7に示したAgナノ粒子22aが存在する領域(白色領域)に対応するということができる。図7におけるAgナノ粒子22aが存在しない領域(黒色領域)では、半導体基板10のエッチングは進行しないことになる。これについては追って説明する。
エッチング液としては、フッ化水素酸と酸化剤とを含む混合液を用いることができる。酸化剤は、過酸化水素、硝酸、AgNO3、KAuCl4、HAuCl4、K2PtCl6、H2PtCl6、Fe(NO33、Ni(NO32、Mg(NO32、Na228、K228、KMnO4、及びK2Cr27などから選択することができる。有害な副生成物が発生せず、素子領域の汚染も生じないことから、酸化剤としては過酸化水素が好ましい。なお、エッチング液の代わりに、フッ素ガスと酸化性ガスとの混合気体を用いて、乾式プロセスによりエッチングを進めることも可能である。
エッチング液におけるフッ化水素及び酸化剤の濃度は特に限定されない。例えば、フッ化水素濃度が5mol/L乃至15mol/Lであり、過酸化水素濃度が0.3mol/L乃至5mol/Lの水溶液が使用可能である。
半導体基板10の露出領域18をより確実にエッチングするためには、基板の材質に応じた酸化剤を用いることが望まれる。例えば、酸化剤としては、Ge基板の場合にはAgNO3等のAg系の塩が好ましく、SiC基板の場合にはK228が好ましい。GaAs及びGaN等のIII−V族半導体からなる基板やSi基板の場合には、酸化剤として過酸化水素が好ましい。なかでも、Si基板を用いた場合には、特に良好にエッチングが進行する。
図11には、エッチング液に浸漬した後の単結晶シリコン基板の断面SEM画像の一例を示す。単結晶シリコン基板の露出領域には、図7のSEM画像に示したように複数のAgナノ粒子が形成されていた。図11のSEM画像は、そのような単結晶シリコン基板を、フッ化水素濃度が10mol/Lであり、過酸化水素濃度が1mol/Lの水溶液に10分間浸漬した結果である。
図11のSEM画像においては、領域Aはエッチングマスクで保護された部分であり、領域Bは貴金属触媒として複数のAgナノ粒子が配置された露出領域に相当する。領域Bには、複数のディープトレンチが黒色領域として示されている。本実施形態によれば、エッチングマスクパターンの開口部に相当するシリコン基板の露出領域に、複数のディープトレンチを形成できることがわかる。いわゆるセルフアラインで形成されるので、エッチングマスクで保護された領域Aに対して最も近くに位置したディープトレンチは、エッチングマスクの端面と同一面内に側壁を有することができる。
エッチングを進めて、図12に示すようにディープトレンチ24aを半導体基板10の裏面まで到達させる。粒状の貴金属触媒22を半導体基板10上の露出領域18に高密度に配置しておくことで、この露出領域18に形成されるディープトレンチ24aの密度も高くなる。複数のディープトレンチ24aが互いに繋がることによりチップ分割溝24が構成されて、エッチングが完了した時点では、半導体基板10は素子領域12を各々が含む複数のチップ本体10’へと個片化される。なお、ここでは、チップ本体10’とエッチングマスク14とを含んだ構造28を、チップ又は半導体チップと呼ぶ。
図12に示されるように、個片化されたチップ本体10’の間であって、粒状の貴金属触媒22の隙間に相当する箇所には、針状残り26が発生している。図13に、針状残り26を生じた半導体基板10の上面図を示す。この時点で個片化プロセスを完了し、各チップ28をピックアップして使用することも可能である。この手法は、個片化された半導体チップが簡易に得られる点で有利である。
個片化後、必要であれば、粒状の貴金属触媒22を化学的に除去してもよい。貴金属触媒22は、溶解液を用いた湿式エッチングにより除去することができる。溶解液としては、半導体基板10、絶縁膜15及び保護膜16を侵食せず、貴金属触媒膜を除去可能な任意の液体を用いることができる。具体的には、溶解液としては、ハロゲン溶液、ハロゲン化アンモニウム溶液、硝酸、及び王水などが挙げられる。
個片化後には、必要に応じて保護膜16を除去してもよい。シンナーによる溶解除去又はO2プラズマによる除去などを適用して、保護膜16を除去することができる。
必要であれば、絶縁膜15も除去することができる。絶縁膜15の除去方法には、シンナーによる溶解除去、及び各種プラズマによる除去などが適用可能である。
また、必要であれば、針状残り26をエッチング除去してもよい。針状残り26を除去した場合には、半導体チップ28をピックアップする際、針状残りがダストとしてチップに付着するおそれを低減することができる。
針状残り26は、半導体基板材料をエッチング可能な任意のエッチング方法により除去することができる。例えばシリコン基板の場合には、湿式エッチング法及びドライエッチング法の何れを用いてもよい。湿式エッチング法におけるエッチング液は、例えば、フッ化水素酸と硝酸と酢酸との混合液、テトラメチルアンモニウムヒドロキシド(TMAH)、及びKOH等から選択することができる。ドライエッチング法としては、例えば、SF6、CF4、C26、C38、CClF2、CCl4、PCl3、CBrF3などのガスを用いたプラズマエッチングが挙げられる。
図14には、一実施形態にかかる半導体チップ28の斜視図を示す。図示するように、一実施形態にかかる半導体チップ28において、チップ本体10’の素子領域が形成された面は、エッチングマスクの一部として用いられた絶縁膜(図示せず)と、エッチングマスクの他の一部として用いられた保護膜16との積層体によって覆われている。この保護膜16の端面は、少なくとも部分的にチップ本体10’の側面と面一である。チップ本体10’の平面形状、具体的には上面の輪郭は、この上面を含む平面への保護膜16の正射影の輪郭に少なくとも部分的に一致しているということができる。この構造を採用すると、チップ本体10’の上面のうち保護膜16から露出する領域は大幅に低減される。従って、チップの機械的強度が高められる。保護膜16は、チップ本体10’の上面全域を覆うこともできる。この場合、強度はよりいっそう高められる。
保護膜16が耐衝撃性の高い材料の場合には、保護膜16が外部衝撃やピックアップ装置の接触によるチップ欠けを抑制する効果は、よりいっそう大きなものとなる。耐衝撃性の高い材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、及びエポキシ樹脂等の有機樹脂が挙げられる。
しかも、図14に示されるように、この半導体チップ28の上面における角部C1はラウンド状であるので、耐衝撃性が高められる。下面においても、角部C2はラウンド状であるので、本実施形態にかかる半導体チップ28は、抗折強度が低下することはない。これによって、外部衝撃やチップピックアップ装置の接触によるチップの欠けも大幅に抑制される。
本実施形態における半導体チップ28は、化学的エッチング処理を用いた個片化によって得られたものであるので、側面は物理的なダメージを受けていない。このことは、半導体チップの動作の信頼性の向上につながる。
エッチングマスクとして絶縁膜を用い、粒状の貴金属触媒を配置して半導体基板を半導体チップへと個片化するプロセスを、図15A乃至図15Eにまとめる。なお、ここでは、保護膜16は省略する。
図15Aに示すように、複数の素子領域12が形成された半導体基板10において、素子領域12は、エッチングマスクとしての絶縁膜15によって保護される。エッチングマスクは、半導体基板10に、エッチングマスクによって保護された領域と、露出した領域である露出領域18とを画定している。なお、半導体基板10の裏面には、ダイシングシート20が設けられている。
半導体基板10の露出領域18には、図15Bに示すように粒状の貴金属触媒22を配置する。半導体基板10は、図15Cに示すようにエッチング液30に浸漬する。半導体基板10の露出領域18ではエッチングが進行して、露出領域18の各々に複数のディープトレンチ24aが形成される。複数のディープトレンチ24aが形成されることによって、エッチングされた領域には針状残りが生じることになる。
半導体基板10の裏面までエッチングを進めた後には、図15Dに示すように、露出領域18に対応する領域に針状残り26が存在する。ダイシングシート20上の針状残り26及び貴金属触媒22を除去して、図15Eに示すような半導体チップ28’が得られる。ここでは、半導体チップ28’は、チップ本体10’と絶縁膜15とを含んでいる。半導体チップ28’の間では、図16の上面図に示すようにダイシングシート20が露出する。
図15Eに示されるチップ本体10’の側面29には、エッチングマスクの近傍に位置した粒状の貴金属触媒22に起因して、上面から下面方向に向けて各々が延びたエッチング痕が、チップ本体10’の周方向に連続するように形成されている。エッチング痕は、用いた粒状の貴金属触媒22の大きさや形状を反映した凹部又は凸部であり、縦筋として形成されることが多いが、斜め方向に延びた凹部又は凸部として形成される場合もある。エッチング痕を形成する凹部又は凸部の幅は、粒状の貴金属触媒の粒径に依存するが、一般的には10乃至100nm程度、特に10乃至50nm程度である。
チップ本体10’の側面29におけるエッチング痕の一例を、図17Aの模式図に示す。図示するように、側面29には、ナノオーダーのエッチング痕32が形成されている。エッチング痕はナノオーダーの凹部又は凸部であるので、チップ本体10’の側面29に存在していても何ら不利に作用することはない。なお、エッチング条件によっては、エッチング痕32は、縦筋状ではなく、図17Bに示すように形状や配置がランダムな凹部又は凸部として形成される場合もある。
以下に、エッチング痕32が形成されるプロセス及びメカニズムについて説明する。
露出領域18に粒状の貴金属触媒22を形成した場合、図6に示すように、貴金属触媒22が占める領域の形状は、露出領域18の形状とは完全には一致せず、粒形状に応じた凹凸を有している。適正な条件、例えばフッ化水素酸10mol/L、過酸化水素2mol/Lの条件でエッチングを行うと、エッチングは貴金属触媒22のごく近傍でしか起こらない。そのため、チップ本体10’の側壁には、貴金属触媒22の粒形状を反映して、上面から下面方向に向けて各々が延びたエッチング痕32が形成される。一方、エッチング液の酸化剤濃度が高い条件、例えばフッ化水素酸2.5mol/L、過酸化水素8mol/Lの条件でエッチングを行うと、貴金属触媒22が影響を及ぼす範囲が広がる。そのため、エッチング痕32は、もはや貴金属触媒22の粒形状を反映せず、ランダムな凹凸形状として形成される。
個片化をプラズマエッチングで実施した場合、図17Cに示すように、プラズマ処理における切り替え動作に起因して、チップ本体10’の側面29には、デバイス形成面に対して平行な横溝が形成される。このような構造を有している半導体チップは、本実施形態に係る半導体チップとは異なる。
エッチング痕を側面29に有する半導体チップ28’は、図18に示すようにボンディング材34を介して基板35上に据え付けることができる。なお、ボンディング材34は、例えば、接着剤、粘着フィルム、又は異方性導電膜である。また、基板35は、例えば、回路基板又はインターポーザである。
側面29にエッチング痕を有している構造は、側面29にエッチング痕を有していない構造と比較して表面積が大きい。そのため、半導体チップ28’は、この側面29からの放熱効率が高い。特に、光半導体チップやパワーデバイスなどにとっては、チップの放熱性は、チップの正常動作を保障するうえで重要な特性である。なお、図18においては、半導体チップの上面で電極パッド51が露出している。電極パッドについては追って説明する。
図19に示すように、基板35と半導体チップ28’との間にはんだ36などの接合部材を配置した場合にも、側面29のエッチング痕の効果が発揮される。この場合には、余剰はんだは、毛細管現象によって側面29上を上方に移動し得る。これによって、基板35を基準としたチップ28’の高さが低減されるとともに、この高さのばらつきも抑制される。また、はんだ36の許容塗布量マージンを拡げることができ、工程管理が容易となる。更に、この構造を採用した場合、側面29は熱伝導率が高いはんだ36と接触するため、放熱量の増加も期待できる。本効果は、接合部材として、はんだ36の代わりにアンダーフィル剤を用いた場合も同様である。
エッチング痕を側面29に有する半導体チップ28’をリードフレーム上に配置し、樹脂モールドした場合には、図20に示すような半導体装置40が得られる。図示する半導体装置40においては、リードフレーム41a上にボンディング材43を介して半導体チップ28’が配置されている。この半導体チップ28’は、上述したようなナノオーダーのエッチング痕を側面29に有するものであり、Alワイヤー45によってリードフレーム41bと電気的に接続されている。これらは、リードフレーム41bの外部接続用の端部を除き、モールド樹脂47a及び47bにより封止されている。
半導体チップ28’の側面29にはナノオーダーのエッチング痕が形成されているので、半導体チップ28’とモールド樹脂47bとの間にアンカー効果が働き、密着性を高めることができる。そのため、例えばフッ素系の樹脂など、一般にチップとの密着性が弱い材料であってもモールド樹脂として使用することが可能となり、モールド材料選定の選択肢を拡げることが可能となる。
なお、チップ本体10’を保護膜16で保護した場合であっても、外部と電気的に接続するために、図21Aに示されるように電極パッド51を露出させることがある。電極パッド51は、通常、アルミニウムから構成されるので、フッ化水素酸と酸化剤とを含有するエッチング液に対する耐性が弱い。図21Bに示すように電極保護層52を設けることによって、電極パッド51をエッチング液から保護することができる。
電極保護層52は、エッチング液に耐性を有する任意の材料を用いて形成することができ、金属及び有機材料の何れを用いてもよい。例えば、Ni/Auなどの金属を用いて電極保護層52を形成した場合には、電極保護層52が電極パッド51上に残存していても後工程において問題を生じることはない。樹脂を用いて形成された電極保護層52は、エッチング処理後、適切な手法により除去すればよい。
ここで、図22を参照して、素子領域を保護する保護膜等の寸法について説明する。素子領域が形成される半導体基板10の厚さは、通常数百μm程度であり、素子領域に含まれる複数の絶縁膜54及び配線55の厚さは、数十乃至数百nm程度である。配線55のラインアンドスペースは、各々が数十乃至数百nm程度の幅である。なお、絶縁膜54は、一般的にはSiN等から構成されている。
素子領域を保護する保護膜16のラインアンドスペースは、各々が数十乃至数百μm程度の幅である。この保護膜16は、半導体基板10の最表面に存在する凹凸を考慮して、数乃至数十μm程度の厚さで形成される。
図22を参照して説明したように、素子領域12を保護する保護膜16の厚さが数乃至数十μm程度であるのに対して、素子領域12における絶縁膜54の厚さは数十乃至数百nm程度である。素子領域12における絶縁膜54は極めて薄いので、この絶縁膜54をエッチングマスクとして用いた場合には、微細な露出領域を形成することができる。図23を参照して、このプロセスについて説明する。
図23Aに示すように、裏面にダイシングシート20が配置された半導体基板10には、複数の素子領域12が形成されており、各素子領域12上には、絶縁膜54及び保護膜16が順次積層される。隣接する素子領域12の間には、半導体基板10が露出した露出領域18’が存在する。上述したとおり、絶縁膜54の厚さが数十乃至数百nm程度であるので、露出領域18’の幅も数十乃至数百nm程度と微細にすることができる。
露出領域18’には、図23Bに示すように、貴金属触媒22を配置する。この際、上述したような置換めっき法を採用することによって、絶縁膜54上や保護膜16上を避けて、露出領域18’上にのみ、貴金属触媒22を選択的に配置することができる。
露出領域18’に選択的に貴金属触媒22に配置された半導体基板10を、上述したようなエッチング液に浸漬する。これにより、半導体基板の露出領域18’が選択的に除去される。その結果、図23Cに示すようなチップ分割溝24が形成されて、半導体基板10がチップ本体へと個片化される。
この方法によれば、露出ダイシングラインとして用いられる露出領域18’の幅は絶縁膜54間の間隔に相当するので、理論上は、ダイシングラインの幅を数十乃至数百nm程度とすることが可能となる。ダイシングラインが細くなって有効なチップ面積が増える点で、これは有利である。
半導体基板の露出領域に配置する貴金属触媒は、粒状に限定されず、膜状であってもよい。以下に、膜状の貴金属触媒を半導体基板の露出領域に形成して、個片化する方法を説明する。
図24Aは、複数の素子領域12が形成された半導体基板10の部分断面図である。各素子領域12は、絶縁膜15によって保護されている。絶縁膜15は、半導体基板10のうち、絶縁膜15によって覆われた領域と、半導体基板10の露出した部分である露出領域18とを画定している。なお、半導体基板10の裏面には、ダイシングシート20が設置されている。この半導体基板10の上面図を図24Bに示す。
絶縁膜15を形成した半導体基板10の上面全体に、図25Aに示すように金属触媒膜57を形成する。金属触媒膜57は、例えばスパッタリング又は蒸着により形成することができる。この方法で成膜することによって、一様な膜厚の金属触媒膜57が得られる。エッチング等の後工程を考慮すると、金属触媒膜57の膜厚は、10乃至50nm程度とすることが望まれる。半導体基板10の全面に金属触媒膜57が形成されるので、図25Bの上面図に示すように、絶縁膜15及び露出領域18は金属触媒膜57で覆われる。
次いで、図26Aに示すように、レジストパターン58を形成して、金属触媒膜57のうち露出領域18上に位置した領域を選択的に保護する。レジストパターン58は、常法により形成して、金属触媒膜57の所定の領域を保護すればよい。図26Bの上面図に示されるように、露出領域に対応する部分にはレジストパターン58が形成されるので、金属触媒膜57は、絶縁膜15の位置で露出する。
金属触媒膜57の露出部分を常法により除去すると、図27Aに示すように、レジストパターン58の位置にのみ金属触媒膜57が残置される。この状態の半導体基板10の上面図を、図27Bに示す。金属触媒膜57の露出部分は、例えば、ハロゲン溶液、ハロゲン化アンモニウム溶液、硝酸、及び王水などを用いて除去することができる。
その後、レジストパターン58を剥離して、図28Aに示すようにパターニングされた金属触媒膜57’を露出させる。レジストパターン58は、レジスト材料に応じて適当な剥離液を用いて剥離すればよい。図28Bの上面図に示すように、パターニングされた金属触媒膜57’は、露出領域18上にのみ残置されることになる。
パターニングされた金属触媒膜57’をエッチングマスクとして用いて、上述したような工程にしたがって半導体基板10の基板除去領域18を選択的に除去する。これによって、図29Aに示すように、半導体基板10はチップ本体10’へと個片化され、チップ本体10’と絶縁膜15とを含んだ半導体チップ59が得られる。金属触媒膜57’は、そのままの状態で下方に移動して、図示するようにダイシングシート20に達する。個片化された複数の半導体チップ59の上面図を図29Bに示す。
膜状の貴金属触媒を用いた場合には、粒状の貴金属触媒を配置する場合と比較して、膜厚の制御が容易となる。膜状の貴金属触媒を用いた場合、半導体基板材料の種類によらず、任意の金属を使用して触媒膜を形成することができる。加えて、この場合、針状残りが発生することもない。
以上の例においては、半導体基板の裏面にはダイシングシートが直接接して設けられているが、これに限定されない。図30に示されるように、メタライズ層70を介して、半導体基板10の裏面にダイシングシート20を設置してもよい。メタライズ層70は、任意の金属を用いて形成することができ、単層膜及び多層膜の何れの構造としてもよい。
特に、Au、Ag、Pt等の貴金属がメタライズ層70中に含まれる場合には、半導体基板10のエッチングが進行して裏面まで達した際、ダイシングシートの接着層がエッチング液に侵されるのを抑制することができる。場合によっては、メタライズ層70をそのまま残し、個片化したチップをダイボンディングする際のメタライズ膜として利用することも可能である。
上述したような化学的エッチングと基板研削とを組み合わせて、個片化することもできる。このプロセスは、いわゆる先ダイシング(dicing before grinding)法である。図31A及び図31Bを参照して、このプロセスを説明する。
まず、図31Aに示すように、半導体基板10に対し、チップ本体10’の厚み以上の深さでチップ分離溝24を形成する。その後、図31Bに示すように、基板研削装置72によりチップ分離溝24に達するまで半導体基板10の下面側領域を除去して、半導体チップ28を得る。
半導体基板10の下面側領域は、エッチングにより除去してもよい。エッチングとしては、例えば、フッ化水素酸と硝酸と酢酸との混合液、TMAH、及びKOH等から選択されるエッチング液を用いた湿式エッチング、又は、SF6、CF4、C26、C38、CClF2、CCl4、PCl3、及びCBrF3などから選択されるガスを用いたプラズマエッチングが挙げられる。
先ダイシング法を採用した場合には、分離溝24を形成するためのエッチングは分離溝24が半導体基板の裏面に到達する前に停止するので、このエッチング直後において半導体基板の剛性が保たれる。このため、この方法には、エッチング直後の基板のハンドリングが容易という利点がある。
以上説明したように、一実施形態にかかる方法では、ダイシングラインに相当する半導体基板の露出領域全体を同時にエッチング加工して、半導体チップを得ることができる。このため、例えば、ダイシングラインの数を変更しても、一定の時間で個片化を完了することができる。しかも、複数の半導体基板をバッチ処理で同時に加工できるため、基板1枚当たりの加工時間は大幅に短縮されて、生産性が向上する。
また、一実施形態にかかる方法においては、貴金属触媒とエッチング液又はエッチングガスとを用いた化学的エッチング処理により個片化を行う。それ故、この方法では、光学的な位置合わせは必要とされず、位置合わせマークの読み取り誤差や基板ひずみ等に起因する位置のバラつきが発生することはない。しかも、チップ本体の上面端部の実質的に全体を保護樹脂で覆うことができるので、割れや欠けは極力低減することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行なうことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本実施形態は、以下の態様を含む。
[1]
保護膜を各々が含む複数のエッチングマスクを半導体基板上に形成して、前記半導体基板のうち前記複数のエッチングマスクによって保護された複数の第1領域と、前記半導体基板のうち露出した領域である第2領域とを画定することと、
前記第2領域を化学的エッチング処理により異方的に除去して、前記エッチングマスクの端面と同一面内に少なくとも一部が位置した側壁と、前記半導体基板の裏面に到達した底部とを各々が有する複数の溝を形成し、これにより、前記半導体基板を、前記複数の第1領域に対応した複数のチップ本体へと個片化することとを含んだ半導体チップの製造方法。
[2]
前記エッチングマスクの上面は、一端同士が接した2つの線分によって規定される角部を有していない[1]に記載の方法。
[3]
前記エッチングマスクの上面は、5以上の辺を有する多角形である[1]に記載の方法。
[4]
前記化学的エッチング処理は、前記第2領域に貴金属触媒を設け、その後、前記半導体基板にエッチング液又はエッチングガスを接触させることを含む[1]乃至[3]の何れかに記載の方法。
[5]
無電解めっきにより前記第2領域に前記貴金属触媒を設ける[4]に記載の方法。
[6]
前記貴金属触媒は粒状である[4]又は[5]に記載の方法。
[7]
前記化学的エッチング処理は、前記半導体基板に前記エッチング液を接触させることを含み、前記エッチング液は、フッ化水素酸と過酸化水素とを含んだ[4]乃至[6]の何れかに記載の方法。
[8]
前記化学的エッチング処理は、前記複数のチップ本体の各々が、その端面に、前記チップ本体の前記保護膜が形成されている面から反対側の面へ向けて各々が延びた筋状の凹部又は凸部を有するように行う[1]乃至[7]の何れかに記載の方法。
[9]
前記凹部又は凸部の各々は10乃至100nmの幅を有する[8]に記載の方法。
[10]
前記凹部又は凸部の各々は10乃至50nmの幅を有する[8]に記載の方法。
[11]
前記複数の第1領域は、電極パッドを有する半導体素子を含んだ[1]乃至[10]の何れかに記載の方法。
[12]
前記半導体基板はシリコン基板である[1]乃至[11]の何れかに記載の方法。
[13]
半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体の端面はエッチング痕を有している半導体チップ。
[14]
前記エッチング痕は、前記チップ本体の前記表面領域側の面から反対側の面へ向けて各々が延びた筋状の凹部又は凸部である[13]に記載の半導体チップ。
[15]
前記凹部又は凸部の各々は10乃至100nmの幅を有する[14]に記載の半導体チップ。
[16]
前記凹部又は凸部の各々は10乃至50nmの幅を有する[14]に記載の半導体チップ。
[17]
前記表面領域を覆った保護膜を更に具備し、前記チップ本体の前記表面領域側の面の輪郭は、前記表面領域側の面を含む平面への前記保護膜の正射影の輪郭と少なくとも部分的に一致している[13]乃至[16]の何れかに記載の半導体チップ。
[18]
前記チップ本体の前記表面領域側の面は、一端同士が接した2つの線分によって規定される角部を有していない[13]乃至[17]の何れかに記載の半導体チップ。
[19]
半導体素子を含んだ表面領域を有しているチップ本体と、前記表面領域を覆った保護膜とを具備し、前記チップ本体は、前記保護膜を含んだエッチングマスクを半導体基板上に形成し、この半導体基板を貴金属触媒とエッチング液又はエッチングガスとを用いた化学的エッチング処理に供することによって個片化されたものであり、前記チップ本体の前記表面領域側の面の輪郭は、この上面を含む平面への前記保護膜の正射影の輪郭と少なくとも部分的に一致している半導体チップ。
[20]
半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体は、保護膜を含んだエッチングマスクを半導体基板上に形成し、この半導体基板を貴金属触媒とエッチング液又はエッチングガスとを用いた化学的エッチング処理に供することによって個片化されたものであり、前記チップ本体の前記表面領域側の面は、一端同士が接した2つの線分によって規定される角部を有していない半導体チップ。
[21]
支持部材と、
前記支持部材上に位置した、[13]乃至[20]の何れかに記載の半導体チップと、
前記半導体チップを覆うように前記支持部材上に設けられたモールド樹脂とを具備した半導体装置。
[22]
支持部材と、
前記支持部材上に位置した、[13]乃至[20]の何れか1項に記載の半導体チップと、
前記支持部材と前記半導体チップとの間に介在した接合部材とを具備した半導体装置。
10…半導体基板; 10’…チップ本体; 12…素子領域; 14…エッチングマスク; 15…絶縁膜; 16…保護膜; 18…露出領域; 18’…露出領域; 20…ダイシングシート: 22…貴金属触媒; 22a…Ag粒子; 24a…ディープトレンチ; 24…分離溝; 26…針状残り; 28…半導体チップ; 28’…半導体チップ; 29…側面; 30…エッチング液; 31…側面; 32…エッチング痕; 34…ボンディング材; 35…基板; 36…はんだ; 40…半導体装置; 41a…リードフレーム; 41b…リードフレーム; 43…ボンディング材; 45…Alワイヤー; 47a…モールド樹脂; 47b…モールド樹脂; 51…電極パッド; 52…電極保護層; 54…絶縁層; 55…配線層; 57…金属触媒膜; 58…レジストパターン; 59…半導体チップ; 80…メタライズ層; 82…基板研削装置。

Claims (7)

  1. 半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体の端面は、前記チップ本体の前記表面領域側の面から反対側の面へ向けて各々が延び、10乃至100nmの幅を有している筋状の凹部又は凸部を、粒状の貴金属触媒に起因したエッチング痕として有している半導体チップ。
  2. 半導体素子を含んだ表面領域を有しているチップ本体を具備し、前記チップ本体の端面は、前記チップ本体の前記表面領域側の面から反対側の面へ向けて各々が延び、10乃至100nmの幅を有している筋状の凹部又は凸部を、粒状の貴金属触媒の大きさ及び形状を反映したエッチング痕として有している半導体チップ。
  3. 前記表面領域を覆った保護膜を更に具備し、前記チップ本体の前記表面領域側の面の輪郭は、前記表面領域側の面を含む平面への前記保護膜の正射影の輪郭と少なくとも部分的に一致している請求項1又は2に記載の半導体チップ。
  4. 前記チップ本体の前記表面領域側の面は、一端同士が接した2つの線分によって規定される角部を有していない請求項1乃至の何れか1項に記載の半導体チップ。
  5. 前記エッチング痕は、前記チップ本体の周方向に連続している請求項1乃至の何れか1項に記載の半導体チップ。
  6. 支持部材と、
    前記支持部材上に位置した、請求項1乃至の何れか1項に記載の半導体チップと、
    前記半導体チップを覆うように前記支持部材上に設けられたモールド樹脂と
    を具備した半導体装置。
  7. 支持部材と、
    前記支持部材上に位置した、請求項1乃至の何れか1項に記載の半導体チップと、
    前記支持部材と前記半導体チップとの間に介在した接合部材と
    を具備した半導体装置。
JP2017050977A 2013-11-13 2017-03-16 半導体チップ及び半導体装置 Active JP6462747B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013235470 2013-11-13
JP2013235470 2013-11-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014218512A Division JP6441025B2 (ja) 2013-11-13 2014-10-27 半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JP2017118145A JP2017118145A (ja) 2017-06-29
JP6462747B2 true JP6462747B2 (ja) 2019-01-30

Family

ID=53216461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017050977A Active JP6462747B2 (ja) 2013-11-13 2017-03-16 半導体チップ及び半導体装置

Country Status (4)

Country Link
JP (1) JP6462747B2 (ja)
KR (3) KR101695066B1 (ja)
CN (1) CN104637877B (ja)
TW (2) TWI671813B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6081647B1 (ja) * 2016-07-28 2017-02-15 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
JP6899252B2 (ja) * 2017-05-10 2021-07-07 株式会社ディスコ 加工方法
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
JP2019140225A (ja) * 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
JP7080781B2 (ja) 2018-09-26 2022-06-06 株式会社東芝 多孔質層の形成方法、エッチング方法、物品の製造方法、半導体装置の製造方法、及びめっき液
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ
JP7282710B2 (ja) * 2020-03-19 2023-05-29 株式会社東芝 半導体装置の製造方法
CN113809509B (zh) * 2020-06-11 2023-07-18 华为技术有限公司 一种天线成型方法、盖板组件及终端设备
JP2022044894A (ja) * 2020-09-08 2022-03-18 ソニーセミコンダクタソリューションズ株式会社 半導体チップ、製造方法
US11574861B2 (en) * 2021-03-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904496B2 (ja) * 2002-09-06 2007-04-11 株式会社リコー 半導体装置の製造方法
JP4495916B2 (ja) * 2003-03-31 2010-07-07 富士通マイクロエレクトロニクス株式会社 半導体チップの製造方法
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
TW200620451A (en) * 2004-11-09 2006-06-16 Univ Osaka Method for forming hole in crystal substrate, and crystal substrate having hole formed by the method
US8383436B2 (en) * 2005-01-24 2013-02-26 Panasonic Corporation Manufacturing method for semiconductor chips, and semiconductor chip
JP2007194469A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
CN100477162C (zh) * 2006-02-21 2009-04-08 探微科技股份有限公司 切割晶片的方法
KR100772016B1 (ko) * 2006-07-12 2007-10-31 삼성전자주식회사 반도체 칩 및 그 형성 방법
JP4488037B2 (ja) * 2007-07-24 2010-06-23 パナソニック株式会社 半導体ウェハの処理方法
US8734659B2 (en) * 2008-10-09 2014-05-27 Bandgap Engineering Inc. Process for structuring silicon
US8278191B2 (en) * 2009-03-31 2012-10-02 Georgia Tech Research Corporation Methods and systems for metal-assisted chemical etching of substrates
JP5322173B2 (ja) * 2009-09-07 2013-10-23 国立大学法人 宮崎大学 微細流路の形成方法
TWI512897B (zh) * 2010-01-18 2015-12-11 Semiconductor Components Ind 半導體晶片分割方法
TWI505348B (zh) * 2010-10-08 2015-10-21 Wakom Semiconductor Corp And a method of forming a microporous structure or a groove structure on the surface of the silicon substrate
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
KR20130012376A (ko) * 2011-07-25 2013-02-04 삼성전자주식회사 반도체 발광소자 제조방법
JP2013157523A (ja) * 2012-01-31 2013-08-15 Toyoda Gosei Co Ltd 半導体発光素子、半導体発光素子の製造方法および発光装置

Also Published As

Publication number Publication date
TW201528363A (zh) 2015-07-16
TWI671812B (zh) 2019-09-11
KR101695066B1 (ko) 2017-01-10
JP2017118145A (ja) 2017-06-29
CN104637877A (zh) 2015-05-20
TWI671813B (zh) 2019-09-11
KR20170123598A (ko) 2017-11-08
KR20150055567A (ko) 2015-05-21
KR20160148491A (ko) 2016-12-26
TW201631648A (zh) 2016-09-01
CN104637877B (zh) 2018-04-06

Similar Documents

Publication Publication Date Title
JP6441025B2 (ja) 半導体チップの製造方法
JP6462747B2 (ja) 半導体チップ及び半導体装置
US7795140B2 (en) Method of manufacturing substrate
TWI260051B (en) Semiconductor-device manufacturing method
US8759685B2 (en) Wiring substrate and method of manufacturing the wiring substrate
KR101708535B1 (ko) 집적 회로 장치 및 그 제조방법
KR102548550B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US10553456B2 (en) Semiconductor package and manufacturing method of semiconductor package
TW201523800A (zh) 半導體裝置及其製造方法
JP2017162876A (ja) 半導体パッケージの製造方法
TWI399817B (zh) 以樹脂保護膜覆蓋半導體基板的底面及側面之半導體裝置的製造方法
JP2009094409A (ja) 半導体パッケージおよびその製造方法
US20160005681A1 (en) Semiconductor package and method of manufacturing the same
JP6444805B2 (ja) 半導体チップの製造方法
US20170069792A1 (en) Semiconductor light emitting device
JP2006286944A (ja) サブマウント及びその製造方法
JP2017183649A (ja) 電子デバイス及びその製造方法
TW201532230A (zh) 具有導電墨水的積體電路封裝系統及製造該積體電路的方法
TWI471955B (zh) 半導體封裝件及其製法
JP2007258233A (ja) 半導体装置の製造方法、半導体装置および回路基板
JP2005150221A (ja) 半導体装置、半導体ウエハおよびその製造方法
JP2005150220A (ja) 半導体装置、半導体ウエハおよびその製造方法
CN112885799A (zh) 半导体结构及其制作方法
JP2009164420A (ja) 半導体素子、半導体装置およびその半導体素子の製造方法
JP2007250847A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180206

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180409

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181227

R151 Written notification of patent or utility model registration

Ref document number: 6462747

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151