JP2009094409A - 半導体パッケージおよびその製造方法 - Google Patents

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Abstract

【課題】半導体素子あるいは発光素子等の電子部品を搭載するための凹部を設けた半導体パッケージにおいて、高精度に配線パターンを形成可能とする構成を提供する。
【解決手段】電子部品50を搭載する凹部16が一方の面に形成された基体10aと、前記凹部16の内底面16aに一端が位置するとともに、他端が前記凹部16の肩部16cを超えて凹部16の外側領域に延在して設けられた配線パターン21とを備え、前記凹部16は、内側面16bが傾斜面に形成され、肩部16cが滑らかな曲面に形成されていることを特徴とする。
【選択図】図1

Description

本発明は半導体パッケージおよびその製造方法に関し、より詳細には半導体素子あるいは発光素子等の電子部品を搭載する凹部を備えた半導体パッケージおよびその製造方法並びにこの半導体パッケージを用いた半導体装置に関する。
MEMS(Micro Electro Mechanical Systems)は、半導体素子やセンサー等の電子部品をシリコン基板上に搭載して形成される。図11は、シリコン基板からなる基体6に設けた凹部7に発光素子8を搭載して形成した発光装置の例である。凹部7の内底面には、発光素子8とワイヤボンディング接続されたパッド3a、および発光素子8がダイ付けされたダイパッド3bが設けられ、それぞれ基体6を厚さ方向に貫通して設けられた導通部4a、4bを介して基体6の下面に設けられた配線パターン5a、5bに接続している。凹部7の内側面は、発光素子8から側方に放射された光を反射する金属膜9によって被覆されている。
特開2007−184425号公報
図11に示した発光装置は、基体6に形成した凹部7内に発光素子8を収容して搭載したものである。発光素子や半導体素子を搭載する半導体装置には、このように、基体に電子部品を収容する凹部を設け、凹部内に電子部品を搭載する形態とした製品がある。このような製品では、図11に示すように、基体6の凹部7を設けた面とは反対側の面に配線パターン5a、5bを設ける方法とは別に、基体6の凹部7を設けた面と同一の面側に配線パターンを設ける構成とすることが考えられる。
本発明は、半導体素子あるいは発光素子等の電子部品を搭載するための凹部を設けた半導体パッケージの構成、およびこの半導体パッケージの好適な製造方法、およびこの半導体パッケージを用いた半導体装置についての新規な構成を提供するものである。
本発明は、電子部品を搭載する凹部を設けた基体に配線パターンを形成する際に、従来方法では、前記凹部が形成された面に導体層をパターニングするためのレジストを被着すると、凹部の肩部分でレジスト切れが生じ、公知のセミアディティブ法やアディティブ法によって精度良く配線パターンを形成することができないという問題を解決する構成を備えるものであり、半導体パッケージにおいて、電子部品を搭載する凹部が一方の面に形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、前記凹部は、内側面が傾斜面に形成され、肩部が滑らかな曲面に形成されていることを特徴とする。
なお、前記半導体パッケージは、前記基体をシリコン基板として構成することができる。
また、半導体装置として、一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容されていることを特徴とする。
前記半導体装置は、前記基体をシリコン基板とし、前記電子部品を発光素子とすることによって発光装置として構成される。
また、半導体装置の実装構造として、一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、前記凹部の外側領域に延在する配線パターンと、前記実装基板に形成された接続パッドとがワイヤボンディング接続されている構成とすることができる。
また、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられ、前記凹部の外側領域において基体を貫通して設けられた導通部に接続する配線パターンとを備えるとにより、前記導通部と前記実装基板に設けられた配線パターンとを電気的に接続して実装することができる。
また、前記凹部を実装基板に対向して半導体装置を実装基板に接合し、前記凹部の外側領域に延在する配線パターンと前記実装基板に設けられた配線パターンとを電気的に接続して実装することができる。
また、半導体パッケージの製造方法として、半導体パッケージの基体を構成する基板の表面に、半導体パッケージに形成する凹部の配置に合わせて基板の表面を露出させたマスクパターンを形成する工程と、該マスクパターンをマスクとして前記基板を厚さ方向にエッチングし、内底面が平坦面、内側面が傾斜面となる凹部を形成する工程と、前記マスクパターンを除去した後、前記凹部が形成された基板の表面を研磨し、前記凹部の肩部を滑らかな曲面に面取りする工程と、前記凹部内底面に一端が位置し、他端が前記凹部の肩部を超えて凹部の外側領域に延在する配線パターンを形成する工程と、前記基板を単体の半導体パッケージとなる個片に分離する工程とを備えることを特徴とする。
また、前記基板としてシリコンウエハを使用し、前記シリコンウエハを熱酸化してシリコンウエハの表面を酸化膜によって被覆した後、 該酸化膜を、半導体パッケージに形成する凹部の配置に合わせてシリコンウエハの表面を露出させるようにエッチングして酸化膜からなる前記マスクパターンを形成し、該酸化膜からなるマスクパターンをマスクとしてシリコンウエハをエッチングすることにより前記凹部を形成する方法が好適な方法として用いられる。
また、レジスト膜を形成し、該レジスト膜をパターニングする工程と、該パターニングされたレジスト膜をマスクとして前記配線パターンを形成する工程とを含むことを特徴とする。
本発明に係る半導体パッケージおよびその製造方法によれば、半導体パッケージの基体に形成された、電子部品を搭載する凹部の肩部が滑らかな曲面に形成されているから、凹部の内底面から凹部の肩部を超えて配線パターンを形成する場合に、高精度に配線パターンを形成することができる。
(半導体パッケージの構成)
図1は、本発明に係る半導体パッケージの第1の実施の形態を示す。本実施形態の半導体パッケージ40は、シリコンからなる基体10aの一方の面に電子部品を搭載する凹部16が形成され、基体10aの凹部16が形成された面と同一の面側に配線パターン21が形成されている。
凹部16は電子部品が搭載される内底面16aが平坦面に形成され、内側面16bが凹部16の開口側が徐々に広幅となる傾斜面に形成されている。凹部16の形状で特徴的な形状は、凹部16の肩部(開口縁部分)16cの断面形状が、滑らかな曲面に形成されていることである。配線パターン21の一端は、凹部16の内底面16aに位置し、他端が凹部16の肩部16cを超えて開口縁の外側にまで延在する形態に形成される。
基体10aの凹部16の内面を含む上面と下面は、シリコン基材を熱酸化して形成された酸化膜(酸化ケイ素膜)13によって被覆されている。
図1(b)は、半導体パッケージ40に電子部品として発光素子50を搭載した半導体装置60を示す。図1(c)は、半導体装置60の平面図である。
図1(b)に示すように、発光素子50は凹部16の内底面16aに形成された配線パターン21に表面実装される。発光素子50から側方に放射された光は、凹部16の傾斜面に形成された内側面16bで反射され、パッケージの平面に対して垂直方向に放射される。発光素子50から放射される光の反射特性を向上させるために、内側面16bに光反射用の樹脂等を塗布することも有効である。
上述したように、配線パターン21は、凹部16の内底面16aから肩部16cを超えて凹部16の外側まで引き出されている。図1(c)では配線パターン21の端部21aを幅広に形成して接続パッドとして形成した例を示す。
配線パターン21は、発光素子50を挟んで対称となる配置に、左右に2本ずつ延出させている。半導体パッケージに形成する配線パターン21のデザイン、配置数は、搭載する電子部品に合わせて任意に設計することができる。
図2(a)は、半導体パッケージの他の実施の形態を示す。図1に示した半導体パッケージ40はスパッタリング法により導体層を形成し、サブトラクト法によって配線パターン21を形成した。図2に示す半導体パッケージ42は、セミアディティブ法を利用してめっき法によって形成したものである。配線パターン25は、めっきシード層22と電解めっきによって形成されためっき層24とから構成される。
シリコンからなる基体10aの一方の面に電子部品を搭載する凹部16が設けられていること、凹部16の内底面16aから、内側面16bおよび肩部16cを超えて配線パターン25が延在する配置とした構成は、図1に示した半導体パッケージ40と同様である。
図2(b)、(c)は、半導体パッケージ42に半導体素子52を搭載した半導体装置62の構成を示す。半導体素子52はフリップチップ接続によって凹部16の内底面16aに形成された配線パターン25に接続される。
図2(c)に示すように、配線パターン25は平面形状が正方形状に形成された凹部16の各辺上に引き出されたパターンに形成されている。
なお、半導体パッケージ42に半導体素子52を搭載する場合に、フリップチップ接続のかわりにワイヤボンディング接続によって搭載することもできる。
(半導体パッケージの製造工程)
図3、4は、図1に示した半導体パッケージ40の製造工程において、シリコンからなる基体10aに凹部16を形成するまでの工程を示す。
図3(a)は、半導体パッケージの基体部分を構成するシリコンウエハ10である。
図3(b)は、シリコンウエハ10の表面に酸化膜(SiO2)12を形成した状態である。加熱炉にシリコンウエハ10を収納し、加熱炉に酸化性のガスを導入し、1000℃程度に加熱することによってシリコンウエハ10の表面が熱酸化され、シリコンウエハ10の表面に酸化膜12が形成される。
図3(c)は、酸化膜12が形成されたシリコンウエハ10の一方の平面上にレジストパターン14を形成した状態を示す。レジストパターン14は、シリコンウエハ10の表面にレジストをスピンコートした後、露光および現像して所定パターンに形成する。レジストパターン14は、印刷法によって形成することもできる。
図5は、シリコンウエハ10の表面にレジストパターン14を形成した状態をシリコンウエハ10の平面方向から見た状態である。レジストパターン14は、シリコンウエハ10の表面に、縦横に整列された配置に酸化膜12の露出部12aが配置されるように形成する。露出部12aは、半導体パッケージの凹部を形成する位置に対応する。
酸化膜12の露出部12aは平面形状で正方形としているが、露出部12aの形状および大きさは、半導体パッケージに形成する凹部の形状に合わせて設定すればよい。1枚のシリコンウエハ10から多数個の半導体パッケージを形成するから、レジストをパターニングする際には、シリコンウエハ10に作り込む半導体パッケージの平面配列に合わせて露出部12aが配列するように設定する。
レジストパターン14を形成した後、レジストパターン14をマスクとして、酸化膜12の露出部12aを除去する(図3(d))。酸化膜12は、たとえばフッ化水素酸/フッ化アンモニウム水溶液を用いたエッチングによって除去することができる。酸化膜12の露出部12aを除去することによって、レジストパターン14の開口部14aにシリコンウエハ10の基材が露出した露出部10bが形成される。
次に、レジストパターン14を除去する(図3(e))。レジストパターン14は化学的エッチングにより酸化膜12を残すようにして除去することができる。これによって、シリコンウエハ10の外表面が酸化膜(酸化ケイ素)12によって被覆され、シリコンウエハ10の一方の面上では、所定配列でシリコンウエハ10の露出部10bが配置された状態となる。
次に、シリコンウエハ10をウエットエッチングする。このウエットエッチングは、シリコンウエハ10の露出部10bからのみシリコンウエハ10をエッチングしてシリコンウエハ10に凹部16を形成するためのものである。シリコンウエハ10のエッチング液としては、たとえば水酸化カリウム水溶液が用いられる。このエッチングにより酸化膜12がエッチングされず、シリコンウエハ10の露出部10bからのみシリコンウエハ10がエッチングされる。
図4(a)は、シリコンウエハ10をウエットエッチングした状態を示す。シリコンウエハ10は露出部10bから深さ方向にエッチングされ、それぞれの露出部10bに凹部16が形成される。
図6は、シリコンウエハ10に凹部16が形成された状態を平面方向から見た状態を示す。凹部16の内底面16aは平坦状に形成され、内側面16bが傾斜面に形成される。シリコンウエハ10をウエットエッチングする際には、凹部16の内側面16bが上側が広幅となる傾斜面が形成されるようにエッチング液等のエッチング条件を選択する。シリコンウエハ10の結晶面方向は(100)面であるから、通常のエッチング液を使用すれば、凹部16の内側面16bは傾斜面に形成される。
凹部16の深さは、ウエットエッチング時間やエッチング液を選択することによって制御することができる。半導体パッケージに搭載する電子部品の厚さにもよるが、凹部16の深さは100μm〜500μm程度である。
なお、シリコンウエハ10に凹部16を形成する方法として、ウエットエッチングのかわりに、異方性エッチングと等方性エッチングを組合わせてエッチングする方法によることも可能である。
シリコンウエハ10をウエットエッチングした後、図3(d)の工程と同様に、フッ化水素酸等を用いて酸化膜12を除去する(図4(b))。この工程では、シリコンウエハ10の表面に付着している酸化膜12をすべて除去する。
図4(c)は、次いで、シリコンウエハ10の凹部16が形成されている一方の面に対して研磨を施した状態である。この研磨は、シリコンウエハ10をウエットエッチングして凹部16を形成すると、凹部16の開口縁がエッジ状となることから、この開口縁の肩部分(エッジ部分)16cを滑らかな丸みをもたせるようにする目的で行う。
図7は、シリコンウエハ10を研磨する前後の凹部16の断面形状を拡大して示している。図7(a)は、図4(b)における凹部16の断面形状、図7(b)は、図4(c)における凹部16の断面形状を示す。
図7(a)に示すように、シリコンウエハ10をウエットエッチングして凹部16を形成した状態では、凹部16の開口縁は角張ったエッジ状となっている。これに対して、シリコンウエハ10を研磨することによって凹部16の開口縁の肩部16cが滑らかな曲面状に面取りされた形状となる。
シリコンウエハ10の研磨は、凹部16の肩部16cを滑らかな曲面形状にすることを目的とする。シリコンウエハ10を研磨装置の研磨布に接触させて研磨すると、凹部16に研磨布が入り込み、凹部16の肩部16cが面取りされるように研磨され、肩部16cが滑らかな形状になる。研磨方法としては、化学研磨(CMP)等の適宜研磨が利用できる。
図4(d)は、シリコンウエハ10を研磨した後、シリコンウエハ10の表面に酸化膜13を形成した状態を示す。この酸化膜13もシリコンウエハ10を熱酸化させて形成する。熱酸化によることにより、凹部16の内底面16a、内側面16b、肩部16cを含めたシリコンウエハ10の全面が酸化膜13によって被覆される。
シリコンウエハ10の表面に酸化膜(酸化ケイ素)13を形成するのは、半導体パッケージの基体となるシリコン基板の経時的な安定性、耐久性を確保する目的と、シリコン基体の表面に形成する配線パターンが電気的に短絡しないようにする絶縁層として利用するためである。
(配線パターンの形成工程)
以下では、凹部16が形成されたシリコンウエハ10に配線パターンを形成する方法について説明する。
図8は、サブトラクト法によって配線パターンを形成する工程例を示す。
図8(a)は、図4(d)に示す状態、すなわちシリコンウエハ10の表面が酸化膜13によって被覆された状態である。以下では、説明上、シリコンウエハ10の一つの凹部16について配線パターンを形成する状態を示す。
図8(b)は、配線パターンを構成する導体層20を形成した状態である。導体層20は、たとえば、スパッタリング法により、Ti/Pt/Au層をこの順に総厚で1μm程度成膜して形成する。Ti層は、下地の酸化膜13と導体層20との密着性を向上させるためのものであり、Au層は配線パターンの表面の保護層として設ける。もちろん、導体層20の層構成は任意に選択可能である。また、導体層20は、スパッタリング法によらずに、無電解銅めっき等のめっき法によって形成することもできる。スパッタリング法による場合は、導体層20を薄く形成することができ、微細なパターンに配線パターンを形成する場合に有効である。
図8(c)は、シリコンウエハ10の導体層20によって被覆された一方の面をレジスト30によって被覆した状態である。レジスト30はスピンコートにより被覆する。本実施形態においては、シリコンウエハ10に形成した凹部16の肩部16cが滑らかな曲面に形成されているから、シリコンウエハ10の表面にレジスト30をスピンコートした際に、凹部16の肩部16cにレジスト30を確実に付着させることができる。
凹部16の肩部16cがエッジ状に形成されていると、レジスト30をスピンコートした際に、凹部16の肩部16cでレジスト30が液切れし、レジスト30の厚さが薄いときなどはレジスト30が付着せず、レジスト30が切れてしまう場合がある。これに対して、本実施形態のように、凹部16の肩部16cを滑らかな曲面状に面取りした形態とすると、肩部16cまで確実にレジスト30を付着させることができる点で有効である。
図8(d)は、レジスト30を露光および現像してレジストパターン30aを形成した状態を示す。レジストパターン30aは、導体層20の表面で配線パターンとして残す部位を被覆するように形成する。
配線パターンを高精細なパターンに形成するには、レジストパターン30aを高精度に形成する必要がある。レジストパターン30aはレジスト30を露光および現像して形成するから、高精細なパターンにレジストパターン30aを形成するには、レジスト30はより薄く形成することが望ましい。本実施形態では、凹部16の肩部16cでのレジストの液切れを防止することで、レジスト30の厚さを薄くすることができ、より高精度にレジストパターン30aを形成することを可能とし、高精度かつ高密度に配線パターンを形成することを可能にする。
レジストパターン30aを形成した後、レジストパターン30aをマスクとして、ドライエッチング法により、シリコンウエハ10の表面に露出している導体層20を除去する。ドライエッチングにより、レジストパターン30aによって被覆された導体層20の部位を除いて導体層20が除去され、導体層20が除去されたシリコンウエハ10の表面には酸化膜13が露出する(図8(e))。導体層20のドライエッチング法としては、たとえば、RIE(Reactive Ion gas Etching)法が利用できる。
図8(f)は、シリコンウエハ10の表面に被着したレジストパターン30aを除去し、シリコンウエハ10に形成された凹部16に配線パターン21を形成した状態を示す。凹部16の内底面16aには、半導体素子、発光素子等の電子部品が搭載される。したがって、配線パターン21は、パターンの一端が凹部16の内底面16aに位置し、他端が凹部16の開口縁から外側に引き出された形態に形成されている。シリコンウエハ10の表面が酸化膜13によって被覆されているから、配線パターン21が電気的に短絡することはない。
シリコンウエハ10の表面に所定パターンに配線パターン21を形成した後、シリコンウエハ10を個片にダイシングすることにより、図1(a)に示す半導体パッケージ40が得られる。
図9は、めっき法(セミアディテイブ法)によって配線パターンを形成する例を示す。 図9(a)は、凹部16が形成され、表面が酸化膜13によって被覆されたシリコンウエハ10である。
まず、シリコンウエハ10の凹部16が形成された面に、スパッタリング法によってTi/Cu層からなるめっきシード層22を形成する。Ti層はシリコンウエハ10と導体層との密着性を良好にするために設けられる。Cu層は、電解めっきの際にめっき給電層として用いられる。
次に、シリコンウエハ10の表面にレジストをスピンコートし、レジストを露光および現像してレジストパターン32を形成する(図9(c))。本実施形態においても、凹部16の肩部16cが滑らかな曲面に面取りされていることで、レジストをスピンコートした際に、凹部16の肩部16cでレジストが液切れすることを防止し、シリコンウエハ10の表面全体をレジストによって被覆することができ、高精度にレジストパターン32を形成することができる。セミアディティブ法では、めっきシード層22上で配線パターンを形成する部分が露出するようにレジストパターン32を形成する。
図9(d)は、めっきシード層22をめっき給電層とする電解銅めっきを施し、めっきシード層22の露出部にめっきを盛り上げてめっき層24を形成した状態を示す。めっき層24が配線パターンの導体部となるもので、8〜10μm程度の厚さにめっきを盛り上げてめっき層24とする。
次いで、レジストパターン32を除去し(図9(e))、レジストパターン32によって被覆されていためっきシード層22の部位をエッチングにより除去し、シリコンウエハ10上に配線パターン25を形成する(図9(f))。配線パターン25はめっきシード層22の上にめっき層24が積層されている。
めっきシード層22と比較してめっき層24の厚さははるかに厚いから、めっきシード層22の露出部分をエッチングする際にめっき層24をレジスト等によって被覆することなく、めっきシード層22を除去するエッチング液を用いて、選択的にめっきシード層22の露出部分を除去することができる。
次いで、シリコンウエハ10を個片にダイシングすることにより、図2(a)に示す半導体パッケージ42が得られる。
上述したように、本実施形態の半導体パッケージの製造方法においては、シリコンウエハを加工対象ワークとし、シリコンウエハ10を一括してウエットエッチングし、研磨し、レジストパターンを形成するといった処理を施し、最終的にシリコンウエハ10を個片にダイシングして半導体パッケージを得ている。したがって、半導体パッケージの量産方法として有効に利用することができる。
(半導体装置の実装構造)
図10は、上述した方法によって形成した半導体パッケージ40、42に電子部品を搭載し、実装基板に実装した実装構造の例を示す。
図10(a)は、半導体パッケージ40に発光素子50を搭載した半導体装置60を実装基板70aに実装した例である。半導体装置60は発光素子50を上向きにして実装基板70aに接合され、実装基板70aに形成された接続パッド72と半導体装置60の配線パターン21の端部21aとがボンディングワイヤ74によって接続されている。
配線パターン21の端部21aが凹部16の外側領域の基体10aの平坦部に位置していること、半導体装置60を実装基板70aに接合した状態で、配線パターン21の端部21aと接続パッド72とがボンディングツールに対して同一面側に位置するから、ワイヤボンディングによって半導体装置60と実装基板70aとを接続することが容易に可能となる。
なお、図10(a)に示す構成の実装構造において、半導体パッケージ40に半導体素子をワイヤボンディング接続によって搭載した場合は、半導体素子の近傍で配線パターン21にボンディングワイヤを接続し、配線パターン21は基体10aの端部にまで延出しているから、配線パターン21の端部からさらにワイヤボンディングによって他の実装基板等に接続することができる。
ワイヤボンディング接続は技術的に完成度が高いから、半導体装置としての信頼性が向上し、また、長距離でのワイヤボンディングを必要としないため、さらに信頼性の向上とコストダウンを図ることが可能になる。
図10(b)は、半導体パッケージ40に基体10aを厚さ方向に貫通する導通部23を設けて実装基板70bに実装する構成とした例である。導通部23は凹部16の外側領域の平坦部分で、配線パターン21と電気的に接続される形態に設けられている。導通部23は、半導体パッケージ40を製造する工程において、シリコンウエハ10に貫通孔をあけ、めっきにより貫通孔を充填して形成することができる。
基体10aに導通部23を設ける構成とした場合は、基体10aの裏面(凹部16が形成された面とは反対面)で、実装基板70bに形成された配線パターン75に接続して実装する。導通部23と実装基板70bの配線パターン75とははんだバンプ等の接続端子を介して接続してもよい。この場合には、半導体パッケージ40の平面領域内で実装基板70bと接続することができ、接続スペースの省スペース化を図ることができる。
図10(c)は、半導体パッケージ42に半導体素子52を搭載した半導体装置62をと実装基板70cに実装した例である。はパッケージ42は凹部16の開口側を実装基板70cに対向させ、凹部16の外側領域に延在する配線パターン25と、実装基板70cに形成された配線パターン76とがはんだ接合されて実装されている。この接合形態は、一般的な半導体装置を実装基板に実装する形態と同様である。
上記実施形態においては、シリコンからなる基体10aに発光素子50あるいは半導体素子52を搭載した半導体装置60、62について説明したが、基体10aに形成した凹部16に搭載する電子部品については適宜選択可能であり、凹部16に搭載する電子部品の配置および配置数も適宜設計可能である。本発明における半導体パッケージは、このように種々の電子部品を適宜搭載して複合機能を備えた半導体装置として構成することが可能であり、これらの半導体装置は図10に示す実装構造により実装基板に実装することができる。
なお、上記実施形態においては、シリコンウエハ10を基材に使用して半導体パッケージを形成したが、半導体パッケージの基材としてシリコン以外にガラス等の絶縁体を使用することも可能である。たとえば、半導体パッケージの基材にガラスを使用する場合、半導体パッケージの基体となるガラス板をエッチングして電子部品を搭載する凹部を形成した後、ガラス板を研磨して凹部の肩部を滑らかに面取りすることによって、上述した方法と同様の方法により、凹部の内底面から凹部の開口部の外側領域まで配線パターンを延在させた半導体パッケージを形成することができる。
また、上記実施形態においては、配線パターンを形成する工程でレジストパターンを形成する際に、レジストをスピンコートした際にレジストが液切れすることを防止するように凹部16の肩部16cを滑らかな曲面に形成しているが、この方法は、レジストをスピンコートする場合の問題の解消のみを目的とするものではない。たとえば、電着法によってレジストを基板の表面に付着させる場合にも、同様の作用効果が得られる。電着法の場合は、シリコンウエハ等の基板の表面に給電層を設けてレジストを電着するが、高密度に微細なパターンを形成するためにレジストを薄く電着させるような場合には、凹部のエッジ部にレジストが付着しにくくなるという問題が生じる。この場合も、凹部16の肩部16cを滑らかな曲面に形成することは有効である。
半導体パッケージと半導体装置の実施の形態の構成を示す断面図および平面図である。 半導体パッケージと半導体装置の他の実施の形態の構成を示す断面図および平面図である。 シリコンウエハに凹部を形成するまでの製造工程を示す断面図である。 シリコンウエハに凹部を形成するまでの製造工程を示す断面図である。 シリコンウエハの表面にレジストパターンを形成した状態の平面図である。 シリコンウエハをウエットエッチングした状態の平面図である。 研磨を施す前後の凹部の形状を示す断面図である。 配線パターンを形成する他の製造工程を示す断面図である。 配線パターンを形成する製造工程を示す断面図である。 半導体装置の実装構造を示す断面図である。 従来の半導体パッケージの構成を示す断面図である。
符号の説明
10 シリコンウエハ
10a 基体
12、13 酸化膜
14 レジストパターン
16 凹部
16a 内底面
16b 内側面
16c 肩部
20 導体層
21 配線パターン
23 導通部
24 めっき層
25 配線パターン
30 レジスト
30a レジストパターン
32 レジストパターン
40、42 半導体パッケージ
50 発光素子
52 半導体素子
60、62 半導体装置
70a、70b、70c 実装基板

Claims (10)

  1. 電子部品を搭載する凹部が一方の面に形成された基体と、
    前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、
    前記凹部は、内側面が傾斜面に形成され、肩部が滑らかな曲面に形成されていることを特徴とする半導体パッケージ。
  2. 前記基体が、シリコン基板からなることを特徴とする請求項1記載の半導体パッケージ。
  3. 一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容されていることを特徴とする半導体装置。
  4. 前記基体がシリコン基板からなり、前記電子部品が発光素子であることを特徴とする請求項3記載の半導体装置。
  5. 一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、
    前記凹部の外側領域に延在する配線パターンと、前記実装基板に形成された接続パッドとがワイヤボンディング接続されていることを特徴とする半導体装置の実装構造。
  6. 一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられ、前記凹部の外側領域において基体を貫通して設けられた導通部に接続する配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、
    前記導通部と前記実装基板に設けられた配線パターンとが電気的に接続されていることを特徴とする半導体装置の実装構造。
  7. 一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を実装基板に対向して実装基板に接合され、
    前記凹部の外側領域に延在する配線パターンと前記実装基板に設けられた配線パターンとが電気的に接続されていることを特徴とする半導体装置の実装構造。
  8. 半導体パッケージの基体を構成する基板の表面に、半導体パッケージに形成する凹部の配置に合わせて基板の表面を露出させたマスクパターンを形成する工程と、
    該マスクパターンをマスクとして前記基板を厚さ方向にエッチングし、内底面が平坦面、内側面が傾斜面となる凹部を形成する工程と、
    前記マスクパターンを除去した後、前記凹部が形成された基板の表面を研磨し、前記凹部の肩部を滑らかな曲面に面取りする工程と、
    前記凹部内底面に一端が位置し、他端が前記凹部の肩部を超えて凹部の外側領域に延在する配線パターンを形成する工程と、
    前記基板を単体の半導体パッケージとなる個片に分離する工程とを備えることを特徴とする半導体パッケージの製造方法。
  9. 前記基板としてシリコンウエハを使用し、
    前記シリコンウエハを熱酸化してシリコンウエハの表面を酸化膜によって被覆した後、 該酸化膜を、半導体パッケージに形成する凹部の配置に合わせてシリコンウエハの表面を露出させるようにエッチングして酸化膜からなる前記マスクパターンを形成し、
    該酸化膜からなるマスクパターンをマスクとしてシリコンウエハをエッチングすることにより前記凹部を形成することを特徴とする請求項8記載の半導体パッケージの製造方法。
  10. レジスト膜を形成し、該レジスト膜をパターニングする工程と、
    該パターニングされたレジスト膜をマスクとして前記配線パターンを形成する工程とを含むことを特徴とする請求項8記載の半導体パッケージの製造方法。
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