JP2002343925A - マルチチップモジュールの製造方法 - Google Patents
マルチチップモジュールの製造方法Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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Abstract
(57)【要約】
【課題】 スルーホールを高密度で備え、高速化と高信
頼性を可能とするマルチチップモジュールを製造するた
めの製造方法を提供する。 【解決手段】 第１の工程にて、半導体チップ実装面と
反対側となるシリコン基板裏面に複数の微細凹部を所定
の深さで形成し、半導体チップ実装面となるシリコン基
板表面側から微細凹部よりも開口径が小さい微細孔を上
記微細凹部内に貫通するように穿設してスルーホールを
形成し、第２の工程にて、シリコン基板の両面およびス
ルーホール内に絶縁膜を形成し、この絶縁膜上に下地導
電層を形成し、所定の絶縁パターンをマスクとしてスル
ーホール内およびシリコン基板上に露出している下地導
電層上に導電層を形成して、マルチチップモジュールを
製造する。
頼性を可能とするマルチチップモジュールを製造するた
めの製造方法を提供する。 【解決手段】 第１の工程にて、半導体チップ実装面と
反対側となるシリコン基板裏面に複数の微細凹部を所定
の深さで形成し、半導体チップ実装面となるシリコン基
板表面側から微細凹部よりも開口径が小さい微細孔を上
記微細凹部内に貫通するように穿設してスルーホールを
形成し、第２の工程にて、シリコン基板の両面およびス
ルーホール内に絶縁膜を形成し、この絶縁膜上に下地導
電層を形成し、所定の絶縁パターンをマスクとしてスル
ーホール内およびシリコン基板上に露出している下地導
電層上に導電層を形成して、マルチチップモジュールを
製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを複
数個実装するマルチチップモジュールの製造方法に係
り、特にシリコン基板を用いてスルーホールを備えるマ
ルチチップモジュールを製造するための製造方法に関す
る。
数個実装するマルチチップモジュールの製造方法に係
り、特にシリコン基板を用いてスルーホールを備えるマ
ルチチップモジュールを製造するための製造方法に関す
る。
【０００２】
【従来の技術】電子機器の高性能化、高速化、小型化、
軽量化にともない、半導体素子およびチップ部品等の高
集積化、微細加工化および高性能化が推進されており、
それにともなって実装においても配線基板としてマルチ
チップモジュールが使用されるようになってきている。
マルチチップモジュールは、シリコン、セラミックス、
樹脂等からなる基板上に複数層の配線層が形成されてい
る配線基板である。中でもシリコン基板を用いたマルチ
チップモジュールでは、チップとの熱膨張係数の整合が
とれ接合信頼性が高くなると同時に、熱伝導率も良く放
熱性も優れることから、電子機器の高性能化が可能とな
る。
軽量化にともない、半導体素子およびチップ部品等の高
集積化、微細加工化および高性能化が推進されており、
それにともなって実装においても配線基板としてマルチ
チップモジュールが使用されるようになってきている。
マルチチップモジュールは、シリコン、セラミックス、
樹脂等からなる基板上に複数層の配線層が形成されてい
る配線基板である。中でもシリコン基板を用いたマルチ
チップモジュールでは、チップとの熱膨張係数の整合が
とれ接合信頼性が高くなると同時に、熱伝導率も良く放
熱性も優れることから、電子機器の高性能化が可能とな
る。
【０００３】
【発明が解決しようとする課題】しかしながら、シリコ
ン基板を用いた従来のマルチチップモジュールでは、マ
ザーボードへの接続法として、樹脂基板におけるスルー
ホールを用いた接続法と異なり、ワイヤボンディングを
用いるのが一般的となっているため、配線長が長くなり
遅延時間が大きくなるという問題があった。一方、樹脂
基板からなる従来のマルチチップモジュールでは、スル
ーホールを用いたマザーボードへの接続が可能である
が、加工精度の点から、スルーホールの微細化が難し
く、高密度化が制限されるという問題があった。
ン基板を用いた従来のマルチチップモジュールでは、マ
ザーボードへの接続法として、樹脂基板におけるスルー
ホールを用いた接続法と異なり、ワイヤボンディングを
用いるのが一般的となっているため、配線長が長くなり
遅延時間が大きくなるという問題があった。一方、樹脂
基板からなる従来のマルチチップモジュールでは、スル
ーホールを用いたマザーボードへの接続が可能である
が、加工精度の点から、スルーホールの微細化が難し
く、高密度化が制限されるという問題があった。
【０００４】本発明は、上記のような事情に鑑みてなさ
れたものであり、スルーホールを高密度で備え、高速化
と高信頼性を可能とするマルチチップモジュールを製造
するための製造方法を提供することを目的とする。
れたものであり、スルーホールを高密度で備え、高速化
と高信頼性を可能とするマルチチップモジュールを製造
するための製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、半導体チップを複数個実装するた
めのマルチチップモジュールの製造方法において、半導
体チップ実装面と反対側となるシリコン基板裏面に所定
の深さで複数の微細凹部を形成し、次いで、半導体チッ
プ実装面となるシリコン基板表面側から、前記微細凹部
の開口径よりも小さい開口径をもつ微細孔を前記微細凹
部内に貫通するように穿設してスルーホールを形成する
第１の工程、前記シリコン基板の両面および前記スルー
ホール内に絶縁膜を形成し、該絶縁膜上に下地導電層を
形成し、次いで、シリコン基板の両面の前記下地導電層
上にレジストパターンを形成し、該レジストパターンを
マスクとして前記スルーホール内および前記シリコン基
板上に露出している前記下地導電層上に導電層を形成す
る第２の工程、を有するような構成とした。
るために、本発明は、半導体チップを複数個実装するた
めのマルチチップモジュールの製造方法において、半導
体チップ実装面と反対側となるシリコン基板裏面に所定
の深さで複数の微細凹部を形成し、次いで、半導体チッ
プ実装面となるシリコン基板表面側から、前記微細凹部
の開口径よりも小さい開口径をもつ微細孔を前記微細凹
部内に貫通するように穿設してスルーホールを形成する
第１の工程、前記シリコン基板の両面および前記スルー
ホール内に絶縁膜を形成し、該絶縁膜上に下地導電層を
形成し、次いで、シリコン基板の両面の前記下地導電層
上にレジストパターンを形成し、該レジストパターンを
マスクとして前記スルーホール内および前記シリコン基
板上に露出している前記下地導電層上に導電層を形成す
る第２の工程、を有するような構成とした。
【０００６】また、本発明の好ましい態様として、前記
第１の工程において、前記微細凹部はシリコン基板の裏
面側に広がったテーパー形状凹部であるような構成とし
た。また、本発明の好ましい態様として、前記シリコン
基板は表面結晶方位＜１００＞のシリコン基板であり、
結晶異方性エッチングにより前記テーパー形状凹部を形
成するような構成とした。また、本発明の好ましい態様
として、前記第２の工程に続いて、前記レジストパター
ンを除去し、不要な前記下地導電層を除去した後、前記
スルーホール内に充填材を充填する第３の工程、前記第
２の工程においてスルーホール内に形成した導電層と導
通するように、シリコン基板表面側に更に単層あるいは
多層の導電層を形成するとともに、シリコン基板裏面側
の前記充填材上に導電層を形成する第４の工程、前記第
４の工程でシリコン基板表面側に形成した導電層の一部
およびシリコン基板裏面側に形成した導電層の少なくと
も一部を露出させるようにオーバーコート層を形成し、
露出している前記導電層上に接続端子を形成する第５の
工程、を有するような構成とした。
第１の工程において、前記微細凹部はシリコン基板の裏
面側に広がったテーパー形状凹部であるような構成とし
た。また、本発明の好ましい態様として、前記シリコン
基板は表面結晶方位＜１００＞のシリコン基板であり、
結晶異方性エッチングにより前記テーパー形状凹部を形
成するような構成とした。また、本発明の好ましい態様
として、前記第２の工程に続いて、前記レジストパター
ンを除去し、不要な前記下地導電層を除去した後、前記
スルーホール内に充填材を充填する第３の工程、前記第
２の工程においてスルーホール内に形成した導電層と導
通するように、シリコン基板表面側に更に単層あるいは
多層の導電層を形成するとともに、シリコン基板裏面側
の前記充填材上に導電層を形成する第４の工程、前記第
４の工程でシリコン基板表面側に形成した導電層の一部
およびシリコン基板裏面側に形成した導電層の少なくと
も一部を露出させるようにオーバーコート層を形成し、
露出している前記導電層上に接続端子を形成する第５の
工程、を有するような構成とした。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１乃至図４は、本発明の
マルチチップモジュール製造方法の一実施形態を示す工
程図である。
て図面を参照して説明する。図１乃至図４は、本発明の
マルチチップモジュール製造方法の一実施形態を示す工
程図である。
【０００８】（第１の工程）まず、第１の工程として、
表面結晶方位＜１００＞のシリコン基板１を洗浄し、こ
のシリコン基板１の全面に珪素窒化物等のマスク層２１
を形成し、シリコン基板１の裏面（半導体チップ実装面
と反対側の面）１Ｂ側のマスク層２１をパターニングし
て、開口２１ａをもつマスクパターンを形成する（図１
（Ａ））。マスクパターンの開口２１ａの開口径は、例
えば、１５０μｍ程度とすることができる。
表面結晶方位＜１００＞のシリコン基板１を洗浄し、こ
のシリコン基板１の全面に珪素窒化物等のマスク層２１
を形成し、シリコン基板１の裏面（半導体チップ実装面
と反対側の面）１Ｂ側のマスク層２１をパターニングし
て、開口２１ａをもつマスクパターンを形成する（図１
（Ａ））。マスクパターンの開口２１ａの開口径は、例
えば、１５０μｍ程度とすることができる。
【０００９】次に、マスク層２１をマスクとして、シリ
コン基板１に結晶異方性エッチングを施して微細凹部３
を形成する。このエッチングでは、開口２１ａ内に露出
しているシリコン基板１の裏面１Ｂ側が、結晶方位＜１
１１＞面が現出するように深さ方向にエッチングされ、
シリコン基板１の裏面１Ｂ側に広がったテーパー形状凹
部３が形成される（図１（Ｂ））。上記の結晶異方性エ
ッチングは、水酸化カリウム水溶液を用いて行うことが
できる。このテーパー形状凹部３の深さは、後工程で形
成する微細孔４の長さを決定するものであり、微細孔４
の長さが１５０〜２００μｍの範囲で設定できるよう
に、シリコン基板１の厚みに対応して適宜設定すること
が好ましい
コン基板１に結晶異方性エッチングを施して微細凹部３
を形成する。このエッチングでは、開口２１ａ内に露出
しているシリコン基板１の裏面１Ｂ側が、結晶方位＜１
１１＞面が現出するように深さ方向にエッチングされ、
シリコン基板１の裏面１Ｂ側に広がったテーパー形状凹
部３が形成される（図１（Ｂ））。上記の結晶異方性エ
ッチングは、水酸化カリウム水溶液を用いて行うことが
できる。このテーパー形状凹部３の深さは、後工程で形
成する微細孔４の長さを決定するものであり、微細孔４
の長さが１５０〜２００μｍの範囲で設定できるよう
に、シリコン基板１の厚みに対応して適宜設定すること
が好ましい
【００１０】次に、マスク層２１を除去した後、シリコ
ン基板１の表面１Ａ上に珪素酸化物等からなるマスク層
２２を形成し、このマスク層２２をパターニングして、
微細開口２２ａをもつマスクパターンを形成する（図１
（Ｃ））。この微細開口２２ａは、その開口中心がシリ
コン基板１を介して上記のテーパー状凹部３の開口中心
とほぼ一致するように形成する。また、微細開口２２ａ
の大きさは、半導体チップ実装面のスルーホールの大き
さを決定するものであり、テーパー形状凹部３の開口径
よりも小さく、通常、微細開口２２ａの開口径は５０〜
１００μｍの範囲内で設定することができる。尚、上記
の珪素酸化物等からなるマスクパターンの代わりに、感
光性レジストを用いて形成したレジストパターンをマス
クとして使用してもよい。
ン基板１の表面１Ａ上に珪素酸化物等からなるマスク層
２２を形成し、このマスク層２２をパターニングして、
微細開口２２ａをもつマスクパターンを形成する（図１
（Ｃ））。この微細開口２２ａは、その開口中心がシリ
コン基板１を介して上記のテーパー状凹部３の開口中心
とほぼ一致するように形成する。また、微細開口２２ａ
の大きさは、半導体チップ実装面のスルーホールの大き
さを決定するものであり、テーパー形状凹部３の開口径
よりも小さく、通常、微細開口２２ａの開口径は５０〜
１００μｍの範囲内で設定することができる。尚、上記
の珪素酸化物等からなるマスクパターンの代わりに、感
光性レジストを用いて形成したレジストパターンをマス
クとして使用してもよい。
【００１１】次いで、上記のマスク層２２をマスクとし
て、シリコン基板１の表面１Ａ側からドライエッチング
を行い、微細孔４を穿設する。このドライエッチング
は、微細孔４が上記のテーパー形状凹部３に貫通するま
で行われ、その後、マスク層２２を除去する。これによ
り、シリコン基板１の裏面１Ｂ側に開口をもつテーパー
形状凹部３とシリコン基板１の表面１Ａ側に開口をもつ
微細孔４からなるスルーホール２が形成される（図１
（Ｄ））。ドライエッチングは、ＩＣＰ−ＲＩＥ(Induc
tively Coupled Plasma - Reactive Ion Etching)とす
ることが好ましいが、これに限定されるものではない。
尚、微細孔４の形成は、微細加工が可能であれば、レー
ザ、ドリル、超音波穴あけ、放電加工等により行っても
よい。また、スルーホール２を形成した後、必要であれ
ば、ウエットエッチングによるスルーホール２内部のト
リミング処理を行ってもよい。
て、シリコン基板１の表面１Ａ側からドライエッチング
を行い、微細孔４を穿設する。このドライエッチング
は、微細孔４が上記のテーパー形状凹部３に貫通するま
で行われ、その後、マスク層２２を除去する。これによ
り、シリコン基板１の裏面１Ｂ側に開口をもつテーパー
形状凹部３とシリコン基板１の表面１Ａ側に開口をもつ
微細孔４からなるスルーホール２が形成される（図１
（Ｄ））。ドライエッチングは、ＩＣＰ−ＲＩＥ(Induc
tively Coupled Plasma - Reactive Ion Etching)とす
ることが好ましいが、これに限定されるものではない。
尚、微細孔４の形成は、微細加工が可能であれば、レー
ザ、ドリル、超音波穴あけ、放電加工等により行っても
よい。また、スルーホール２を形成した後、必要であれ
ば、ウエットエッチングによるスルーホール２内部のト
リミング処理を行ってもよい。
【００１２】（第２の工程）次に、シリコン基板１の表
面１Ａ、裏面１Ｂ、および、スルーホール２内部に、絶
縁膜５を形成し、この絶縁膜５上に下地導電層６ａを形
成する（図２（Ａ））。絶縁層５は、ＣＶＤ法、熱酸化
等により形成した珪素窒化物（Ｓｉ3Ｎ4）層、珪素酸化
物（ＳｉＯ2）層等であってよい。また、下地導電層６
ａは、例えば、スパッタリング法により表面１Ａ、裏面
１Ｂ、および、スルーホール２内部に一括形成した銅薄
膜等とすることができる。本発明では、上記の表面１
Ａ、裏面１Ｂ、および、スルーホール２内部への絶縁膜
５や下地導電層６ａの一括形成において、開口径の大き
いテーパー形状凹部３が存在することにより、スルーホ
ール２内部への付き回り性が向上し、スルーホール２内
の絶縁膜５や下地導電層６ａの形成が確実に行なわれ、
導通欠陥の発生が防止され、信頼性の高いマルチチップ
モジュールの製造が可能となる。
面１Ａ、裏面１Ｂ、および、スルーホール２内部に、絶
縁膜５を形成し、この絶縁膜５上に下地導電層６ａを形
成する（図２（Ａ））。絶縁層５は、ＣＶＤ法、熱酸化
等により形成した珪素窒化物（Ｓｉ3Ｎ4）層、珪素酸化
物（ＳｉＯ2）層等であってよい。また、下地導電層６
ａは、例えば、スパッタリング法により表面１Ａ、裏面
１Ｂ、および、スルーホール２内部に一括形成した銅薄
膜等とすることができる。本発明では、上記の表面１
Ａ、裏面１Ｂ、および、スルーホール２内部への絶縁膜
５や下地導電層６ａの一括形成において、開口径の大き
いテーパー形状凹部３が存在することにより、スルーホ
ール２内部への付き回り性が向上し、スルーホール２内
の絶縁膜５や下地導電層６ａの形成が確実に行なわれ、
導通欠陥の発生が防止され、信頼性の高いマルチチップ
モジュールの製造が可能となる。
【００１３】次いで、シリコン基板１の両面に第１層目
の導電層を形成するためのレジストパターン２３を形成
し、このレジストパターン２３をマスクとして、下地導
電層６ａ上に第１層目の導電層７ａをめっき法により形
成する（図２（Ｂ））。この導電層７ａは、スルーホー
ル２内およびシリコン基板１の表面１Ａ側の所定部位に
形成される。
の導電層を形成するためのレジストパターン２３を形成
し、このレジストパターン２３をマスクとして、下地導
電層６ａ上に第１層目の導電層７ａをめっき法により形
成する（図２（Ｂ））。この導電層７ａは、スルーホー
ル２内およびシリコン基板１の表面１Ａ側の所定部位に
形成される。
【００１４】（第３の工程）次いで、上記のレジストパ
ターン２３を除去し、第１層目の導電層７ａが形成され
ている部位を除く不要な下地導電層６ａをエッチングに
より除去する（図２（Ｃ））。このエッチングは、ウエ
ットエッチング、ドライエッチングのいすれであっても
よい。次に、スルーホール２内部に充填材８を充填する
（図２（Ｄ））。充填材は、銅ペースト、銀ペースト等
の金属を含有する金属ペースト等の導電性材料を使用す
ることができ、充填処理はスクリーン印刷法等により行
うことができる。尚、スルーホール２外に盛り上がった
余剰の充填材は、研磨等により除去する。
ターン２３を除去し、第１層目の導電層７ａが形成され
ている部位を除く不要な下地導電層６ａをエッチングに
より除去する（図２（Ｃ））。このエッチングは、ウエ
ットエッチング、ドライエッチングのいすれであっても
よい。次に、スルーホール２内部に充填材８を充填する
（図２（Ｄ））。充填材は、銅ペースト、銀ペースト等
の金属を含有する金属ペースト等の導電性材料を使用す
ることができ、充填処理はスクリーン印刷法等により行
うことができる。尚、スルーホール２外に盛り上がった
余剰の充填材は、研磨等により除去する。
【００１５】（第４の工程）次に、シリコン基板１の表
面１Ａ側に第２層目の導電層形成用の絶縁層９ａを形成
する（図３（Ａ））。この絶縁層９ａは、第１層目の導
電層７ａの所定部位を露出させるような開口部を有する
ものであり、感光性ポリイミド、感光性ベンゾシクロブ
テン等の感光性絶縁材料等を用いて露光、現像すること
により形成することができる。
面１Ａ側に第２層目の導電層形成用の絶縁層９ａを形成
する（図３（Ａ））。この絶縁層９ａは、第１層目の導
電層７ａの所定部位を露出させるような開口部を有する
ものであり、感光性ポリイミド、感光性ベンゾシクロブ
テン等の感光性絶縁材料等を用いて露光、現像すること
により形成することができる。
【００１６】次いで、絶縁層９ａ上、および、絶縁層９
ａの開口部内の導電層７ａ上に、第２層目の導電層形成
用の下地導電層６ｂをスパッタリング法等により形成す
る。次に、形成した下地導電層６ｂのうち、少なくとも
絶縁層９ａの開口部の近傍、および、絶縁層９ａの開口
部内に位置する下地導電層６ｂを露出させるようにレジ
ストパターンを形成する。そして、このレジストパター
ンをマスクとして、下地導電層６ｂ上に第２層目の導電
層７ｂをめっき法により形成する。その後、上記のレジ
ストパターンおよび余分な下地導電層６ｂを除去する
（図３（Ｂ））。
ａの開口部内の導電層７ａ上に、第２層目の導電層形成
用の下地導電層６ｂをスパッタリング法等により形成す
る。次に、形成した下地導電層６ｂのうち、少なくとも
絶縁層９ａの開口部の近傍、および、絶縁層９ａの開口
部内に位置する下地導電層６ｂを露出させるようにレジ
ストパターンを形成する。そして、このレジストパター
ンをマスクとして、下地導電層６ｂ上に第２層目の導電
層７ｂをめっき法により形成する。その後、上記のレジ
ストパターンおよび余分な下地導電層６ｂを除去する
（図３（Ｂ））。
【００１７】次に、シリコン基板１の表面１Ａ側に第３
層目の導電層形成用の絶縁層９ｂを形成する（図３
（Ｃ））。この絶縁層９ｂは、第２層目の導電層７ｂの
所定部位を露出させるような開口部を有するものであ
り、上記の絶縁層９ａと同様にして形成することができ
る。
層目の導電層形成用の絶縁層９ｂを形成する（図３
（Ｃ））。この絶縁層９ｂは、第２層目の導電層７ｂの
所定部位を露出させるような開口部を有するものであ
り、上記の絶縁層９ａと同様にして形成することができ
る。
【００１８】次いで、絶縁層９ｂ上、および、絶縁層９
ｂの開口部内の導電層７ｂ上に、第３層目の導電層形成
用の下地導電層６ｃをスパッタリング法等により形成す
る。次に、形成した下地導電層６ｃのうち、少なくとも
絶縁層９ｂの開口部の近傍、および、絶縁層９ｂの開口
部内に位置する下地導電層６ｃを露出させるようにレジ
ストパターンを形成する。また、シリコン基板１の裏面
１Ｂ側に下地導電層６′をスパッタリング法等により形
成し、導電層７ａの端部と充填材８上に位置する下地導
電層６′を露出させるようにレジストパターンを形成す
る。その後、上記の各レジストパターンをマスクとし
て、下地導電層６ｃ上に第３層目の導電層７ｃを、下地
導電層６′上に導電層７′を、めっき法により形成し、
上記のレジストパターンおよび余分な下地導電層６ｃ、
下地導電層６′を除去する（図３（Ｄ））。尚、上記の
第４の工程では、シリコン基板１の表面１Ａ側に第２層
目の導電層７ｂと第３層目の導電層７ｃとが形成されて
いるが、これに限定されるものではなく、第２層目のみ
を形成してもよく、また、３層以上の多層の導電層を形
成してもよい。
ｂの開口部内の導電層７ｂ上に、第３層目の導電層形成
用の下地導電層６ｃをスパッタリング法等により形成す
る。次に、形成した下地導電層６ｃのうち、少なくとも
絶縁層９ｂの開口部の近傍、および、絶縁層９ｂの開口
部内に位置する下地導電層６ｃを露出させるようにレジ
ストパターンを形成する。また、シリコン基板１の裏面
１Ｂ側に下地導電層６′をスパッタリング法等により形
成し、導電層７ａの端部と充填材８上に位置する下地導
電層６′を露出させるようにレジストパターンを形成す
る。その後、上記の各レジストパターンをマスクとし
て、下地導電層６ｃ上に第３層目の導電層７ｃを、下地
導電層６′上に導電層７′を、めっき法により形成し、
上記のレジストパターンおよび余分な下地導電層６ｃ、
下地導電層６′を除去する（図３（Ｄ））。尚、上記の
第４の工程では、シリコン基板１の表面１Ａ側に第２層
目の導電層７ｂと第３層目の導電層７ｃとが形成されて
いるが、これに限定されるものではなく、第２層目のみ
を形成してもよく、また、３層以上の多層の導電層を形
成してもよい。
【００１９】（第５の工程）次に、シリコン基板１の表
面１Ａ側に形成された第３層目の導電層７ｃの所定部位
を露出させるような開口部をもつオーバーコート層１０
Ａを形成する。また、シリコン基板１の裏面１Ｂ側に形
成された導電層７′の所定部位を露出させるような開口
部をもつオーバーコート層１０Ｂを形成する（図４
（Ａ））。このようなオーバーコート層１０Ａ，１０Ｂ
は、ソルダーレジスト等を製版して形成することができ
る。
面１Ａ側に形成された第３層目の導電層７ｃの所定部位
を露出させるような開口部をもつオーバーコート層１０
Ａを形成する。また、シリコン基板１の裏面１Ｂ側に形
成された導電層７′の所定部位を露出させるような開口
部をもつオーバーコート層１０Ｂを形成する（図４
（Ａ））。このようなオーバーコート層１０Ａ，１０Ｂ
は、ソルダーレジスト等を製版して形成することができ
る。
【００２０】次いで、オーバーコート層１０Ａ、１０Ｂ
をマスクとして、第３層目の導電層７ｃの露出部位、お
よび、裏面の導電層７′の露出部位に、ニッケルめっき
層１１ａ、金めっき層１１ｂを積層して接続端子１１を
形成する（図４（Ｂ））。これにより、マルチチップモ
ジュールが得られる。尚、接続端子１１を構成する導電
性金属は、上記のニッケル、金に限定するものではな
い。
をマスクとして、第３層目の導電層７ｃの露出部位、お
よび、裏面の導電層７′の露出部位に、ニッケルめっき
層１１ａ、金めっき層１１ｂを積層して接続端子１１を
形成する（図４（Ｂ））。これにより、マルチチップモ
ジュールが得られる。尚、接続端子１１を構成する導電
性金属は、上記のニッケル、金に限定するものではな
い。
【００２１】上述のような本発明の製造方法にて作製さ
れたマルチチップモジュールは、スルーホールによる表
裏の接続が可能であり、シリコン基板１の表面１Ａ側に
半導体チップ（図示せず）を実装した後、図５に示され
るように、シリコン基板１の裏面１Ｂ側の接続端子１１
にて、半田ボール５２を介してマザーボード５１に接続
することができる。したがって、ワイヤボンディングに
より接続を行っていた従来のシリコン基板からなるマル
チチップモジュールに比べて、マザーボードへの接続時
の配線長が大幅に短くなり、遅延時間を短縮でき高速化
が可能となる。
れたマルチチップモジュールは、スルーホールによる表
裏の接続が可能であり、シリコン基板１の表面１Ａ側に
半導体チップ（図示せず）を実装した後、図５に示され
るように、シリコン基板１の裏面１Ｂ側の接続端子１１
にて、半田ボール５２を介してマザーボード５１に接続
することができる。したがって、ワイヤボンディングに
より接続を行っていた従来のシリコン基板からなるマル
チチップモジュールに比べて、マザーボードへの接続時
の配線長が大幅に短くなり、遅延時間を短縮でき高速化
が可能となる。
【００２２】
【実施例】次に、具体的実施例を挙げて本発明を更に詳
細に説明する。
細に説明する。
【００２３】［実施例］表面を洗浄したシリコン基板
（直径１００ｍｍ、厚み３００μｍ、結晶方位＜１００
＞）を準備した。このシリコン基板の全面に低圧ＣＶＤ
法により珪素窒化物層を０．２μｍの厚みで形成した。
次いで、シリコン基板の一方の面の珪素窒化物層上に感
光性レジスト（クラリアントジャパン（株）製ＡＺＰ４
９０３）を塗布し、所定のフォトマスクを介して露光、
現像することによりレジストパターンを形成した。その
後、このレジストパターンをマスクとしてＲＩＥ( Reac
tive Ion Etching)によるドライエッチングを行い、１
辺の長さが１５０μｍの正方形の開口が２５０μｍのピ
ッチで格子状に３４０００個形成されたパターンを形成
した。
（直径１００ｍｍ、厚み３００μｍ、結晶方位＜１００
＞）を準備した。このシリコン基板の全面に低圧ＣＶＤ
法により珪素窒化物層を０．２μｍの厚みで形成した。
次いで、シリコン基板の一方の面の珪素窒化物層上に感
光性レジスト（クラリアントジャパン（株）製ＡＺＰ４
９０３）を塗布し、所定のフォトマスクを介して露光、
現像することによりレジストパターンを形成した。その
後、このレジストパターンをマスクとしてＲＩＥ( Reac
tive Ion Etching)によるドライエッチングを行い、１
辺の長さが１５０μｍの正方形の開口が２５０μｍのピ
ッチで格子状に３４０００個形成されたパターンを形成
した。
【００２４】次に、パターニングした上記の珪素窒化物
層をマスクとして、シリコン基板面に結晶異方性エッチ
ングを施した。このエッチングは、６０〜８０℃に保っ
た４０％水酸化カリウム水溶液中に基板を約１２０分間
浸漬して行った。これにより、上記の開口部に露出して
いるシリコン基板に、シリコン基板面に対して５５°を
なすようなテーパー形状の凹部（深さ１５０μｍ）が形
成された。
層をマスクとして、シリコン基板面に結晶異方性エッチ
ングを施した。このエッチングは、６０〜８０℃に保っ
た４０％水酸化カリウム水溶液中に基板を約１２０分間
浸漬して行った。これにより、上記の開口部に露出して
いるシリコン基板に、シリコン基板面に対して５５°を
なすようなテーパー形状の凹部（深さ１５０μｍ）が形
成された。
【００２５】次に、上記の珪素窒化物層を除去し、その
後、上記のテーパー形状凹部が形成されていないシリコ
ン基板面に、感光性レジスト（クラリアントジャパン
（株）製ＡＺＰ４９０３）を塗布し、所定のフォトマス
クを介して露光、現像することによりレジストパターン
を形成した。その後、このレジストパターンをマスクと
して、シリコン基板に対してＩＣＰ−ＲＩＥ(Inductive
ly Coupled Plasma - Reactive Ion Etching)によるド
ライエッチングを行い、上記のテーパー形状凹部まで貫
通する微細孔（直径５０μｍ）を穿設した。これにより
シリコン基板にスルーホールを形成した。（以上、第１
の工程）
後、上記のテーパー形状凹部が形成されていないシリコ
ン基板面に、感光性レジスト（クラリアントジャパン
（株）製ＡＺＰ４９０３）を塗布し、所定のフォトマス
クを介して露光、現像することによりレジストパターン
を形成した。その後、このレジストパターンをマスクと
して、シリコン基板に対してＩＣＰ−ＲＩＥ(Inductive
ly Coupled Plasma - Reactive Ion Etching)によるド
ライエッチングを行い、上記のテーパー形状凹部まで貫
通する微細孔（直径５０μｍ）を穿設した。これにより
シリコン基板にスルーホールを形成した。（以上、第１
の工程）
【００２６】次に、上記のようにスルーホールを形成し
たシリコン基板に対して、酸素雰囲気中で１１００℃、
１２分間の熱酸化処理を施し、シリコン基板の両面とス
ルーホール内部に厚み約０．２μｍ程度の珪素酸化物か
らなる絶縁膜を形成した。次いで、上記の絶縁膜上にス
パッタリング法により銅薄膜（厚み約０．２μｍ）を形
成して下地導電層とした。
たシリコン基板に対して、酸素雰囲気中で１１００℃、
１２分間の熱酸化処理を施し、シリコン基板の両面とス
ルーホール内部に厚み約０．２μｍ程度の珪素酸化物か
らなる絶縁膜を形成した。次いで、上記の絶縁膜上にス
パッタリング法により銅薄膜（厚み約０．２μｍ）を形
成して下地導電層とした。
【００２７】次に、シリコン基板の両面に感光性レジス
ト（東京応化工業（株）製ＰＭＥＲＬＡ９００ＰＭ）を
塗布し、所定のフォトマスクを介して露光、現像するこ
とにより、第１層目の導電層を形成するためのレジスト
パターンを形成した。このレジストパターンをマスクと
して、銅めっき浴（ＬＰＷ（株）製スーパースロー２０
００）を用いて、通電時間１６分、電流密度ｄｋ４の条
件で、下地導電層上に銅薄膜を形成して導電層とした。
（以上、第２の工程）このように形成した導電層は、厚
みが約１０μｍであり、３４０００個のスルーホール全
てにおいて、シリコン基板の表裏の導通が確認された。
ト（東京応化工業（株）製ＰＭＥＲＬＡ９００ＰＭ）を
塗布し、所定のフォトマスクを介して露光、現像するこ
とにより、第１層目の導電層を形成するためのレジスト
パターンを形成した。このレジストパターンをマスクと
して、銅めっき浴（ＬＰＷ（株）製スーパースロー２０
００）を用いて、通電時間１６分、電流密度ｄｋ４の条
件で、下地導電層上に銅薄膜を形成して導電層とした。
（以上、第２の工程）このように形成した導電層は、厚
みが約１０μｍであり、３４０００個のスルーホール全
てにおいて、シリコン基板の表裏の導通が確認された。
【００２８】［比較例］実施例で使用したのと同じシリ
コン基板を準備し、このシリコン基板の全面にＣＶＤ法
により珪素酸化物層を０．２μｍの厚みで形成した。次
いで、シリコン基板の一方の面の珪素酸化物層上に感光
性レジスト（クラリアントジャパン（株）製ＡＺＰ４９
０３）を塗布し、所定のフォトマスクを介して露光、現
像することによりレジストパターンを形成した。その
後、このレジストパターンをマスクとして珪素酸化物層
をフッ酸でエッチングし、上記のレジストパターンを除
去して、微細な開口（直径５０μｍの円形開口）が２５
０μｍのピッチで格子状に３４０００個形成されたパタ
ーンを形成した。
コン基板を準備し、このシリコン基板の全面にＣＶＤ法
により珪素酸化物層を０．２μｍの厚みで形成した。次
いで、シリコン基板の一方の面の珪素酸化物層上に感光
性レジスト（クラリアントジャパン（株）製ＡＺＰ４９
０３）を塗布し、所定のフォトマスクを介して露光、現
像することによりレジストパターンを形成した。その
後、このレジストパターンをマスクとして珪素酸化物層
をフッ酸でエッチングし、上記のレジストパターンを除
去して、微細な開口（直径５０μｍの円形開口）が２５
０μｍのピッチで格子状に３４０００個形成されたパタ
ーンを形成した。
【００２９】次に、パターニングした上記の珪素酸化物
層をマスクとして、シリコン基板に対してＩＣＰ−ＲＩ
Ｅ(Inductively Coupled Plasma - Reactive Ion Etchi
ng)によるドライエッチングを行い、シリコン基板を貫
通する微細孔（直径５０〜１００μｍ）を穿設した。こ
れによりシリコン基板にスルーホールを形成した。次
に、上記のようにスルーホールを形成したシリコン基板
に対して、実施例と同様の条件で珪素酸化物からなる絶
縁膜を形成し、この絶縁膜上に銅薄膜を形成して下地導
電層とした。さらに、実施例と同様の条件で、レジスト
パターンを形成して下地導電層上に銅薄膜を形成して導
電層とした。このように形成した導電層について、スル
ーホールにおけるシリコン基板の表裏の導通を確認した
ところ、一部のスルーホールにおいて、シリコン基板の
表裏の導通欠陥が認められた。
層をマスクとして、シリコン基板に対してＩＣＰ−ＲＩ
Ｅ(Inductively Coupled Plasma - Reactive Ion Etchi
ng)によるドライエッチングを行い、シリコン基板を貫
通する微細孔（直径５０〜１００μｍ）を穿設した。こ
れによりシリコン基板にスルーホールを形成した。次
に、上記のようにスルーホールを形成したシリコン基板
に対して、実施例と同様の条件で珪素酸化物からなる絶
縁膜を形成し、この絶縁膜上に銅薄膜を形成して下地導
電層とした。さらに、実施例と同様の条件で、レジスト
パターンを形成して下地導電層上に銅薄膜を形成して導
電層とした。このように形成した導電層について、スル
ーホールにおけるシリコン基板の表裏の導通を確認した
ところ、一部のスルーホールにおいて、シリコン基板の
表裏の導通欠陥が認められた。
【００３０】
【発明の効果】以上詳述したように、本発明によればシ
リコン基板の一方から微細凹部を形成し他方から微細孔
を穿設して貫通させてスルーホールを形成するので、成
膜処理においてスルーホール内への付き回り性が向上
し、スルーホール内の下地導電層の形成が確実に行なわ
れ、これによりスルーホールの導通欠陥発生が防止さ
れ、信頼性が高いマルチチップモジュールの製造が可能
となり、また、スルーホールを構成する微細孔が開口す
るシリコン基板面を半導体チップの実装面とするので、
半導体チップ実装面側ではスルーホール径を微細化する
ことができ、マルチチップモジュールにおける高密度化
が可能であり、さらに、スルーホールによる表裏の接続
が行えるので、シリコン基板からなる従来のマルチチッ
プモジュールに比べてマザーボードへの接続時の配線長
が大幅に短くなり、遅延時間を短縮でき高速化が実現で
きる。
リコン基板の一方から微細凹部を形成し他方から微細孔
を穿設して貫通させてスルーホールを形成するので、成
膜処理においてスルーホール内への付き回り性が向上
し、スルーホール内の下地導電層の形成が確実に行なわ
れ、これによりスルーホールの導通欠陥発生が防止さ
れ、信頼性が高いマルチチップモジュールの製造が可能
となり、また、スルーホールを構成する微細孔が開口す
るシリコン基板面を半導体チップの実装面とするので、
半導体チップ実装面側ではスルーホール径を微細化する
ことができ、マルチチップモジュールにおける高密度化
が可能であり、さらに、スルーホールによる表裏の接続
が行えるので、シリコン基板からなる従来のマルチチッ
プモジュールに比べてマザーボードへの接続時の配線長
が大幅に短くなり、遅延時間を短縮でき高速化が実現で
きる。
【図１】本発明のマルチチップモジュールの製造方法の
一実施形態を説明するための工程図である。
一実施形態を説明するための工程図である。
【図２】本発明のマルチチップモジュールの製造方法の
一実施形態を説明するための工程図である。
一実施形態を説明するための工程図である。
【図３】本発明のマルチチップモジュールの製造方法の
一実施形態を説明するための工程図である。
一実施形態を説明するための工程図である。
【図４】本発明のマルチチップモジュールの製造方法の
一実施形態を説明するための工程図である。
一実施形態を説明するための工程図である。
【図５】本発明により製造されたマルチチップモジュー
ルとマザーボードとの接続例を示す図である。
ルとマザーボードとの接続例を示す図である。
１…シリコン基板 ２…スルーホール ３…微細凹部（テーパー形状凹部） ４…微細孔 ５…絶縁膜 ６ａ，６ｂ，６ｃ，６′…下地導電層 ７ａ，７ｂ，７ｃ，７′…導電層 ８…充填材 ９ａ，９ｂ…絶縁層 １０Ａ，１０ｂ…オーバーコート層 １１…接続端子
Claims (4)
- 【請求項１】 半導体チップを複数個実装するためのマ
ルチチップモジュールの製造方法において、 半導体チップ実装面と反対側となるシリコン基板裏面に
所定の深さで複数の微細凹部を形成し、次いで、半導体
チップ実装面となるシリコン基板表面側から、前記微細
凹部の開口径よりも小さい開口径をもつ微細孔を前記微
細凹部内に貫通するように穿設してスルーホールを形成
する第１の工程、 前記シリコン基板の両面および前記スルーホール内に絶
縁膜を形成し、該絶縁膜上に下地導電層を形成し、次い
で、シリコン基板の両面の前記下地導電層上にレジスト
パターンを形成し、該レジストパターンをマスクとして
前記スルーホール内および前記シリコン基板上に露出し
ている前記下地導電層上に導電層を形成する第２の工
程、を有することを特徴とするマルチチップモジュール
の製造方法。 - 【請求項２】 前記第１の工程において、前記微細凹部
はシリコン基板の裏面側に広がったテーパー形状凹部で
あることを特徴とする請求項１に記載のマルチチップモ
ジュールの製造方法。 - 【請求項３】 前記シリコン基板は表面結晶方位＜１０
０＞のシリコン基板であり、結晶異方性エッチングによ
り前記テーパー形状凹部を形成することを特徴とする請
求項２に記載のマルチチップモジュールの製造方法。 - 【請求項４】 前記第２の工程に続いて、前記レジスト
パターンを除去し、不要な前記下地導電層を除去した
後、前記スルーホール内に充填材を充填する第３の工
程、 前記第２の工程においてスルーホール内に形成した導電
層と導通するように、シリコン基板表面側に更に単層あ
るいは多層の導電層を形成するとともに、シリコン基板
裏面側の前記充填材上に導電層を形成する第４の工程、 前記第４の工程でシリコン基板表面側に形成した導電層
の一部およびシリコン基板裏面側に形成した導電層の少
なくとも一部を露出させるようにオーバーコート層を形
成し、露出している前記導電層上に接続端子を形成する
第５の工程、を有することを特徴とする請求項１乃至請
求項３のいずれかに記載のマルチチップモジュールの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148659A JP2002343925A (ja) | 2001-05-18 | 2001-05-18 | マルチチップモジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148659A JP2002343925A (ja) | 2001-05-18 | 2001-05-18 | マルチチップモジュールの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343925A true JP2002343925A (ja) | 2002-11-29 |
Family
ID=18993930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001148659A Pending JP2002343925A (ja) | 2001-05-18 | 2001-05-18 | マルチチップモジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343925A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194388A (ja) * | 2006-01-19 | 2007-08-02 | Fujikura Ltd | 半導体装置及びその製造方法 |
| JP2008066481A (ja) * | 2006-09-06 | 2008-03-21 | Shinko Electric Ind Co Ltd | パッケージ、半導体装置、パッケージの製造方法及び半導体装置の製造方法 |
| JP2011082531A (ja) * | 2008-12-26 | 2011-04-21 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法 |
| US8198726B2 (en) | 2008-12-26 | 2012-06-12 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate and method of manufacturing the same |
| JP2017022223A (ja) * | 2015-07-09 | 2017-01-26 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法、貫通電極基板を用いたインターポーザ及び半導体装置 |
| JP2019197911A (ja) * | 2019-07-16 | 2019-11-14 | ローム株式会社 | 電子装置 |
-
2001
- 2001-05-18 JP JP2001148659A patent/JP2002343925A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194388A (ja) * | 2006-01-19 | 2007-08-02 | Fujikura Ltd | 半導体装置及びその製造方法 |
| JP2008066481A (ja) * | 2006-09-06 | 2008-03-21 | Shinko Electric Ind Co Ltd | パッケージ、半導体装置、パッケージの製造方法及び半導体装置の製造方法 |
| JP2011082531A (ja) * | 2008-12-26 | 2011-04-21 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法 |
| US8198726B2 (en) | 2008-12-26 | 2012-06-12 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate and method of manufacturing the same |
| US8623751B2 (en) | 2008-12-26 | 2014-01-07 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate and method of manufacturing the same |
| JP2017022223A (ja) * | 2015-07-09 | 2017-01-26 | 大日本印刷株式会社 | 貫通電極基板、貫通電極基板の製造方法、貫通電極基板を用いたインターポーザ及び半導体装置 |
| JP2019197911A (ja) * | 2019-07-16 | 2019-11-14 | ローム株式会社 | 電子装置 |
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