JP2007005401A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1の厚み方向に貫設された貫通孔2の内側に絶縁膜3を介して金属(例えば、銅、ニッケルなど)からなる貫通配線4が形成され、貫通配線4の長手方向の両端面それぞれにパッド5,6が積層されている。ここにおいて、絶縁膜3は、半導体基板1の貫通孔2の内周面だけでなく、半導体基板1の厚み方向の両面にも形成されており、各パッド5,6は、半導体基板1の両面側それぞれにおいて、貫通配線4の端面と絶縁膜3の表面とに跨って形成されている。貫通孔2は、半導体基板1の一面側において当該一面に近づくにつれて開口面積が徐々に大きくなるとともに、半導体基板1の他面側において当該他面に近づくにつれて開口面積が徐々に大きくなる形状に形成されている。
【選択図】 図1
Description
本実施形態の半導体装置は、図1に示すように、集積回路(図示せず)などが形成されたSi基板からなる半導体基板1の厚み方向に貫設された貫通孔2の内側に絶縁膜(例えば、シリコン酸化膜、シリコン窒化膜など)3を介して金属(例えば、銅、ニッケルなど)からなる貫通配線4が形成され、貫通配線4の長手方向の両端面それぞれにパッド5,6が積層されている。ここにおいて、絶縁膜3は、半導体基板1の貫通孔2の内周面だけでなく、半導体基板1の厚み方向の両面にも形成されており、各パッド5,6は、半導体基板1の両面側それぞれにおいて、貫通配線4の端面と絶縁膜3の表面とに跨って形成されている。
ところで、実施形態1にて説明した貫通孔2は、半導体基板1の厚み方向の両面近傍において開口面積が徐々に大きくなる形状に形成されているが、貫通孔2において開口面積が徐々に大きくなる形状は少なくとも半導体基板1の両面においてシード層7を形成しない一面側に形成すればよく、本実施形態の半導体装置では、図6(e)に示すように半導体基板1の一面側(図6(e)における下面側)にのみ傾斜面2cを設けるようにし、半導体基板1の他面側(図6(e)における上面側)にシード層7を形成するようにしている。半導体装置1の他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
本実施形態の半導体装置の基本構成および製造方法は実施形態1と略同じであって、図7(f)に示すように半導体基板1の一面側(図7(f)における上面側)にのみ傾斜面2bを設けるようにし、半導体基板1の他面側(図7(f)における下面側)にシード層7を形成するようにしている点が相違するだけである。他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
本実施形態の半導体装置の基本構成および製造方法は実施形態1と略同じであって、図8(e)に示すように半導体基板1の一面側(図8(e)における上面側)にのみ傾斜面2bを設けるようにし、半導体基板1の他面側(図8(e)における下面側)にシード層7を形成するようにしている点が相違するだけである。他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
本実施形態の半導体装置の基本構成および製造方法は実施形態1と略同じであって、図9(e)に示すように半導体基板1の一面側(図9(e)における上面側)にのみ傾斜面2bを設けるようにし、半導体基板1の他面側(図9(e)における下面側)にシード層7を形成するようにしている点が相違するだけである。他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
本実施形態の半導体装置の基本構成および製造方法は実施形態1と略同じであって、図10(d)に示すように半導体基板1の一面側(図10(d)における上面側)にのみ傾斜面2bを設けるようにし、半導体基板1の他面側(図10(d)における下面側)にシード層7を形成するようにしている点が相違するだけである。他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
本実施形態の半導体装置の基本構成および製造方法は実施形態1と略同じであって、図11(d)に示すように半導体基板1の一面側(図11(d)における上面側)にのみ傾斜面2bを設けるようにし、半導体基板1の他面側(図11(d)における下面側)にシード層7を形成するようにしている点が相違するだけである。他の構成および貫通孔形成工程以外の工程は実施形態1と同じなので図示および説明を省略する。
2 貫通孔
2b,2c 傾斜面
3 絶縁膜
4 貫通配線
5 パッド
6 パッド
Claims (9)
- 半導体基板の厚み方向に貫設された貫通孔の内側に絶縁膜を介して金属からなる貫通配線が形成され、半導体基板の厚み方向の両面側でそれぞれで貫通配線の端面および貫通孔の周部に重なるように形成されたパッドを有する半導体装置であって、貫通孔は、少なくとも半導体基板の両面のうちの一面側において当該一面に近づくにつれて開口面積が徐々に大きくなる形状に形成されてなることを特徴とする半導体装置。
- 請求項1記載の半導体装置の製造方法であって、半導体基板に当該半導体基板の両面のうちの少なくとも一面側において当該一面に近づくにつれて開口面積が徐々に大きくなる形状を有する貫通孔を形成した後、半導体基板における貫通孔の内周面および半導体基板の両面それぞれの露出面に絶縁膜を形成し、その後、半導体基板の他面側にシード層を形成してから、電解メッキ法によりシード層を基端として貫通孔の内側が隙間なく埋め込まれるように金属部を析出させ、さらにその後、金属部の不要部分およびシード層を研磨して除去することにより金属部の残りの部分からなる貫通配線を形成した後で、各パッドを形成することを特徴とする半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に前記一面に近づくにつれて開口面積が徐々に大きくなる所定深さの凹部であって前記貫通孔の一部となる凹部を貫通孔形成予定部位に形成するための第1の開孔部を有する第1のマスク層を前記半導体基板の前記一面に設ける第1のマスク層形成工程と、第1のマスク層をエッチングマスクとしてエッチング速度の結晶方位依存性を利用した異方性エッチングにより前記半導体基板の前記一面に前記凹部を形成する異方性エッチング工程と、前記半導体基板の前記一面側において貫通孔形成予定部位に第1の開孔部よりもサイズの小さな第2の開孔部を有する第2のマスク層を形成する第2のマスク層形成工程と、前記半導体基板の他面に前記半導体基板の前記一面側から貫通孔形成予定部位をドライエッチングする際に利用するエッチングストップ層を形成するエッチングストップ層形成工程と、第2のマスク層をエッチングマスクとして前記半導体基板を前記一面側からドライエッチングすることにより貫通孔を形成するドライエッチング工程とを備え、当該ドライエッチング工程では、前記半導体基板の前記他面側において前記貫通孔に前記他面に近づくにつれて開口面積が徐々に大きくなる形状が形成されるようにオーバーエッチング時間を設定することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面に他面から貫通孔形成予定部位をドライエッチングする際に利用するエッチングストップ層を形成するエッチングストップ層形成工程と、前記半導体基板の前記他面側に設けた貫通孔形成用のマスク層をエッチングマスクとして前記半導体基板における貫通孔形成予定部位を前記他面側からドライエッチングすることにより前記貫通孔を形成するドライエッチング工程とを備え、当該ドライエッチング工程では、前記半導体基板の前記一面側において前記貫通孔に前記一面に近づくにつれて開口面積が徐々に大きくなる形状が形成されるようにオーバーエッチング時間を設定することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に前記一面に近づくにつれて開口面積が徐々に大きくなる所定深さの凹部であって前記貫通孔の一部となる凹部を貫通孔形成予定部位に形成するための第1の開孔部を有する第1のマスク層を前記半導体基板の前記一面に設ける第1のマスク層形成工程と、第1のマスク層をエッチングマスクとしてエッチング速度の結晶方位依存性を利用した異方性エッチングにより前記半導体基板の前記一面に前記凹部を形成する異方性エッチング工程と、前記半導体基板の前記一面側において貫通孔形成予定部位に第1の開孔部よりもサイズの小さな第2の開孔部を有する第2のマスク層を形成する第2のマスク層形成工程と、第2のマスク層をエッチングマスクとして前記半導体基板を前記一面側からドライエッチングすることにより前記貫通孔を形成するドライエッチング工程とを備えることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に前記一面に近づくにつれて開口面積が徐々に大きくなる所定深さの凹部であって前記貫通孔の一部となる凹部を貫通孔形成予定部位に形成するための第1の開孔部を有する第1のマスク層を前記半導体基板の前記一面に設ける第1のマスク層形成工程と、第1のマスク層をエッチングマスクとしてエッチング速度の結晶方位依存性を利用した異方性エッチングにより前記半導体基板の前記一面に前記凹部を形成する異方性エッチング工程と、前記半導体基板の他面において貫通孔形成予定部位に第1の開孔部よりもサイズの小さな第2の開孔部を有する第2のマスク層を形成する第2のマスク層形成工程と、第2のマスク層をエッチングマスクとして前記半導体基板を前記他面側から前記凹部に達するまでドライエッチングすることにより前記貫通孔を形成するドライエッチング工程とを備えることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に第1のマスク層を形成する第1のマスク層形成工程と、第1のマスク層に第2のマスク層を積層する第2のマスク層形成工程と、第2のマスク層において前記半導体基板における貫通孔形成予定部位に対応する第1の開孔部を形成する第1のパターニング工程と、第2のマスク層をエッチングマスクとして第1のマスク層に第1の開孔部よりもサイズの大きな第2の開孔部を等方性エッチングにより形成する第2のパターニング工程と、第2のマスク層および第1のマスク層をエッチングマスクとして前記半導体基板を前記一面側からドライエッチングすることにより前記貫通孔を形成するドライエッチング工程とを備えることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に前記一面から離れるにつれて開口面積が徐々に大きくなる開孔部を貫通孔形成予定部位に対応する部位に有するマスク層を前記半導体基板の前記一面に設けるマスク層形成工程と、マスク層をエッチングマスクとして前記半導体基板を前記一面側からドライエッチングすることにより前記貫通孔を形成するドライエッチング工程とを備え、当該ドライエッチング工程では、マスク層のうち厚みが徐々に薄くなっている部位が当該ドライエッチング工程の途中でエッチング除去されるようにして前記半導体基板の前記一面側において前記一面に近づくにつれて開口面積が徐々に大きくなる形状を有する前記貫通孔を形成することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記貫通孔の形成にあたっては、前記半導体基板の前記一面側に前記半導体基板における貫通孔形成予定部位に対応する第1の開孔部を有する第1のマスク層を形成する第1のマスク層形成工程と、前記半導体基板の前記一面側に第1のマスク層を覆い且つ前記半導体基板における貫通孔形成予定部位に第1の開孔部よりもサイズの小さな第2の開孔部を有する第2のマスク層を形成する第2のマスク層形成工程と、第2のマスク層および第1のマスク層をエッチングマスクとして前記半導体基板を前記一面側からドライエッチングすることにより貫通孔を形成するドライエッチング工程とを備え、当該ドライエッチング工程では、第2のマスク層が当該ドライエッチング工程の途中でエッチング除去されるようにして前記半導体基板の前記一面側において前記一面に近づくにつれて開口面積が徐々に大きくなる形状を有する前記貫通孔を形成することを特徴とする請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005181072A JP4650117B2 (ja) | 2005-06-21 | 2005-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005181072A JP4650117B2 (ja) | 2005-06-21 | 2005-06-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007005401A true JP2007005401A (ja) | 2007-01-11 |
JP4650117B2 JP4650117B2 (ja) | 2011-03-16 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005181072A Expired - Fee Related JP4650117B2 (ja) | 2005-06-21 | 2005-06-21 | 半導体装置の製造方法 |
Country Status (1)
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JP (1) | JP4650117B2 (ja) |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |