JP2010080750A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2010080750A
JP2010080750A JP2008248680A JP2008248680A JP2010080750A JP 2010080750 A JP2010080750 A JP 2010080750A JP 2008248680 A JP2008248680 A JP 2008248680A JP 2008248680 A JP2008248680 A JP 2008248680A JP 2010080750 A JP2010080750 A JP 2010080750A
Authority
JP
Japan
Prior art keywords
electrode
substrate
semiconductor device
forming hole
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008248680A
Other languages
English (en)
Inventor
Nobuo Aoi
信雄 青井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008248680A priority Critical patent/JP2010080750A/ja
Priority to PCT/JP2009/003164 priority patent/WO2010035375A1/ja
Priority to US12/724,090 priority patent/US20100171218A1/en
Publication of JP2010080750A publication Critical patent/JP2010080750A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貫通電極を介してのチップ間の電気的接続を確実に行えるようにする。
【解決手段】シリコン基板１１中に裏面に達するように貫通電極１６が形成されている。シリコン基板１１の裏面側にシリコン基板２１が貼り合わされていると共に、貫通電極１６の露出先端部とシリコン基板２１上の電極端子２５とが電気的に接続されている。貫通電極１６における露出先端部の側壁の傾斜角は、その他の部分の側壁の傾斜角と比べて大きい。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法、特に、３次元集積回路を有する半導体装置においてウエハ／ウエハ間、チップ／ウエハ間又はチップ／チップ間の接続を行う貫通電極の構造及びその形成方法に関する。
近年、貫通電極によって互いに電気的に接続された複数のチップを積層した３次元集積回路素子が開発されてきている。このような３次元集積回路素子は、一般に、以下のようにして製造される。
まず、シリコン基板の主面上に複数のトランジスタを形成する。次に、層間絶縁膜及びコンタクトを形成した後、貫通電極形成用ホールを形成して貫通電極となる銅を埋め込み、その後、層間絶縁膜上にさらに配線層を形成する。その後、基板裏面に対してＣＭＰ（chemical mechanical polishing ）を行い、シリコン基板の裏面を平坦化した後、ドライエッチング法によりシリコン基板の裏面をさらにエッチング除去して、貫通電極形成用ホールの底部、つまり貫通電極の底部を露出させる。これにより、一方のチップの裏面側電極端子が形成される。続いて、この一方のチップの裏面側電極端子を、別途作製された他方のチップの表面側電極端子に加熱圧着させることにより、貫通電極を介した基板同士の接続（ウエハ／ウエハ間、チップ／ウエハ間又はチップ／チップ間の接続）が行われる（例えば非特許文献１参照）。
図６は、シリコン基板中に従来の貫通電極が形成された様子（基板裏面研磨前）を示す断面図である。図６に示すように、ゲート電極構造１０２が形成されたシリコン基板１０１上に層間絶縁膜１０３Ａが形成されている。層間絶縁膜１０３Ａ中にはシリコン基板１０１に達するコンタクト１０７が形成されている。シリコン基板１０１及び層間絶縁膜１０３Ａに形成された貫通電極形成用ホールの壁面を覆うようにバリアメタル膜１０６Ａが形成されていると共にバリアメタル膜１０６Ａ上に当該貫通電極形成用ホールが埋まるように銅膜１０６Ｂが形成されており、これにより、貫通電極１０６が形成されている。層間絶縁膜１０３Ａ上には層間絶縁膜１０３Ｂが形成されている。層間絶縁膜１０３Ｂ中には、貫通電極１０６及びコンタクト１０７と接続する多層配線１０４が形成されていると共に、層間絶縁膜１０３Ｂの表面部には、多層配線１０４と接続する電極端子１０５が形成されている。以上のようにして、貫通電極１０６を有するチップ１００（ダイシング前であればウエハに作り込まれたチップ１００：以下同じ）が形成されている。
ここで、図６から分かるように、従来の貫通電極の底面は、一般的に平坦な形状を有している。
また、このような貫通電極の底部（露出部）を一方のチップの電極端子として、他方のチップの電極端子に接続させる場合において、両電極端子が銅から構成されていると、両電極端子の接続には高温、高圧が必要となる。そこで、この貫通電極の露出部である電極端子を合金化すると共に別途作製された他方のチップの電極端子も合金化し、合金化された電極端子同士を接続することにより、低温、低加重で両電極端子の接続を行う方法が報告されている（例えば非特許文献２参照）。
ITRS2007 Assembly ＆ Package Chapter（和訳版）、P.41-42 3D System Integration by Chip-to-Wafer Stacking Technologies、Peter Ramm他、Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials 、東京、2003年、p.376-377
しかしながら、前述の従来の貫通電極によって互いに電気的に接続された複数のチップを積層した３次元集積回路素子においては、チップ間の電気的接続の信頼性が悪いという問題がある。
また、低温、低加重で電極端子同士を接続しようとすると、各電極端子を合金化する追加工程が必要となり、プロセスが複雑化してコストアップが生じるという問題もある。
前記に鑑み、本発明は、貫通電極によって互いに電気的に接続された複数のチップを積層した３次元集積回路素子において、貫通電極を介してのチップ間の電気的接続を確実に行えるようにすることを目的とする。
前記の目的を達成するために、本願発明者は、従来の貫通電極によって互いに電気的に接続された複数のチップを積層した３次元集積回路素子において、チップ間の電気的接続の信頼性が悪い原因を検討した結果、次のような知見を得た。
図７は、従来の貫通電極によって互いに電気的に接続された複数のチップを積層した半導体装置の断面図である。尚、図７に示すチップ１００については、基本的に、図６に示すチップ１００と同様の構造を有しているので、重複する説明を省略する。図７に示すように、ゲート電極構造２０２が形成されたシリコン基板２０１上に層間絶縁膜２０３が形成されている。層間絶縁膜２０３中にはシリコン基板２０１に達するコンタクト２０７が形成されている。また、層間絶縁膜２０３中には、コンタクト２０７と接続する多層配線２０４が形成されていると共に、層間絶縁膜２０３の表面部には、多層配線２０４と接続する電極端子２０５が形成されている。以上のようにして、チップ２００（ダイシング前であればウエハに作り込まれたチップ２００：以下同じ）が形成されている。このチップ２００は、チップ１００の裏面側に貼り合わされている。
ところが、前述のように、貫通電極１０６の露出部分からなるチップ１００の電極端子と、チップ２００の電極端子２０５との間で電気的接続が実現できない場合がある。その理由は次の通りである。
図７に示すように、チップ１００つまりシリコン基板１０１の裏面側において、ドライエッチング法を用いて貫通電極１０６（つまり貫通電極形成用ホール内に埋め込まれた銅）を露出させる工程はエッチング時間によって制御されるため、基板面内（ウエハレベルで貫通電極形成を行う場合にはウエハ面内：以下同じ）において、貫通電極１０６の露出部分の高さにはばらつきが生じる。尚、このばらつきは、貫通電極形成用ホールを形成するためのリソグラフィー工程におけるレジストパターンの寸法ばらつきと、貫通電極形成用ホールを形成するための又は貫通電極１０６を露出させるためのドライエッチング工程におけるエッチング速度の基板面内でのばらつきとに起因して発生する。
また、図７に示すように、ウエハ状態のシリコン基板１０１及び２０１には厚みのばらつきや反りが生じるため、貫通電極１０６の露出部分からなる電極端子が設けられたシリコン基板１０１の裏面と、電極端子２０５が設けられたシリコン基板２０１の表面とを平行に保つことはできない。このため、貫通電極１０６の露出部分からなる電極端子の底面と電極端子２０５の上面との距離がばらつくことになる。その結果、両電極端子を加熱圧着した場合、印加される圧力に基板面内ばらつきが生じる。そして、最悪の場合には、対向する両電極端子間に空隙が生じて両電極端子の接続を実現できなくなる。
以上の知見に基づいて、本願発明者は、電極端子となる貫通電極の露出部分（他方のチップと接続する先端部）を他の部分と比べて尖った形状にすることにより、当該露出部分の変形が容易に生じるようにするという発明を想到した。これにより、電極端子間距離にばらつきがあっても、電極端子間距離が相対的に小さい貫通電極の露出部分を電極端子同士の加熱圧着時に変形させることができるので、電極端子間距離のばらつきの影響を吸収することができる。
具体的には、本発明に係る半導体装置は、裏面に達する貫通電極が形成された第１の基板と、前記貫通電極を介して前記第１の基板と電気的に接続され、且つ前記第１の基板の裏面側に貼り合わされた第２の基板とを備え、前記貫通電極における前記第２の基板と接続する先端部の側壁の傾斜角は、その他の部分の側壁の傾斜角と比べて大きい。
ここで、貫通電極側壁の傾斜角とは、貫通電極の延びる方向つまり基板主面に垂直な方向に対する角度を言う。
本発明に係る半導体装置において、前記貫通電極の前記先端部は円錐形状又は角錐形状を有していてもよい。
本発明に係る半導体装置において、前記貫通電極は主成分として銅を含んでいてもよい。
本発明に係る半導体装置において、前記第１の基板及び前記第２の基板は共にシリコン基板であってもよい。
本発明に係る半導体装置において、前記貫通電極における前記先端部の反対側の端部は、前記第１の基板上に形成された配線と接続されていてもよい。
本発明に係る半導体装置において、前記貫通電極の前記先端部は、前記第２の基板上に形成された電極端子と接続されていてもよい。
また、本発明に係る半導体装置の製造方法は、第１の基板中に貫通電極形成用ホールを形成する工程（ａ）と、前記貫通電極形成用ホール下側の前記第１の基板をエッチングして、前記貫通電極形成用ホールの底部の壁面の傾斜角を、その他の部分の壁面の傾斜角と比べて大きくする工程（ｂ）と、前記工程（ｂ）の後、前記貫通電極形成用ホール内に導電材料を埋め込んで貫通電極を形成する工程（ｃ）と、前記工程（ｃ）の後、少なくとも前記貫通電極形成用ホールの前記底部に形成されている前記貫通電極が露出するように前記第１の基板を裏面側から薄くする工程（ｄ）と、前記工程（ｄ）の後、前記第１の基板の裏面側に第２の基板を貼り合わせると共に、前記貫通電極の露出部分と、前記第２の基板上に形成された電極端子とを電気的に接続する工程（ｅ）とを備えている。
ここで、貫通電極形成用ホールの壁面の傾斜角とは、前記貫通電極形成用ホールの延びる方向つまり基板主面に垂直な方向に対する角度を言う。
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記貫通電極が露出しないように前記第１の基板の裏面に対して研磨を行った後、少なくとも前記貫通電極形成用ホールの前記底部に形成されている前記貫通電極が露出するように前記第１の基板の裏面に対してエッチングを行う工程を含んでいてもよい。
本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、前記貫通電極の前記露出部分と前記電極端子とを加熱圧着により電気的に接続する工程を含んでいてもよい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）では、ウェットエッチング法を用いて前記貫通電極形成用ホール下側の前記第１の基板をエッチングしてもよい。この場合、前記第１の基板は、（１００）結晶面を主面とするシリコン基板であり、前記工程（ｂ）の実施後における前記貫通電極形成用ホールの前記底部の壁面は（１１１）結晶面であってもよい。
本発明に係る半導体装置の製造方法において、前記工程（ｂ）では、ドライエッチング法を用いて前記貫通電極形成用ホール下側の前記第１の基板をエッチングしてもよい。
本発明によると、貫通電極における第２の基板（つまり他方のチップ）と接続する先端部の側壁の傾斜角が、その他の部分の側壁の傾斜角と比べて大きいため、言い換えると、貫通電極の先端部を他の部分と比べて尖った形状にしているため、当該先端部を露出させてなる電極端子を容易に変形させることができる。従って、当該電極端子と、他方のチップの電極端子との間の距離（電極端子間距離）にばらつきがあっても、電極端子間距離が相対的に小さい貫通電極の露出部分が電極端子同士の加熱圧着時に変形するため、電極端子間距離のばらつきの影響が吸収されるので、対向する両電極端子間に空隙が生じて両電極端子の電気的接続が得られなくなる事態を回避することができる。すなわち、貫通電極を介してのチップ間の電気的接続を確実に行うことができる。
また、本発明によると、貫通電極の先端部を露出させてなる電極端子を容易に変形させることができるので、当該電極端子と他方のチップの電極端子とを低温且つ小さな加重で確実に接続することができる。ここで、両電極端子が低抵抗材料である銅から構成されている場合にも、両電極端子を合金化することなく低温且つ小さな加重で接続することができるので、プロセスの複雑化つまりコストアップを防止しながら低抵抗で且つ高信頼性を有するチップ間電気的接続を実現することができる。
（実施形態）
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１は、基板中に本発明の貫通電極が形成された様子（基板裏面研磨前）を示す断面図である。図１に示すように、ゲート電極構造１２が形成されたシリコン基板１１上に層間絶縁膜１３Ａが形成されている。層間絶縁膜１３Ａ中にはシリコン基板１１に達するコンタクト１７が形成されている。シリコン基板１１及び層間絶縁膜１３Ａに形成された貫通電極形成用ホールの壁面を覆うようにバリアメタル膜１６Ａが形成されていると共にバリアメタル膜１６Ａ上に当該貫通電極形成用ホールが埋まるように銅膜１６Ｂが形成されており、これにより、貫通電極１６が形成されている。層間絶縁膜１３Ａ上には層間絶縁膜１３Ｂが形成されている。層間絶縁膜１３Ｂ中には、貫通電極１６及びコンタクト１７のそれぞれの上部と接続する多層配線１４が形成されていると共に、層間絶縁膜１３Ｂの表面部には、多層配線１４と接続する電極端子１５が形成されている。以上のようにして、貫通電極１６を有するチップ１０（ダイシング前であればウエハに作り込まれたチップ１０：以下同じ）が形成されている。
ここで、図１から分かるように、本実施形態の貫通電極１６（貫通電極形成用ホールが）は、その底部の断面形状が尖端形状であることを特徴としている。言い換えると、貫通電極１６の底部の側壁は、その他の部分の側壁と比べて、貫通電極１６の延びる方向に対して大きく傾斜している。
図２（ａ）〜（ｈ）及び図３（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１１上に複数のトランジスタのゲート電極構造１２を形成する。次に、図２（ｂ）に示すように、シリコン基板１１上にゲート電極構造１２を覆うように例えばＣＶＤ（chemical vapor deposition ）酸化膜からなる層間絶縁膜（第１の層間絶縁膜）１３Ａを堆積した後、層間絶縁膜１３Ａの表面をＣＭＰにより平坦化する。次に、図２（ｃ）に示すように、リソグラフィー技術及びドライエッチング技術を用いて層間絶縁膜１３Ａの所定領域にコンタクトホールを形成した後、当該コンタクトホールを例えばタングステンで埋め込むことによって、コンタクト１７を形成する。
次に、図２（ｄ）に示すように、例えばドライエッチング法を用いて、層間絶縁膜１３Ａを貫通し且つシリコン基板１１の例えば深さ３０μｍの箇所まで達する貫通電極形成用ホール３０を形成する。ここで、貫通電極形成用ホール３０の直径は例えば５μｍである。また、貫通電極形成用ホール３０の形成はエッチングを時間制御することにより行う。
次に、図２（ｅ）に示すように、例えばウェットエッチング法を用いて、貫通電極形成用ホール３０下側のシリコン基板１１をエッチングして、貫通電極形成用ホール３０の底部を尖端形状（例えば円錐形状又は角錐形状等）に加工する。すなわち、貫通電極形成用ホール３０の底部３０ｂの壁面を、その他の部分３０ａの壁面と比べて、貫通電極形成用ホール３０の延びる方向に対して大きく傾斜させる。ここで、シリコン基板１１としては、（１００）結晶面を主面とするシリコン基板を用いると共に、エッチャントとしては、例えば２５％質量％のテトラメチルアンモニウムヒドロキシド溶液を用い、当該エッチング液に、貫通電極形成用ホール３０が形成されたウエハ状態のシリコン基板１１を例えば温度９０℃で１０分間浸漬することによりエッチングを行う。これにより、（１００）結晶面のエッチング速度が（１１１）結晶面のエッチング速度の３００〜４００倍程度となるため、貫通電極形成用ホール３０の底部３０ｂの壁面は（１１１）結晶面となる。また、貫通電極形成用ホール３０の直径が５μｍであるとすると、貫通電極形成用ホール３０における尖端形状を有する底部３０ｂの深さは５μｍ程度以上である。
次に、図２（ｆ）に示すように、例えば厚さ２００ｎｍのＣＶＤ酸化膜（図示省略）を貫通電極形成用ホール３０の内壁面を覆うように形成した後、引き続き、バリアメタル膜１６Ａとして、例えば、厚さ５０ｎｍの窒化チタン膜及び厚さ５０ｎｍのチタン膜を、貫通電極形成用ホール３０の内壁面を覆うようにスパッタ法により順次形成する。
次に、図２（ｇ）に示すように、例えば電解メッキ法により銅膜１６Ｂを貫通電極形成用ホール３０が埋まるように形成した後、図２（ｈ）に示すように、例えばＣＭＰにより、層間絶縁膜１３Ａ上に形成されている銅膜１６Ｂ及びバリアメタル膜１６Ａを除去し、貫通電極形成用ホール３０内のみに銅膜１６Ｂ及びバリアメタル膜１６Ａを残存させる。これにより、例えば円錐形状又は角錐形状等の尖った底部を有する貫通電極１６が形成される。
次に、図３（ａ）に示すように、通常の埋め込み配線形成方法を使用して、層間絶縁膜１３Ａ上に層間絶縁膜（積層絶縁膜）１３Ｂを形成すると共に層間絶縁膜１３Ｂ中に、貫通電極１６及びコンタクト１７と接続する多層配線１４を形成した後、層間絶縁膜１３Ｂの表面部に、多層配線１４と接続する電極端子１５を形成する。
次に、図３（ｂ）に示すように、層間絶縁膜１３Ｂの最表面（最上層の配線層の上面）を支持基板３１に接着させる。
次に、図３（ｃ）に示すように、貫通電極１６が露出しないようにシリコン基板１１の裏面に対して研磨を行ってシリコン基板１１を薄くした後、少なくとも貫通電極形成用ホール３０の底部３０ｂ（図２（ｅ）参照）に形成されている貫通電極１６（つまり貫通電極１６における尖端形状を有する底部）が完全に露出するように、シリコン基板１１の裏面の全体に対してドライエッチングを行う。
次に、図３（ｄ）に示すように、貫通電極１６の露出部分を覆うＣＶＤ酸化膜（図示省略）及びバリアメタル膜１６Ａを例えばドライエッチングにより除去し、当該露出部分を構成する銅膜１６Ｂを露出させる。これにより、貫通電極１６を有する一方のチップが形成される。その後、当該チップの裏面側に、別途作成された他のチップを貼り合わせると共に、貫通電極１６の露出部分からなる電極端子と、他のチップ上に形成された電極端子とを例えば加熱圧着して両電極端子を電気的に接続する。その後、チップ積層体から支持基板３１を剥離する。
図４は、以上に説明した工程により形成された、本実施形態に係る半導体装置の一例を示す断面図である。尚、図４に示すチップ１０については、基本的に、図１に示すチップ１０と同様の構造を有しているので、重複する説明を省略する。図１に示すように、ゲート電極構造２２が形成されたシリコン基板２１上に層間絶縁膜２３が形成されている。層間絶縁膜２３中にはシリコン基板２１に達するコンタクト２７が形成されている。また、層間絶縁膜２３中には、コンタクト２７と接続する多層配線２４が形成されていると共に、層間絶縁膜２３の表面部には、多層配線２４と接続する電極端子２５が形成されている。電極端子２５は例えば銅膜から構成されている。以上のようにして、チップ２０（ダイシング前であればウエハに作り込まれたチップ２０：以下同じ）が形成されている。このチップ２０は、チップ１０の裏面側に、例えば接着層（図示省略）を介して貼り合わされている。
本実施形態によると、チップ１０の電極端子となる貫通電極１６の露出部分（先端部）の側壁の傾斜角が、その他の部分の側壁の傾斜角と比べて大きいため、言い換えると、貫通電極１６の先端部を他の部分と比べて尖った形状にしているため、当該先端部を露出させてなる電極端子を容易に変形させることができる。従って、当該電極端子と、他方のチップ２０の電極端子２５との間の距離（電極端子間距離）にばらつきがあっても、電極端子間距離が相対的に小さい貫通電極１６の露出部分が電極端子同士の加熱圧着時に変形するため、電極端子間距離のばらつきの影響が吸収されるので、対向する両電極端子間に空隙が生じて両電極端子の電気的接続が得られなくなる事態を回避することができる。すなわち、貫通電極１６の露出部分からなるチップ１０の電極端子と、チップ２０の電極端子２５との間で確実に電気的接続が実現されるので、貫通電極１６を介してのチップ間の電気的接続を確実に行うことができる。
尚、本実施形態において、チップ１０とチップ２０との貼り合わせを、共にウエハ状態で行ってもよいし（ウエハ／ウエハ間接続）、共にダイシング後のチップ状態で行ってもよいし（チップ／チップ間接続）、一方がウエハ状態で他方がチップ状態で行ってもよい（チップ／ウエハ間接続）。
図５（ａ）及び（ｂ）は、貫通電極１６の露出部分からなるチップ１０の電極端子と、チップ２０の電極端子２５とを加熱圧着により接続する様子を示している。
図５（ａ）に示すように、貫通電極１６の露出部分である底部を尖端形状に加工しておくと、当該部分からなる電極端子を、別途作成されたチップ２０の電極端子２５に加熱圧着させた際に、図５（ｂ）に示すように、貫通電極１６における尖端形状を有する底部が電極端子２５に食い込む。ここで、加熱圧着を開始する時点では、貫通電極１６の底部を構成する銅膜１６Ｂの表面にも電極端子２５の表面にも自然酸化膜４１が形成されているが、加熱圧着によって、貫通電極１６の底部を構成する銅膜１６Ｂが容易に変形するため、自然酸化膜４１を除去しつつ、貫通電極１６の底部と電極端子２５との接続を実現することが可能となる。すなわち、両電極端子を合金化することなく低温且つ小さな加重で接続することができるので、プロセスの複雑化つまりコストアップを防止しながら低抵抗で且つ高信頼性を有するチップ間電気的接続を実現することができる。
ところで、本実施形態においては、図２（ｄ）に示す工程で貫通電極形成用ホール３０を、ドライエッチングを時間制御することによって形成しているが、この場合にも、形成された貫通電極形成用ホール３０の底面の高さにはばらつきが生じるので、結果として、電極端子となる貫通電極１６の底部（露出部分）の高さにもばらつきが生じる。また、シリコン基板１１及び２１には厚みのばらつきや反りが生じているので、貫通電極１６の露出部分からなる電極端子が設けられているシリコン基板１１の裏面と、電極端子２５が設けられているシリコン基板２１の表面とを平行に保つことはできない。その結果、貫通電極１６の露出部分からなる電極端子の底面と、電極端子２５の上面との間の距離（電極端子間距離）にはばらつきが生じる。しかし、前述のように、電極端子となる貫通電極１６の底部（露出部分）は尖った形状を有しており、電極端子同士の加熱圧着時に容易に変形するため、これによって、電極端子間距離のばらつきの影響を吸収することができるので、電極端子間に接続不良が生じることを防止することが可能となる。
また、本実施形態において、貫通電極１６の主成分として銅（Ｃｕ）を用いたが、これに代えて、ＣｕＡｌ等の銅合金を用いてもよい。この場合、貫通電極１６の底部や側部のみに銅合金を用いてもよい。このように銅に代えて銅合金を用いることにより、貫通電極１６の底部と電極端子２５との加熱圧着時の温度を低くすることができる。
また、本実施形態において、基板としてシリコン（Ｓｉ）基板を用いたが、ＳｉＧｅ基板等の他の基板を用いても、同様の効果が得られることは言うまでもない。
また、本実施形態においては、図２（ｅ）に示す工程でウェットエッチング法を用いて、貫通電極形成用ホール３０下側のシリコン基板１１をエッチングして、貫通電極形成用ホール３０の底部３０ｂを尖端形状に加工したが、これに代えて、ドライエッチング法を用いてもよい。具体的には、図２（ｄ）に示す貫通電極形成用ホール３０の形成工程では、貫通電極形成用ホール３０の壁面が垂直になるエッチング条件を選んで加工を行った後、図２（ｅ）に示す工程では貫通電極形成用ホール３０の壁面に堆積物が付着するエッチング条件に変更することにより、貫通電極形成用ホール３０の底部３０ｂに傾斜した壁面が形成されるように、つまり当該底部３０ｂが尖端形状になるように加工することが可能となる。
以上に説明したように、本発明に係る半導体装置及びその製造方法は、貫通電極を介してのチップ間の電気的接続を確実に行えるようにするものであり、特に、３次元集積回路を有する半導体装置においてウエハ／ウエハ間、チップ／ウエハ間又はチップ／チップ間の接続を行う際に有用である。
図１は、基板中に本発明の貫通電極が形成された様子（基板裏面研磨前）を示す断面図である。 図２（ａ）〜（ｈ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４は本発明の一実施形態に係る半導体装置の一例を示す断面図である。 図５（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法において貫通電極の露出部分からなる一方のチップの電極端子と他方のチップの電極端子とを加熱圧着により接続する様子を示す図である。 図６は、シリコン基板中に従来の貫通電極が形成された様子（基板裏面研磨前）を示す断面図である。 図７は、従来の貫通電極によって互いに電気的に接続された複数のチップを積層した半導体装置の断面図である。
符号の説明
１０ チップ
１１ シリコン基板
１２ ゲート電極構造
１３Ａ、１３Ｂ 層間絶縁膜
１４ 多層配線
１５ 電極端子
１６ 貫通電極
１６Ａ バリアメタル膜
１６Ｂ 銅膜
１７ コンタクト
２０ チップ
２１ シリコン基板
２２ ゲート電極構造
２３ 層間絶縁膜
２４ 多層配線
２５ 電極端子
２７ コンタクト
３０ 貫通電極形成用ホール
３０ａ 貫通電極形成用ホールの底部を除く他の部分
３０ｂ 底部
３１ 支持基板
４１ 自然酸化膜

Claims (12)

  1. 裏面に達する貫通電極が形成された第１の基板と、
    前記貫通電極を介して前記第１の基板と電気的に接続され、且つ前記第１の基板の裏面側に貼り合わされた第２の基板とを備え、
    前記貫通電極における前記第２の基板と接続する先端部の側壁の傾斜角は、その他の部分の側壁の傾斜角と比べて大きいことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記貫通電極の前記先端部は円錐形状又は角錐形状を有していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記貫通電極は主成分として銅を含むことを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第１の基板及び前記第２の基板は共にシリコン基板であることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記貫通電極における前記先端部の反対側の端部は、前記第１の基板上に形成された配線と接続されていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記貫通電極の前記先端部は、前記第２の基板上に形成された電極端子と接続されていることを特徴とする半導体装置。
  7. 第１の基板中に貫通電極形成用ホールを形成する工程（ａ）と、
    前記貫通電極形成用ホール下側の前記第１の基板をエッチングして、前記貫通電極形成用ホールの底部の壁面の傾斜角を、その他の部分の壁面の傾斜角と比べて大きくする工程（ｂ）と、
    前記工程（ｂ）の後、前記貫通電極形成用ホール内に導電材料を埋め込んで貫通電極を形成する工程（ｃ）と、
    前記工程（ｃ）の後、少なくとも前記貫通電極形成用ホールの前記底部に形成されている前記貫通電極が露出するように前記第１の基板を裏面側から薄くする工程（ｄ）と、
    前記工程（ｄ）の後、前記第１の基板の裏面側に第２の基板を貼り合わせると共に、前記貫通電極の露出部分と、前記第２の基板上に形成された電極端子とを電気的に接続する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記貫通電極が露出しないように前記第１の基板の裏面に対して研磨を行った後、少なくとも前記貫通電極形成用ホールの前記底部に形成されている前記貫通電極が露出するように前記第１の基板の裏面に対してエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。
  9. 請求項７又は８に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記貫通電極の前記露出部分と前記電極端子とを加熱圧着により電気的に接続する工程を含むことを特徴とする半導体装置の製造方法。
  10. 請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）では、ウェットエッチング法を用いて前記貫通電極形成用ホール下側の前記第１の基板をエッチングすることを特徴とする半導体装置の製造方法。
  11. 請求項１０の半導体装置の製造方法において、
    前記第１の基板は、（１００）結晶面を主面とするシリコン基板であり、
    前記工程（ｂ）の実施後における前記貫通電極形成用ホールの前記底部の壁面は（１１１）結晶面であることを特徴とする半導体装置の製造方法。
  12. 請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）では、ドライエッチング法を用いて前記貫通電極形成用ホール下側の前記第１の基板をエッチングすることを特徴とする半導体装置の製造方法。
JP2008248680A 2008-09-26 2008-09-26 半導体装置及びその製造方法 Withdrawn JP2010080750A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008248680A JP2010080750A (ja) 2008-09-26 2008-09-26 半導体装置及びその製造方法
PCT/JP2009/003164 WO2010035375A1 (ja) 2008-09-26 2009-07-07 半導体装置及びその製造方法
US12/724,090 US20100171218A1 (en) 2008-09-26 2010-03-15 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008248680A JP2010080750A (ja) 2008-09-26 2008-09-26 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2010080750A true JP2010080750A (ja) 2010-04-08

Family

ID=42059391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008248680A Withdrawn JP2010080750A (ja) 2008-09-26 2008-09-26 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20100171218A1 (ja)
JP (1) JP2010080750A (ja)
WO (1) WO2010035375A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014165204A (ja) * 2013-02-21 2014-09-08 Toshiba Corp 半導体装置及びその製造方法
JP2017120914A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． インターティア相互接続を有するスタック基板構造

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110045632A (ko) * 2009-10-27 2011-05-04 삼성전자주식회사 반도체 칩, 스택 모듈 및 메모리 카드
JP2011243769A (ja) * 2010-05-19 2011-12-01 Tokyo Electron Ltd 基板のエッチング方法、プログラム及びコンピュータ記憶媒体
US8946904B2 (en) * 2010-08-27 2015-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate vias for heat removal from semiconductor die
US8384225B2 (en) * 2010-11-12 2013-02-26 Xilinx, Inc. Through silicon via with improved reliability
TWI500155B (zh) * 2010-12-08 2015-09-11 Xintec Inc 晶片封裝體及其形成方法
US8775998B2 (en) * 2010-12-09 2014-07-08 Panasonic Corporation Support device of three-dimensional integrated circuit and method thereof
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
US8803292B2 (en) * 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US20140199833A1 (en) * 2013-01-11 2014-07-17 Applied Materials, Inc. Methods for performing a via reveal etching process for forming through-silicon vias in a substrate
US20230260875A1 (en) * 2022-02-11 2023-08-17 Micron Technology, Inc. Monolithic conductive column in a semiconductor device and associated methods

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5447871A (en) * 1993-03-05 1995-09-05 Goldstein; Edward F. Electrically conductive interconnection through a body of semiconductor material
JP2005183689A (ja) * 2003-12-19 2005-07-07 Seiko Epson Corp 支持基板、搬送体、半導体装置の製造方法、半導体装置、回路基板、並びに電子機器
JP2006228833A (ja) * 2005-02-15 2006-08-31 Sekisui Chem Co Ltd 貫通電極付きｉｃチップ
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
US20100159699A1 (en) * 2008-12-19 2010-06-24 Yoshimi Takahashi Sandblast etching for through semiconductor vias
US8049327B2 (en) * 2009-01-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with scalloped sidewalls

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014165204A (ja) * 2013-02-21 2014-09-08 Toshiba Corp 半導体装置及びその製造方法
JP2017120914A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． インターティア相互接続を有するスタック基板構造

Also Published As

Publication number Publication date
WO2010035375A1 (ja) 2010-04-01
US20100171218A1 (en) 2010-07-08

Similar Documents

Publication Publication Date Title
WO2010035375A1 (ja) 半導体装置及びその製造方法
TWI429046B (zh) 半導體裝置及其製造方法
JP4439976B2 (ja) 半導体装置およびその製造方法
JP4327644B2 (ja) 半導体装置の製造方法
CN101740484B (zh) 形成穿透硅通孔的方法
JP4456027B2 (ja) 貫通導電体の製造方法
US8421238B2 (en) Stacked semiconductor device with through via
JP4373866B2 (ja) 半導体装置の製造方法
JP5497756B2 (ja) 半導体素子の製造方法および半導体素子
US20100244251A1 (en) Semiconductor device and method for fabricating the same
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
JP2013077711A (ja) 半導体装置および半導体装置の製造方法
TW201023331A (en) Semiconductor device and method for forming the same
JP2006128172A (ja) 半導体装置及びその製造方法
TW201306218A (zh) 最佳化之環型銅直通基板穿孔
JP5663607B2 (ja) 半導体装置
JP2013021001A (ja) 半導体装置及び半導体装置の製造方法
JP2010103467A (ja) 半導体パッケージ及びその製造方法
JP2016021497A (ja) 半導体装置およびその製造方法
JP4383274B2 (ja) 半導体装置および半導体ウエハの製造方法
JP2016157832A (ja) 半導体装置およびその製造方法
US8890322B2 (en) Semiconductor apparatus and method of manufacturing semiconductor apparatus
JP2010251791A (ja) 半導体装置及びその製造方法
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP5036127B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110318

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120113

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120113