JP2005135988A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】
貼り合わせ技術を用いて容易な製造工程を備えた半導体装置の製造方法を提供することを目的とする。
【解決手段】
第１の半導体基板１の表出した配線１５をエッチングして、前記配線１５間に形成された層間絶縁膜１７の表面を凸状、前記配線１５の表面を凹状とする、前記第１の半導体基板１の表面に凹凸を形成するエッチング工程と、第２の半導体基板２の表出した前記配線１５と面対象に形成された配線３３間に形成された層間絶縁膜３６をエッチングして、前記層間絶縁膜３６の表面を凹状、前記配線３３の表面を凸状とする、前記第２の半導体基板２の表面に凹凸を形成するエッチング工程と、前記第１の半導体基板１と前記第２の半導体基板２とを対向させて貼り合わせる工程とを備え、前記凸状の配線３３が前記凹状の配線１５に嵌め込まれ、前記凸状の層間絶縁膜１７が前記凹状の層間絶縁膜３６に嵌め込まれることを特徴とする半導体装置の製造方法。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、特に複数の半導体基板を貼り合わせる製造方法に関するものである。
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に望まれる高性能化、多機能化に伴い高集積度が進んでいる。集積度が高くなるとチップ面積が大きくなり、配線を引き伸ばすことによる動作速度の低下が問題になる。
そのため、配線の多層化によって短い配線、小さい配線抵抗を実現でき、動作を高速化し、チップ面積を縮小化することができる。
このような配線の多層化は、１枚の半導体基板上に最下位層から最上位層まで順次配線を形成する手法もあるが、配線の階層が増えるほど製造時間が長くなる。
そこで、例えば配線の階層を下層の配線と上層の配線というように２つに分けて、一方の半導体基板上に半導体素子と下層の配線を形成し、他方の半導体基板上に上層の配線を形成する。この２枚の半導体基板の配線が表出している表面を対向させて貼り合わせる技術、いわゆる貼り合わせ技術を用いた手法が提案されている。配線層を２つに分け並行して形成することができるので、製造時間を短縮することができる。
この貼り合わせ技術は、表面が平坦な２枚の半導体基板を貼り合わせるので、半導体基板の位置合わせを誤ると２枚の半導体基板に形成された配線がずれて貼り合わされてしまう。近年は半導体の微細化に伴って配線間隔が狭くなっている。このように貼り合わせがずれてしまうことによって、配線の短絡を引き起こす可能性が高くなる。
また、基板に対して水平方向の応力に弱く、貼り合わせた状態を維持することが困難である。
そこで、貼り合わせる前の半導体基板の一方の表面にストライプ状の凹凸パターンを形成し、他方の半導体基板の表面には一方の半導体基板に形成した凹凸パターンに対して噛み合うようなストライプ状の凹凸パターンを形成して、これらを貼り合わせる手法が提案されている（例えば、特許文献１参照。）。
この手法によると、表面に互いが噛み合うように凹凸パターンが形成されているので、互いに表面を対向させる際に多少ずれて貼り合わせても凹凸パターンがお互いに噛み合ってずれることがない。従って、大きな貼り合わせのマージンが得られる。
また、２枚の半導体基板表面の凹凸パターンが噛み合って貼り合わされているので、基板に対して水平方向に応力が加わってもずれにくく、貼り合わされた状態を維持することができる。
特開平８−１２５１２１号公報
特許文献１によると、一方の半導体基板上に半導体素子及び下層配線を形成し、他方の
半導体基板上に半導体素子及び上層配線を形成後、それぞれの半導体基板の表面にストライプ状の凹凸パターンを形成しなければならない。具体的には、配線が形成された表面にレジストを堆積し、このレジストを所定のマスクを用いてリソグラフィー技術によってパターン化する。このレジストパターンをマスクとしてイオンミリングによって、表面に形成するストライプ状の凹凸パターンは形成される。従って、レジストをパターン化する所定のマスクの位置合わせにずれが生じると、半導体基板の表面に形成される凹凸パターンに反映し、半導体基板の貼り合わせの際にずれが生じて、配線の短絡が生じてしまう可能性がある。
更には、それぞれ半導体基板上に配線を形成後にストライプ状の凹凸パターンを形成しなければならないので、本来の半導体素子や配線の形成とは異なる余分な製造工程が増えることになる。
そこで、本発明は貼り合わせ技術を用いて容易な製造工程を備えた半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために本発明の一態様によれば、１層以上の配線層を有し、前記配線層の配線間に形成された層間絶縁膜を有した第１の半導体基板の表出した第１の配線をエッチングして、前記第１の配線間に形成された第１の層間絶縁膜の表面を凸状、前記第１の配線の表面を凹状とする、前記第１の半導体基板の表面に凹凸を形成する第１のエッチング工程と、１層以上の配線層を有し、前記配線層の配線間に形成された層間絶縁膜を有した第２の半導体基板の表出した前記第１の配線と面対象に形成された第２の配線間に形成された第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜の表面を凹状、前記第２の配線の表面を凸状とする、前記第２の半導体基板の表面に凹凸を形成する第２のエッチング工程と、前記第１の半導体基板と前記第２の半導体基板とを対向させて貼り合わせる工程とを備え、前記凸状の第２の配線が前記凹状の第１の配線に嵌め込まれ、前記凸状の第１の層間絶縁膜が前記凹状の第２の層間絶縁膜に嵌め込まれることを特徴とする半導体装置の製造方法が提供される。
貼り合わせ技術を用いて容易な製造工程を備えた半導体装置の製造方法を提供することができる。
以下、図面を参照しながら本発明の実施の形態に係る半導体装置の製造方法について説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置を示した断面図である。
第１の基板１と第２の基板２のそれぞれの配線が表出した表面を対向して貼り合わせている。
第１の基板１は、半導体基板１０上にトランジスタ１１等からなる半導体素子が形成されている。半導体素子上には複数のコンタクト１２、第１の配線１３、第１のプラグ１４及び第２の配線１５が形成されている。
また、コンタクト１２及び第１の配線１３の間には、各配線を電気的に絶縁するため第１の層間絶縁膜１６が形成されている。また、第１のプラグ１４及び第２の配線１５の間
には、各配線を電気的に絶縁するため第２の層間絶縁膜１７が形成されている。
この第２の配線１５が表出している第１の基板１の表面は平坦ではなく、第２の配線１５の表面は第２の層間絶縁膜１７の表面よりも窪んでいる。従って、第１の基板１の表面は、第２の配線１５の領域が凹状、第２の層間絶縁膜１７の表域が凸状の凹凸が形成されている。
第２の基板２は、半導体基板３０上に複数の第３の配線３１、第２のプラグ３２、第４の配線３３及び第３のプラグ３４が形成されている。
また、第２のプラグ３２及び第３の配線３１の間には、各配線を電気的に絶縁するため第３の層間絶縁膜３５が形成されている。また、第３のプラグ３４及び第４の配線３３の間には各配線を電気的に絶縁するため第４の層間絶縁膜３６が形成されている。
この第４の配線３３が表出している第２の基板２の表面は平坦でなく、第４の層間絶縁膜３６の表面は第４の配線３３の表面よりも窪んでいる。従って、第２の基板２の表面は、第４の層間絶縁膜３６の領域が凹状、第４の配線３３の領域が凸状の凹凸が形成されている。
この第４の層間絶縁膜３６の窪みの深さは、第１の基板１の第２の配線１５の窪みの深さとほぼ同じである。
前述した第１及び第２の基板１，２は、第２の配線１５が露出している第１の基板１の表面と第４の配線３３が露出している第２の基板２の表面が対向するように貼り合わされている。
第１の基板１と第２の基板２は対向させた状態で、第２の配線１５と第４の配線３３が第１の基板１及び第２の基板２の表面に対して面対象に形成されている。なお、この第２の配線１５と第４の配線３３以外の配線、例えば第１の配線１３や第３の配線３１又はプラグやコンタクトは２枚の基板が必ずしも面対象である必要はない。
このように互いに表面が凹凸を有した基板を貼り合わせることによって、凹状の第２の配線１５に凸状の第４の配線３３が嵌め込まれ、凹状の第４の層間絶縁膜３６に凸状の第２の層間絶縁膜１７が嵌め込まれる構成になっている。
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について図２〜図５を用いて説明する。図２は第１の基板１の製造工程を表した断面図であり、図３は第２の基板２の製造工程を表した断面図である。そして図４〜５は、第１の基板１と第２の基板２とを貼り合わせる製造工程を表した断面図である。
先ず図２（ａ）において、第１の半導体基板１０に素子分離領域２１を形成し、続けて第１の半導体基板１０上にゲート絶縁膜２２、ゲート電極２３を形成後、第１の半導体基板１０に不純物イオンをドープして浅い拡散領域（エクステンション領域）２４を形成する。ゲート電極２３及びゲート絶縁膜２２の側面にゲート側壁絶縁膜２５形成後、更に半導体基板１０に不純物イオンをドープして深い拡散領域（ドレイン・ソース領域）２６を形成し、トランジスタ１１を形成する。
形成したトランジスタ１１を埋めるように酸化シリコン膜からなる第１の層間絶縁膜１６を堆積し、この第１の層間絶縁膜１６中にトランジスタ１１のコンタクト１２及び第１の配線１３を形成する。コンタクト１２は例えば周囲が窒化タンタル膜で覆われたタング
ステンから構成されている。第１の配線１３は例えば銅配線１３ａから構成されており、銅の第１の層間絶縁膜１６への拡散防止のために銅配線１３ａの周囲は窒化シリコン等からなるバリア膜１３ｂが形成されている。
次に、第１の配線１３の銅の拡散を防止するために、第１の層間絶縁膜１６及び第１の配線１３上に窒化シリコン膜１８を薄く堆積し、続けて第２の層間絶縁膜１７を堆積する。第２の層間絶縁膜１７中に銅から構成された第１のプラグ１４及び第２の配線１５をデュアルダマシン法によって同時に形成する。なお、これら第１のプラグ１４及び第２の配線１５の銅の周囲も銅の拡散防止のため窒化シリコン等のバリア膜１４ｂ，１５ｂで覆われている。第２の配線１５及び第１のプラグ１４の形成は第２の層間絶縁膜中に配線溝及びプラグ孔（図示せず）を形成する。この配線溝及びプラグ孔に窒化シリコン膜１４ｂ，１５ｂ、続けて銅１４ａ，１５ａを埋め込みＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって表面を平坦化する。従って、第２の層間絶縁膜１７と第２の配線１５の表面は平坦化されている。
次に図２（ｂ）に示すように、反応性イオンエッチング（以下、「ＲＩＥ法」という。）によって第２の配線１５の上面をエッチングする。このエッチング工程によって第２の配線１５の上面は削られて、第２の配線１５の表面は第２の層間絶縁膜の表面の位置よりも低くなり、第２の配線１５部分に窪みが生じる。
次に第２の基板２の製造工程は、先ず図３（ａ）において、第２の半導体基板３０上に酸化シリコン膜からなる第３の層間絶縁膜３５を堆積し、この第３の層間絶縁膜３５中に銅３１ａ，３２ａから構成された第３の配線３１及び第２のプラグ３２をデュアルダマシン法によって同時に形成する。第３の配線３１及び第２のプラグ３２の銅３１ａ，３２ａの周囲も銅の拡散防止のため窒化シリコン膜３１ｂ，３２ｂで覆われている。次に、第３の配線３１の銅の拡散を防止するために、第３の層間絶縁膜３５及び第３の配線３１上に窒化シリコン膜３７を薄く堆積し、続けて酸化シリコン膜からなる第４の層間絶縁膜３６を堆積する。第４の層間絶縁膜３６中に周囲を窒化シリコン膜３３ｂ，３４ｂで覆われた銅３３ａ，３４ａから構成された第４の配線３３及び第３のプラグ３４をデュアルダマシン法によって同時に形成する。なお、第４の配線３３は、第１の基板１の第２の配線１５と面対象に形成されている。
次に図３（ｂ）に示すように、ＲＩＥ法によって第４の層間絶縁膜３６の上面をエッチングする。このエッチング工程によって第４の層間絶縁膜３６の上面は削られて、第４の層間絶縁膜３６の表面は第４の配線３３の表面の位置よりも低くなり、第４の層間絶縁膜３６部分に窪みが生じる。この第４の層間絶縁膜３６の窪みの深さは、図２（ｂ）の第１の基板の製造工程において形成された第２の配線１５の窪みとほぼ同じ深さになっている。
図４に示すように、第１の基板１と第２の基板２は、第２の配線１５と第４の配線３３を向かい合わせて位置合わせをする。
次に図５に示すように、第１の基板１と第２の基板２を接着する。接着方法は、第１及び第２の基板１，２を加熱して押圧したり、基板間に接着剤を挿入してもよく、特定の接着方法には限らない。
凹状の第２の配線１５の窪みの深さは、凸状の第４の配線３３の突起の高さとほぼ同じである。従って、凸状の第４の配線３３の突起部分は、凹状の第２の配線１５の窪みに嵌め込まれる。
また、凹状の第４の層間絶縁膜３６の窪みの深さは、凸状の第２の層間絶縁膜１７の突起の高さとほぼ同じなので、凸状の第２の層間絶縁膜１７の突起部分は凹状の第４の層間絶縁膜３６の窪みに嵌め込まれる。
従って、凸状の第４の配線３３及び第２の層間絶縁膜１７がそれぞれ凹状の第２の配線１５及び第４の層間絶縁膜３６に嵌め込むことができる。
第１の基板１と第２の基板２が多少ずれて位置合わせが行われて貼り合わせようとしても、第４の配線３３が第２の配線１５の窪みに嵌め込まれるので、２枚の基板の位置がずれて貼り合わされることがない。
また、配線と層間絶縁膜が互いに嵌め込まれて接着されており、２つの基板の接着面積が大きいので、基板の水平方向の応力に対しても強くずれにくい。
第１の基板１の第２の配線１５の窪みと第２の基板２の第４の層間絶縁膜３６の窪みの形成は、単に第２の配線１５又は第４の層間絶縁膜３６をエッチングするので、マスクの必要がない。従って、マスクを位置合わせする工程が省け、マスク自体を用意する必要がない。マスクの位置合わせにずれが生じた場合の基板の貼り合わせのずれのためのマージンを考慮する必要がない。
従って、配線間隔の狭い半導体装置の微細化に対応した構造を形成することが可能となる。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
図６は第２の基板２の製造工程を示した断面図である。また、図７〜８は第１の基板１と第２の基板２とを貼り合わせる製造工程を示した断面図である。なお、第１の基板１の製造工程は第１の実施の形態で説明した製造工程と同様なので、説明を省略する。
図６（ａ）で示す第２の基板２が形成されるまでの製造工程は、第１の実施の形態において説明した図３（ａ）〜（ｂ）までの製造工程と同様なので、説明を省略する。
図６（ｂ）は、図６（ａ）で形成された第４の配線３３に対して反応性イオンによるＲＩＥ法による短時間のエッチングを行う。第４の配線３３は上面が削られるが、凸状の第４の配線３３は角部Ａが削られて丸みを帯びる。通常、角部のように正の曲率を有する部分では平坦部と比較してエッチングによる反応物の堆積が起こりにくいので、平坦部である第４の配線３３の上面よりも角部Ａが多く削られる。
なお、本工程はＲＩＥ法に限らず他の違法性エッチング又はウェットエッチング等の等方性エッチングを用いてもよい。
ここでの第４の配線３３のエッチング工程は、第４の配線３３の角部Ａが丸みを帯びる程度で止める。図６（ｂ）の製造工程によって、角部Ａが丸まった凸状の第４の配線３３を有する第２の基板２を形成する。
図７に示すように、第１の基板１と第２の基板２は、第２の配線１５と第４の配線３３を向かい合わせて位置合わせをする。
次に図８に示すように、第１の基板１と第２の基板２を接着する。接着方法は、第１の
実施の形態と同様に第１及び第２の基板１，２を加熱して押圧したり、基板間に接着剤を挿入してもよく、特定の接着方法に限られない。
第１の実施の形態と同様に、凹状の第２の配線１５の窪みの深さは、凸状の第４の配線３３の突起の高さとほぼ同じである。従って、凸状の第４の配線３３の突起部は、凹状の第２の配線１５の窪みに嵌め込まれる。
更に第２の実施の形態では、第２の基板２の第４の配線３３の角部Ａが丸まっているので、第１の基板１と貼り合わせる際の第１の基板１の第２の配線１５に形成された窪みに嵌め込み易くなり、基板の位置合わせに更にマージンを大きくすることができる。即ち、半導体装置の製造工程を容易にすることができる。
配線層の形成方法は、ダマシン法に限らない。通常のリソグラフィー技術とＲＩＥによる配線プロセスによっても本発明の効果を得ることできる。
また、前述した実施の形態において用いた配線や層間絶縁膜等の材料は実施の形態には限らない。
更には前述した実施の形態では、第１の基板１にのみトランジスタ１１等の半導体素子を形成いるが、これに限らず第２の基板２にも半導体素子を形成して、２つの基板を貼り合わせてもよい。
本発明の第１の実施の形態に係る半導体装置の断面図である。 本発明の第１の実施の形態に係る第１の基板の製造工程を示した断面図である。 本発明の第１の実施の形態に係る第２の基板の製造工程を示した断面図である。 本発明の第１の実施の形態に係る第１の基板と第２の基板とを貼り合わせる工程を示した断面図である。 本発明の第１の実施の形態に係る第１の基板と第２の基板とを貼り合わせる工程を示した断面図である。 本発明の第２の実施の形態に係る第２の基板の製造工程を示した断面図である。 本発明の第２の実施の形態に係る第１の基板と第２の基板とを貼り合わせる工程を示した断面図である。 本発明の第２の実施の形態に係る第１の基板と第２の基板とを貼り合わせる工程を示した断面図である。
符号の説明
１：第１の基板
２：第２の基板
１０：半導体基板
１１：トランジスタ
１２：コンタクト
１３：第１の配線
１４：第１のプラグ
１５：第２の配線
１６：第１の層間絶縁膜
１７：第２の層間絶縁膜
１８：窒化シリコン膜
２１：素子絶縁膜
２２：ゲート絶縁膜
２３：ゲート電極
２４：エクステンション領域
２５：ゲート側壁絶縁膜
２６：不純物領域
３０：半導体基板
３１：第３の配線
３２：第２のプラグ
３３：第４の配線
３４：第３のプラグ
３５：第３の層間絶縁膜
３６：第４の層間絶縁膜
３７：窒化シリコン膜

Claims (3)

  1. １層以上の配線層を有し、前記配線層の配線間に形成された層間絶縁膜を有した第１の半導体基板の表出した第１の配線をエッチングして、前記第１の配線間に形成された第１の層間絶縁膜の表面を凸状、前記第１の配線の表面を凹状とする、前記第１の半導体基板の表面に凹凸を形成する第１のエッチング工程と、
    １層以上の配線層を有し、前記配線層の配線間に形成された層間絶縁膜を有した第２の半導体基板の表出した前記第１の配線と面対象に形成された第２の配線間に形成された第２の層間絶縁膜をエッチングして、前記第２の層間絶縁膜の表面を凹状、前記第２の配線の表面を凸状とする、前記第２の半導体基板の表面に凹凸を形成する第２のエッチング工程と、
    前記第１の半導体基板と前記第２の半導体基板とを対向させて貼り合わせる工程と
    を備え、
    前記凸状の第２の配線が前記凹状の第１の配線に嵌め込まれ、前記凸状の第１の層間絶縁膜が前記凹状の第２の層間絶縁膜に嵌め込まれることを特徴とする半導体装置の製造方法。
  2. 前記凸状の第２の配線をエッチングし、前記凸状の第２の配線の角部を削る第３のエッチング工程を更に加えたことを特徴とする請求項１に記載した半導体装置の製造方法。
  3. 前記第２のエッチング工程は、
    前記第２の層間絶縁膜の凹部の深さを前記第１の配線の凹部の深さとほぼ同じ深さにエッチングすることを特徴とする請求項１又は請求項２に記載された半導体装置の製造方法。
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