KR100772016B1 - 반도체 칩 및 그 형성 방법 - Google Patents

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Abstract

반도체 칩 및 그 형성 방법을 제공한다. 이 칩은 반도체 소자가 형성된 제1 면, 제1 면에 대향된 제2 면, 테두리 측면, 및 제1 면으로부터 제2 면을 향하는 방향으로 테두리 측면에 형성된 홈을 포함한다.

Description

반도체 칩 및 그 형성 방법{SEMICONDUCTOR CHIP AND METHOD OF FORMING THE SAME}
도 1은 종래 웨이퍼의 휨(warpage) 현상을 설명하기 위한 측면도이다.
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 칩의 형성 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 4b는 각각 도 2a 내지 도 4a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 사시도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 평면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 칩을 형성 방법 중에서 홀의 다른 형성 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 11a는 본 발명의 다른 실시예에 따른 반도체 칩의 형성 방법을 설명하기 위한 평면도들이다.
도 10b 및 도 11b는 각각 도 10a 및 도 11a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 사시도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 평면도이다.
본 발명은 반도체 칩(semiconductor chip) 및 그 형성 방법에 관한 것이다.
고도로 발전하고 있는 산업분야에서 반도체 칩은 매우 중요한 요소로서 사용되고 있다. 반도체 칩에는 다양한 기능을 수행할 수 있는 다양한 반도체 소자가 형성될 수 있다. 통상적으로, 반도체 칩은 반도체 웨이퍼를 소정의 크기로 절단하여 형성될 수 있다. 즉, 반도체 웨이퍼에 반도체 공정들을 수행하여 복수개의 반도체 소자들이 각각 형성된 복수개의 칩 영역들을 형성한다. 칩 영역들은 스크라이브 영역에 의하여 서로 이격되어 있다. 스크라이브 영역을 따라 상기 반도체 웨이퍼를 절단하여 칩 영역들을 분리한다. 이때, 분리된 칩 영역은 반도체 칩에 해당한다. 이러한 반도체 칩은 패키지(package)화 되어 여러 산업 분야에서 사용 및/또는 응용되고 있다.
반도체 기술의 고집적화 경향이 심화됨에 따라, 반도체 패키지의 크기도 점점 감소되고 있다. 최근에는, 반도체 칩의 크기와 동일한 레벨(level)를 갖는 칩 사이즈 패키지가 제안되고 있다. 이러한 반도체 패키지의 크기가 작아짐으로써, 반도체 칩의 두께가 얇아지는 것이 요구되고 있다. 예컨대, 최근에 수십마이크로미터의 두께를 갖는 반도체 칩이 요구되고 있다.
이러한 반도체 칩의 얇은 두께는 여러가지 문제점들을 유발하고 있다. 예컨대, 반도체 웨이퍼를 얇은 두께로 그라인딩(grinding)함으로써, 얇은 두께의 반도 체 웨이퍼(semiconductor wafer)가 휘어지는 현상이 발생되고 있다. 이러한 휨 현상을 도 1에 도시하였다.
도 1은 종래 웨이퍼의 휨(warpage) 현상을 설명하기 위한 측면도이다.
도 1을 참조하면, 수십마이크로미터의 두께를 갖도록 반도체 웨이퍼(W)의 뒷면을 그라인딩(grinding) 하는 경우에, 도시된 바와 같이, 반도체 웨이퍼(W)는 휘어질 수 있다. 이는, 반도체 웨이퍼 상에 형성된 물질층들(ex, 산화층, 금속층등)의 스트레스(stress)에 기인한다. 이러한 휨 현상에 의하여 반도체 칩에 균열등이 발생되어 반도체 칩이 파손될 수 있다. 또한, 반도체 웨이퍼가 휘어짐으로써, 반도체 웨이퍼를 절단가공하는 것이 매우 어려워질 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 반도체 칩의 휨 현상을 최소화할 수 있는 반도체 칩 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 칩의 균열을 최소화할 수 있는 반도체 칩 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 반도체 칩의 휨 현상을 최소화함과 더불어 칩의 균열을 최소화할 수 있는 반도체 칩 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 칩을 제공한다. 이 반도체 칩은 반도체 소자가 형성된 제1 면; 상기 제1 면에 대향된 제2 면; 테두리 측면; 및 상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 상기 테두리 측면에 형성된 홈을 포함한다.
일 실시예에 따르면, 상기 테두리 측면은 제1 방향으로 연장된 제1 측면 및 제2 방향으로 연장된 제2 측면을 포함할 수 있다. 이때, 상기 홈은 상기 제1 측면과 상기 제2 측면이 만나는 모서리에 형성된 모서리 홈(corner goove)을 포함할 수 있다. 상기 모서리 홈의 내면은 오목한 둥근 형태인 것이 바람직하다. 상기 홈은 상기 제1 측면 및 상기 제2 측면 중에 선택된 적어도 하나에 형성된 변 홈(side groove)를 더 포함할 수 있다. 이 경우에, 상기 변 홈의 내면은 오목한 둥근 형태일 수 있다.
일 실시예에 따르면, 상기 테두리 측면은 제1 방향으로 연장된 제1 측면 및 제2 방향으로 연장된 제2 측면을 포함하고, 상기 홈은 상기 제1 측면 및 제2 측면 중에서 선택된 적어도 하나에 형성된 변 홈(side groove)을 포함할 수 있다. 이 경우에, 상기 제1 및 제2 측면들이 만나는 모서리는 둥근 형태일 수 있다. 상기 변 홈의 내면은 오목한 둥근 형태일 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 칩의 형성 방법을 제공한다. 이 방법은 2차원적으로 배열된 복수개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 영역이 형성된 제1 면과, 상기 제1 면에 대향된 제2 면을 갖는 웨이퍼를 준비하는 단계; 상기 스크라이브 영역의 일부분과 상기 칩 영역의 가장자리의 상기 반도체 웨이퍼를 관통하는 홀을 형성하는 단계; 및 상기 스크라이브 영역을 따라 상기 웨이퍼를 절단하여 상기 칩 영역들을 분리하는 단계를 포함한다. 이때, 상기 분리된 칩 영역은 반도체 칩이고, 상기 반도체 칩의 테두리 측면에는 상기 홀의 일부가 형성되어 있다.
일 실시예에 따르면, 상기 홀을 형성하는 단계는 상기 웨이퍼의 제1 면으로부터 소정의 깊이를 갖는 예비 홀을 형성하는 단계; 및 상기 예비 홀의 바닥면이 제거될때까지 상기 웨이퍼의 제2 면을 그라인딩(grinding)하여 상기 홀을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 예비 홀은 레이저 빔(laser beam)을 선택적으로 조사하여 형성하거나, 포토리소그라피 공정 및 식각 공정을 포함하는 패터닝 공정으로 형성할 수 있다.
일 실시예에 따르면, 상기 홀을 형성하는 단계는 상기 웨이퍼의 제2 면을 그라인딩하는 단계; 및 상기 그라인딩된 웨이퍼에 레이저 빔을 선택적으로 조사하여 상기 홀을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 스크라이브 영역은 제1 방향으로 연장된 제1 절단 영역 및 제2 방향으로 연장된 제2 절단 영역을 포함하고, 상기 반도체 칩의 테두리 측면은 상기 제1 방향으로 연장된 제1 측면 및 상기 제2 방향으로 연장된 제2 측면을 포함할 수 있다. 이 경우에, 상기 홀을 형성하는 단계는 상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 웨이퍼를 관통하는 교차점 홀을 형상하는 단계를 포함할 수 있다. 이때, 상기 교차점 홀은 원통 형태로 형성될 수 있다. 이에 따라, 상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리에 모서리 홈이 형성될 수 있다. 상기 홀을 형성하는 단계는 상기 제1 및 제2 절단 영역들 중에서 선택된 적어도 하나의 일부인 변부와 상기 변부에 인접한 상기 칩 영역의 변 가장자리의 웨이퍼를 관통하는 변 홀을 형성하는 단계를 더 포함할 수 있다. 상기 변 홀은 원통 형태로 형성될 수 있다. 이에 따라, 상기 변 홀에 의하여 상기 제1 및 제2 측면들 중에서 선택된 적어도 하나에 변 홈이 형성될 수 있다.
일 실시예에 따르면, 상기 홀을 형성하는 단계는 상기 제1 및 제2 절단 영역들 중에서 선택된 적어도 하나의 일부인 변부와 상기 변부에 인접한 상기 칩 영역의 변 가장자리의 웨이퍼를 관통하는 변 홀을 형성하는 단계를 포함할 수 있다. 이때, 상기 변 홀은 원통 형태로 형성될 수 있으며, 이에 따라, 상기 변 홀에 의하여 상기 제1 및 제2 측면들 중에서 선택된 적어도 하나에 변 홈이 형성될 수 있다. 이 경우에, 상기 홀을 형성하는 단계는 상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 웨이퍼를 관통하는 교차점 홀을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리가 둥근 형태로 형성될 수 있다.
일 실시예에 따르면, 상기 홀을 형성하는 단계는 상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 상기 웨이퍼를 관통하는 교차점 홀을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리가 둥근 형태로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 칩의 형성 방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 4b는 각각 도 2a 내지 도 4a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 2a 및 도 2b를 참조하면, 복수개의 칩 영역들(110) 및 스크라이브 영역(120, scribe region)이 형성된 제1 면(102)를 갖는 반도체 웨이퍼(100, 이하, 웨이퍼라 함)를 준비한다. 상기 반도체 웨이퍼는 상기 제1 면(102)에 대향된 제2 면(104)을 갖는다.
상기 복수개의 칩 영역들(110)은 상기 제1 면(102)에 2차원적으로 배열된다. 상기 각 칩 영역(110)에는 반도체 소자가 형성되어 있다. 상기 반도체 소자는 반도체 기억 소자, 로직(LOSIC) 소자 또는 논리 소자등일 수 있다. 상기 스크라이브 영역(120)은 상기 칩 영역들(110) 사이에 배치된다. 즉, 상기 칩 영역들(110)은 상기 스크라이브 영역(120)에 의하여 서로 이격되어 있다. 상기 스크라이브 영역(120)은 제1 방향으로 연장된 제1 절단 영역(115) 및 제2 방향으로 연장된 제2 절단 영 역(117)을 포함한다. 상기 제1 절단 영역(115)은 직선의 레인(lane) 형태일 수 있다. 물론, 상기 제2 절단 영역(117)도 직선의 레인(lane) 형태일 수 있다. 상기 제1 방향 및 상기 제2 방향은 서로 다른 방향인 것이 바람직하다. 특히, 상기 제1 및 제2 방향들은 서로 직교할 수 있다. 상기 스크라이브 영역(120)에 의하여 상기 칩 영역들(110)은 행 및 열을 따라 2차원적으로 서로 이격되어 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 웨이퍼(100)에 제1 예비 홀(125, first preliminary hole) 및 제2 예비 홀(130, second preliminary hole)을 형성한다. 상기 제1 및 제2 예비 홀들(125,130)은 상기 웨이퍼(100)의 제1 면(102)으로부터 소정의 깊이로 형성된다. 상기 제1 및 제2 예비 홀들(125,130)의 깊이는 상기 웨이퍼(100)의 두께 보다 작다. 상기 예비 홀들(125,130)의 깊이는 후속에 형성되는 반도체 칩의 두께와 동일하거나 큰 것이 바람직하다.
상기 제1 및 제2 예비 홀들(125,130)은 상기 스크라이브 영역(120)의 일부분과 상기 스크라이브 영역(120)의 일부분에 인접한 상기 칩 영역(110)의 가장자리(edge)에 형성된다. 구체적으로, 상기 제1 예비 홀(125)은 상기 제1 및 제2 절단 영역들(115,117)이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역(110)의 모서리 가장자리(corner edge)에 형성된다. 상기 제1 예비 홀(125)은 도시된 바와 같이 원통형태로 형성될 수 있다. 상기 제1 예비 홀(125)의 측면은 경사질 수 있다. 상기 제1 예비 홀(125)은 상기 교차하는 지점과 그것에 인접한 4개의 칩 영역들(110)의 모서리 가장자리들에 형성될 수 있다. 상기 제2 예비 홀(130)은 상기 제1 및 제2 절단 영역들(115,117) 중에 선택된 적어도 하나의 일부분인 변 부(side portion)와 상기 변부에 인접한 상기 칩 영역(110)의 변 가장자리(side edge)에 형성된다. 상기 제2 예비 홀(130)은 상기 변부에 인접한 한쌍의 칩 영역들(110)의 변 가장자리들에 형성된다. 상기 제2 예비 홀(130)은 원통 형태로 형성된다. 상기 제2 예비 홀(130)의 측면은 경사질수 있다.
상기 제1 예비 홀(125)과 상기 제2 예비 홀(130)은 서로 이격되어 있다. 또한, 상기 제1 예비 홀들(125)들도 서로 이격되어 있으며, 상기 제2 예비 홀들(130)도 서로 이격되어 있다. 상기 제1 및 제2 예비 홀들(125,130)은 상기 스크라이브 영역(120)을 따라 행 및 열 방향을 따라 2차원적으로 배열된다. 상기 제1 예비 홀(125)의 직경은 상기 제2 예비 홀(130)의 직경과 다를 수 있다. 특히, 상기 제1 예비 홀(125)의 직경은 상기 제2 에비 홀(130)의 직경에 비하여 클 수 있다. 이와는 달리, 상기 제1 및 제2 예비 홀들(125,130)의 직경들은 서로 동일할 수 있다.
상기 웨이퍼(100)에는 적어도 하나의 예비 홀(125,130)이 형성된다. 즉, 상기 웨이퍼(100)에는 하나 또는 복수개의 상기 제1 예비 홀(125)이 형성될 수 있다. 이와는 달리, 상기 웨이퍼(100)에는 하나 또는 복수개의 상기 제2 예비 홀(130)만이 형성될 수 있다. 이와는 또 다르게, 도시된 바와 같이, 상기 웨이퍼(100)에는 제1 및 제2 예비 홀들(125,130)이 모두 형성될 수 있다.
상기 제1 및 제2 예비 홀들(125,130)은 포토리소그라피 공정(photolithography process) 및 식각 공정을 포함하는 패터닝 공정으로 형성할 수 있다. 구체적으로, 상기 웨이퍼(100)의 제1 면 상에 포토리소그라피 공정으로 상기 제1 및 제2 예비 홀들(125,130)을 정의하는 마스크 패턴(미도시함)을 형성하 고, 상기 마스크 패턴을 마스크로 사용하여 상기 웨이퍼(100)를 식각하여 상기 제1 및 제2 예비 홀들(125,130)을 형성할 수 있다. 이와는 다르게, 상기 제1 및 제2 예비 홀들(125,130)은 레이저 빔(laser beam)을 이용하여 형성할 수 있다. 즉, 상기 레이저 빔을 상기 웨이퍼(100)의 제1 면에 선택적으로 조사하여 상기 제1 및 제2 예비 홀들(125,130)을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 및 제2 예비 홀들(125,130)을 갖는 상기 웨이퍼(100)의 제2 면(104)을 그라인딩(grinding)한다. 이때, 상기 제1 및 제2 예비 홀들(125,130)의 바닥면들이 제거될때까지 상기 웨이퍼(100)의 제2 면(104)을 그라인딩한다. 이에 따라, 상기 제1 예비 홀(125)의 바닥면이 제거되어 교차점 홀(125a)이 형성되고, 상기 제2 예비 홀(130)의 바닥면이 제거되어 변 홀(130a)이 형성된다. 상기 교차점 홀(125a) 및 변 홀(130a)은 그라인딩된 제2 면(104')을 갖는 웨이퍼(100')를 관통한다. 상기 교차점 홀(125a)은 상기 제1 및 제2 절단 영역들(115,117)이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역(110)의 모서리 가장자리의 웨이퍼(100')를 관통한다. 상기 변 홀(130a)은 상기 제1 및 제2 절단 영역들(115,117) 중에 선택된 적어도 하나의 일부분인 변부와 상기 변부에 인접한 상기 칩 영역(110)의 가장자리의 웨이퍼(100')를 관통한다.
이어서, 스크라이브 영역(120, 즉, 제1 및 제2 절단 영역들(115,117))을 따라, 상기 웨이퍼(100')를 절단(sawing)하여 상기 칩 영역들(110)을 분리한다. 상기 웨이퍼(100')는 절단날(dicing blade)에 의하여 절단될 수 있다. 이와는 달리, 상기 웨이퍼(100')는 레이저 빔에 의하여 절단될 수 있다. 상기 분리된 칩 영역은 도 5 및 도 6의 반도체 칩(110a)에 해당한다. 상기 반도체 칩(110a)을 도면을 참조하여 구체적으로 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 사시도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 평면도이다.
도 5 및 도 6을 참조하면, 반도체 칩(110a)은 반도체 소자가 형성된 제1 면(102a) 및 상기 제1 면(102a)에 대향된 제2 면(104a)을 포함한다. 또한, 상기 반도체 칩(110a)은 테두리 측면을 갖는다. 상기 테두리 측면은 상기 제1 면(102a)의 가장자리와 상기 제2 면(104a)의 가장자리를 연결한다. 상기 테두리 측면은 제1 방향으로 연장된 제1 측면(106a) 및 제2 방향으로 연장된 제2 측면(106b)과 상기 제1 및 제2 측면들(106a,106b)이 만나는 모서리를 포함한다. 상기 제1 및 제2 방향들은 서로 다른 방향인 것이 바람직하다. 특히, 상기 제1 및 제2 방향들은 서로 수직할 수 있다. 상기 테두리 측면은 4개의 측면들을 포함할 수 있다. 특히, 상기 테두리 측면은 서로 대향된 한쌍의 제1 측면들(106a) 및 서로 대향된 한쌍의 제2 측면들(106b)을 포함할 수 있다.
상기 테두리 측면에 상기 제1 면(102a)으로부터 상기 제2 면(104a)을 향하는 방향으로 홈들(126,131)이 배치된다. 구체적으로, 상기 제1 및 제2 측면들(106a,106b)이 만나는 모서리에 모서리 홈(126, corner groove)이 배치되고, 상기 제1 및 제2 측면들(106a,106b) 중에 선택된 적어도 하나에 변 홈(131, side groove)이 배치된다. 상기 모서리 홈(126)은 상술한 원통 형태의 교차점 홀(125a)의 일부분이고, 상기 변 홈(131)은 상술한 원통 형태의 변 홀(130a)의 일부분이다. 따라서, 상기 모서리 홈(126) 및 변 홈(131)의 내면들은 오목한 둥근 형태이다. 상기 제1 및 제2 측면들(106a,106b)의 각각에 복수개의 변 홈들(131)이 형성될 수 있다.
상기 반도체 칩(110a)은 적어도 하나의 홈(126,131)을 갖는다. 즉, 상기 반도체 칩(110a)은 하나 또는 복수개의 모서리 홈들(126)만을 가질 수 있다. 이와는 달리, 상기 반도체 칩(110a)는 하나 또는 복수개의 변 홈들(131)만을 가질 수 있다. 이와는 또 다르게, 상기 반도체 칩(110a)은 상기 상기 모서리 홈(126) 및 변 홈(131)을 모두 가질 수도 있다.
상술한 반도체 칩의 형성 방법에 따르면, 얇은 두께를 갖는 그라인딩된 웨이퍼(100')에 상기 홀들(125a,130a)을 형성한다. 상기 홀들(125a,130a)에 의하여 상기 웨이퍼(100')의 휨 현상이 최소화된다. 즉, 상기 홀들(125a,130a)에 의하여 상기 웨이퍼(100')에 형성된 물질층의 스트레스가 완화되어 상기 웨이퍼(100')의 휨 현상이 최소화된다. 물론, 상기 홀들(125a,130a)에 기인하여 형성된 상기 홈들(126,131)로 인하여 상기 반도체 칩(110a)의 휨 현상도 최소화된다.
또한, 상기 웨이퍼(100')을 절단하기 전에, 상기 교차점 홀(125a)에 의하여 상기 칩 영역(110)의 모서리에 상기 모서리 홈(126)이 형성된다. 이에 따라, 상기 웨이퍼(100')를 절단하거나 상기 반도체 칩(110a)을 핸드링할때, 상기 반도체 칩(110a)의 크랙(crack)을 최소화할 수 있다. 만약, 반도체 칩의 모서리가 각진상태인 경우, 절단 공정 및/또는 반도체 칩을 핸드링하는 과정에서 여러 마찰등에 의하여 각진 모서리에 크랙이 발생될 수 있다. 하지만, 상술한 상기 반도체 칩(110a)의 모서리에는 상기 모서리 홈(126)이 형성되어 있기 때문에, 상기 반도체 칩(110a)의 크랙을 최소화할 수 있다.
한편, 상기 홀들(125a,130a)은 다른 방법으로 형성될 수도 있다. 이를, 도면들을 참조하여 설명한다. 이 방법은 상술한 예비 홀들을 형성하는 방법을 요구하지 않는다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 칩을 형성 방법 중에서 홀의 다른 형성 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 웨이퍼(100)의 제1 면(102)에 반도체 소자를 보호하기 위한 접착 테이프(150)를 부착한다. 상기 접착 테이프(150)를 갖는 웨이퍼(100)를 척(160, chuck) 상에 로딩된다. 이때, 상기 접착 테이프(150)가 상기 척(160)의 상부면과 접촉하고, 상기 웨이퍼(100)의 제2 면(104)은 위로 향하여 노출된다. 상기 웨이퍼(100)는 상기 척(160)의 웨이퍼를 고정시키는 수단에 의해 상기 척(160) 상에 고정될 수 있다. 예컨대, 상기 웨이퍼(100)는 상기 척(160)에 의해 공급되는 진공압에 의해 고정될 수 있다.
도 8을 참조하면, 상기 웨이퍼(100)의 제2 면(104)을 그라인딩한다. 이로써, 그라인딩된 제2 면(104')을 갖는 웨이퍼(100')는 타겟(target)의 두께로 형성된다.
도 9를 참조하면, 상기 웨이퍼(100')를 관통하는 교차점 홀(125a) 및 변 홀(130a)을 형성한다. 이 경우에, 상기 교차점 홀(125a) 및 변 홀(130a)은 레이저 빔을 이용하여 형성할 수 있다. 즉, 상기 척(160)의 상부에 레이저빔을 조사하는 수단을 배치시키고, 상기 웨이퍼(100')에 상기 레이저 빔을 선택적으로 조사하여 상기 교차점 홀(125a) 및 변 홀(130a)을 형성한다. 상기 그라인딩 공정과 상기 레 이저 빔을 조사하여 상기 홀들(125a,130a)를 형성하는 공정은 상기 척(160)을 포함하는 반도체 장비에서 인시츄(in-situ)로 형성될 수 있다. 상기 레이저 빔을 조사하는 웨이퍼(100')의 위치는 상기 척(160) 및/또는 상기 레이저 빔을 조사하는 수단을 이동시켜 제어할 수 있다.
(제2 실시예)
본 실시예에서는, 다른 형태의 교차점 홀을 개시한다. 본 실시예에 따른 반도체 칩 및 그 형성 방법은 상술한 제1 실시예와 유사하다. 따라서, 동일한 구성요소는 동일한 참조부호를 사용한다.
도 10a 및 도 11a는 본 발명의 다른 실시예에 따른 반도체 칩의 형성 방법을 설명하기 위한 평면도들이고, 도 10b 및 도 11b는 각각 도 10a 및 도 11a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 10a 및 도 10b를 참조하면, 복수개의 칩 영역들(110) 및 상기 칩 영역들(110) 사이의 스크라이브 영역(120)이 형성된 제1 면(102)과 상기 제1 면(102)에 대향된 제2 면(104)을 갖는 웨이퍼(100)를 준비한다. 상기 칩 영역들(110) 및 스크라인 영역(120)은 상술한 제1 실시예와 동일하다.
상기 웨이퍼(100)의 제1 면(102)으로부터 소정의 깊이를 갖는 제1 예비 홀(135) 및 제2 예비 홀(130)을 형성한다. 상기 제1 및 제2 예비 홀들(135,130)의 깊이는 후속에 형성되는 반도체 칩의 두께와 동일하거나 큰 것이 바람직하다.
상기 제1 및 제2 예비 홀들(135,130)은 상기 스크라이브 영역(120)의 일부분과 그것에 인접한 상기 칩 영역(110)의 가장자리에 형성된다. 상기 제1 예비 홀(135)은 상기 스크라이브 영역(120)에 포함된 제1 및 제2 절단 영역들(115,117)이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역(110)의 모서리 가장자리에 형성된다. 상기 제1 예비 홀(135)은 상기 칩 영역(110)의 모서리가 둥근 형태로 형성되도록 형성한다. 즉, 상기 제1 예비 홀(135)은 도시된 바와 같이 곡면 측면을 포함한다. 이때, 상기 곡면 측면은 상기 제1 예비 홀(135)의 내부로 볼록한 형태이다. 즉, 상기 제1 예비 홀(135)의 내부에서 볼때, 상기 곡면 측면은 볼록한 곡면이다. 이와는 반대로, 상기 제1 예비 홀(135)의 외부에서 볼때, 상기 곡면 측면은 오목한 곡면이다. 이러한 상기 제1 예비 홀(135)에 의하여 상기 칩 영역(110)의 모서리는 둥근 형태로 형성된다. 상기 제1 예비 홀(135)의 측면은 경사지게 형성될 수 있다. 상기 제2 예비 홀(130)은 상술한 제1 실시예와 동일한 형태이다.
상기 제1 및 제2 예비 홀들(135,130)은 서로 이격되어 있다. 상기 제1 및 제2 예비 홀들(135,130)은 상기 스크라이브 영역(120)을 따라 행 및 열방향으로 2차원적으로 배열된다.
상술한 제1 실시예와 같이, 상기 제1 및 제2 예비 홀들(135,130)은 포토리소그라피 공정 및 식각 공정을 포함하는 패터닝 공정으로 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 예비 홀들(135,130)은 레이저 빔을 선택적으로 조사하여 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 및 제2 예비 홀들(135,130)의 바닥면이 제거될때까지 상기 웨이퍼(100)의 제2 면(104)을 그라인딩한다. 이에 따라, 상기 그라인딩된 제2 면(104')을 갖는 웨이퍼(100')를 관통하는 교차점 홀(135a) 및 변 홀(130a)이 형성된다. 상기 제1 예비 홀(135)의 바닥면이 제거되어 상기 교차점 홀(135a)이 형성되고, 상기 제2 예비 홀(130)의 바닥면이 제거되어 상기 변 홀(130a)이 형성된다.
이어서, 스크라이브 영역(120)을 따라 상기 웨이퍼(100')를 절단하여 상기 칩 영역들(110)을 분리한다. 상기 웨이퍼(100')는 절단날(dicing blade) 또는 레이저 빔에 의해 절단될 수 있다. 상기 분리된 칩 영역은 도 12 및 도 13에 도시된 반도체 칩(110a')에 해당한다. 상기 반도체 칩(110a')을 도면을 참조하여 구체적으로 설명한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 사시도이고, 도 13은 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 평면도이다.
도 12 및 도 13을 참조하면, 반도체 칩(110a')은 반도체 소자가 형성된 제1 면(102a') 및 상기 제1 면(102a')에 대향된 제2 면(104a')을 포함한다. 그리고, 상기 반도체 칩(110a')은 테두리 측면을 더 포함한다. 상기 테두리 측면은 제1 방향으로 연장된 제1 측면(106a'), 제2 방향으로 연장된 제2 측면(106b') 및 상기 제1 및 제2 측면들(106a,106b)이 만나는 모서리를 포함한다. 상기 제1 및 제2 방향들은 서로 다른 방향인 것이 바람직하다. 예컨대, 상기 제1 및 제2 방향들은 서로 수직할 수 있다. 상기 테두리 측면은 4개의 측면들을 포함할 수 있다. 예컨대, 상기 테두리 측면은 서로 대향된 한쌍의 제1 측면들(106a') 및 서로 대향된 한쌍의 제2 측면들(106b')을 포함할 수 있다.
상기 테두리 측면에 상기 제1 면(102a')으로부터 상기 제2 면(104a')을 향하는 적어도 하나의 변 홈(131)이 배치된다. 상기 변 홈(131)은 상기 제1 및 제2 측면들(106a',106b') 중에서 선택된 적어도 하나에 배치된다. 상기 변 홈(131)은 상술한 변 홀(130a)의 일부분에 해당한다. 상기 제1 및 제2 측면들(106a',106b')이 만나는 모서리는 둥근 형태로 형성되어 있다. 둥근 형태의 상기 모서리는 상술한 상기 교차점 홀(135a)의 측벽의 일부분이다.
상술한 반도체 칩의 형성 방법에 따르면, 상기 웨이퍼(100')에 상기 홀들(135a,130a)을 형성함으로써 얇은 두께의 상기 웨이퍼(100')의 휨 현상을 최소화할 수 있다. 또한, 상기 변 홈(131) 및/또는 둥근 모서리에 의하여 상기 반도체 칩(110a')의 휨 현상도 최소화된다.
또한, 상기 변 홈(131) 및/또는 둥근 모서리로 인하여 절단 공정 및/또는 반도체 칩(110a')의 핸드링시 발생될 수 있는 크랙을 최소화할 수 있다.
한편, 상기 교차점 홀(135a) 및 변 홀(130a)은 도 7 내지 도 9를 참조하여 설명한 방법으로 형성될 수도 있다. 다시 말해서, 상기 웨이퍼(100)의 제2 면(104)을 그라인딩한 후에, 그라인딩된 제2 면(104')에 선택적으로 레이저 빔을 조사하여 상기 교차점 홀(135a) 및 변 홀(130a)을 형성할 수 있다. 이 경우에, 그라인딩 공정과 레이저 빔을 조사하여 홀(135a,130a)을 형성하는 공정은 인시츄(in-situ)로 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 칩 영역들 및 스크라이브 영역을 갖는 웨이퍼를 관통하는 홀을 형성한다. 이에 따라, 얇은 두께의 웨이퍼에 가해지는 스트레스를 완화시켜 웨이퍼의 휨 현상을 최소화할 수 있다. 또한, 상기 홀은 상기 스크라이브 영역의 일부분과 그것에 인접한 상기 칩 영역의 가장자리에 형성된다. 이로써, 반도체 칩에는 상기 홀의 일부가 형성된다. 그 결과, 반도체 칩의 휨 현상도 최소화할 수 있다. 이에 더하여, 상기 반도체 칩의 모서리는 상기 홀에 의하여 홈이 형성되거나 둥근 형태로 형성된다. 이에 따라, 절단 공정 및/또는 반도체 칩의 핸드링시 발생될 수 있는 크랙을 최소화할 수 있다.

Claims (18)

  1. 반도체 소자가 형성된 제1 면;
    상기 제1 면에 대향된 제2 면;
    테두리 측면; 및
    상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 상기 테두리 측면에 형성된 홈을 포함하되,
    상기 테두리 측면은 제1 방향으로 연장된 제1 측면 및 제2 방향으로 연장된 제2 측면을 포함하고, 상기 홈은 상기 제1 측면과 상기 제2 측면이 만나는 모서리에 형성된 모서리 홈(corner goove) 및 상기 제1 측면 및 상기 제2 측면 중에 선택된 적어도 하나에 형성된 변 홈(side groove)을 포함하는 반도체 칩.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 모서리 홈의 내면은 오목한 둥근 형태인 반도체 칩.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 변 홈의 내면은 오목한 둥근 형태인 반도체 칩.
  6. 반도체 소자가 형성된 제1 면;
    상기 제1 면에 대향된 제2 면;
    테두리 측면; 및
    상기 제1 면으로부터 상기 제2 면을 향하는 방향으로 상기 테두리 측면에 형성된 홈을 포함하되,
    상기 테두리 측면은 제1 방향으로 연장된 제1 측면 및 제2 방향으로 연장된 제2 측면을 포함하고, 상기 홈은 상기 제1 측면 및 제2 측면 중에서 선택된 적어도 하나에 형성된 변 홈(side groove)을 포함하며, 상기 제1 측면 및 상기 제2 측면이 만나는 모서리는 볼록한 둥근 형태인 반도체 칩.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 변 홈의 내면은 오목한 둥근 형태인 반도체 칩.
  9. 삭제
  10. 2차원적으로 배열된 복수개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 영역이 형성된 제1 면과, 상기 제1 면에 대향된 제2 면을 갖는 웨이퍼를 준비하는 단계;
    상기 스크라이브 영역의 일부분과 상기 칩 영역의 가장자리의 상기 반도체 웨이퍼를 관통하는 홀을 형성하는 단계; 및
    상기 스크라이브 영역을 따라 상기 웨이퍼를 절단하여 상기 칩 영역들을 분리하는 단계를 포함하되, 상기 분리된 칩 영역은 반도체 칩이고, 상기 반도체 칩의 테두리 측면에는 상기 홀의 일부가 형성되어 있고,
    상기 홀을 형성하는 단계는,
    상기 웨이퍼의 제1 면으로부터 소정의 깊이를 갖는 예비 홀을 형성하는 단계; 및
    상기 예비 홀의 바닥면이 제거될때까지 상기 웨이퍼의 제2 면을 그라인딩(grinding)하여 상기 홀을 형성하는 단계를 포함하는 반도체 칩의 형성 방법.
  11. 제 10 항에 있어서,
    상기 예비 홀은 레이저 빔(laser beam)을 선택적으로 조사하여 형성하거나, 포토리소그라피 공정 및 식각 공정을 포함하는 패터닝 공정으로 형성하는 반도체 칩의 형성 방법.
  12. 2차원적으로 배열된 복수개의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 영역이 형성된 제1 면과, 상기 제1 면에 대향된 제2 면을 갖는 웨이퍼를 준비하는 단계;
    상기 스크라이브 영역의 일부분과 상기 칩 영역의 가장자리의 상기 반도체 웨이퍼를 관통하는 홀을 형성하는 단계; 및
    상기 스크라이브 영역을 따라 상기 웨이퍼를 절단하여 상기 칩 영역들을 분리하는 단계를 포함하되, 상기 분리된 칩 영역은 반도체 칩이고, 상기 반도체 칩의 테두리 측면에는 상기 홀의 일부가 형성되어 있고,
    상기 홀을 형성하는 단계는,
    상기 웨이퍼의 제2 면을 그라인딩하는 단계; 및
    상기 그라인딩된 웨이퍼에 레이저 빔을 선택적으로 조사하여 상기 홀을 형성하는 단계를 포함하는 반도체 칩의 형성 방법.
  13. 제 10 항 내지 제 12 항 중에 어느 한 항에 있어서,
    상기 스크라이브 영역은 제1 방향으로 연장된 제1 절단 영역 및 제2 방향으로 연장된 제2 절단 영역을 포함하고,
    상기 반도체 칩의 테두리 측면은 상기 제1 방향으로 연장된 제1 측면 및 상기 제2 방향으로 연장된 제2 측면을 포함하는 반도체 칩의 형성 방법.
  14. 제 13 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 웨이퍼를 관통하는 교차점 홀을 형상하는 단계를 포함하되,
    상기 교차점 홀은 원통 형태이고, 상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리에 모서리 홈이 형성되는 반도체 칩의 형성 방법.
  15. 제 14 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 제1 및 제2 절단 영역들 중에서 선택된 적어도 하나의 일부인 변부와 상기 변부에 인접한 상기 칩 영역의 변 가장자리의 웨이퍼를 관통하는 변 홀을 형성하는 단계를 더 포함하되,
    상기 변 홀은 원통 형태이고, 상기 변 홀에 의하여 상기 제1 및 제2 측면들 중에서 선택된 적어도 하나에 변 홈이 형성되는 반도체 칩의 형성 방법.
  16. 제 13 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 제1 및 제2 절단 영역들 중에서 선택된 적어도 하나의 일부인 변부와 상기 변부에 인접한 상기 칩 영역의 변 가장자리의 웨이퍼를 관통하는 변 홀을 형성하는 단계를 포함하되,
    상기 변 홀은 원통 형태이고, 상기 변 홀에 의하여 상기 제1 및 제2 측면들 중에서 선택된 적어도 하나에 변 홈이 형성되는 반도체 칩의 형성 방법.
  17. 제 16 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 웨이퍼를 관통하는 교차점 홀을 형성하는 단계를 더 포함하되,
    상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리가 둥근 형태로 형성되는 반도체 칩의 형성 방법.
  18. 제 13 항에 있어서,
    상기 홀을 형성하는 단계는,
    상기 제1 및 제2 절단 영역들이 교차하는 지점과 상기 교차하는 지점에 인접한 상기 칩 영역의 모서리 가장자리의 상기 웨이퍼를 관통하는 교차점 홀을 형성하는 단계를 포함하되,
    상기 교차점 홀에 의하여 상기 제1 및 제2 측면들이 만나는 모서리가 둥근 형태로 형성되는 반도체 칩의 형성 방법.
KR1020060065552A 2006-07-12 2006-07-12 반도체 칩 및 그 형성 방법 KR100772016B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101446288B1 (ko) 2008-03-25 2014-10-01 삼성전자주식회사 반도체 장치의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58101508A (ja) * 1981-12-14 1983-06-16 Nippon Telegr & Teleph Corp <Ntt> アンテナ装置
JP2009099681A (ja) * 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法
US20100200957A1 (en) * 2009-02-06 2010-08-12 Qualcomm Incorporated Scribe-Line Through Silicon Vias
US8378458B2 (en) * 2010-03-22 2013-02-19 Advanced Micro Devices, Inc. Semiconductor chip with a rounded corner
JP5480923B2 (ja) 2011-05-13 2014-04-23 シャープ株式会社 半導体モジュールの製造方法及び半導体モジュール
US8940618B2 (en) * 2012-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for cutting semiconductor wafers
JP5930840B2 (ja) * 2012-05-22 2016-06-08 株式会社ディスコ 板状物の加工方法
US9053952B2 (en) * 2012-09-28 2015-06-09 Apple Inc. Silicon shaping
JP6441025B2 (ja) * 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法
TWI671812B (zh) * 2013-11-13 2019-09-11 東芝股份有限公司 半導體晶片之製造方法、半導體晶片及半導體裝置
JP6223801B2 (ja) * 2013-12-05 2017-11-01 株式会社ディスコ 光デバイスウェーハの加工方法
US9728518B2 (en) 2014-04-01 2017-08-08 Ati Technologies Ulc Interconnect etch with polymer layer edge protection
JP6579981B2 (ja) * 2016-03-11 2019-09-25 三菱電機株式会社 半導体ウエハおよびその製造方法
US20180015569A1 (en) * 2016-07-18 2018-01-18 Nanya Technology Corporation Chip and method of manufacturing chips
CN108206161B (zh) * 2016-12-20 2020-06-02 晟碟半导体（上海）有限公司 包含角部凹陷的半导体装置
DE102020215554A1 (de) 2020-12-09 2022-06-09 Robert Bosch Gesellschaft mit beschränkter Haftung Substratscheibe, Verfahren zum Herstellen einer Substratscheibe und Verfahren zum Herstellen einer Mehrzahl von Bauelementen
US20220271019A1 (en) * 2021-02-25 2022-08-25 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065665A (ja) * 1992-04-20 1994-01-14 Mitsubishi Heavy Ind Ltd Ｉｃチップの側面に電極を形成する方法及びマルチｉｃチップ
JP2005252178A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置の製造方法及びその製造装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880011A (en) * 1996-06-19 1999-03-09 Pacific Trinetics Corporation Method and apparatus for manufacturing pre-terminated chips
US6162703A (en) * 1998-02-23 2000-12-19 Micron Technology, Inc. Packaging die preparation
DE10308855A1 (de) * 2003-02-27 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben
US7211500B2 (en) * 2004-09-27 2007-05-01 United Microelectronics Corp. Pre-process before cutting a wafer and method of cutting a wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065665A (ja) * 1992-04-20 1994-01-14 Mitsubishi Heavy Ind Ltd Ｉｃチップの側面に電極を形成する方法及びマルチｉｃチップ
JP2005252178A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置の製造方法及びその製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101446288B1 (ko) 2008-03-25 2014-10-01 삼성전자주식회사 반도체 장치의 제조 방법

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