KR102210294B1 - 칩 정렬 방법 - Google Patents

칩 정렬 방법 Download PDF

Info

Publication number
KR102210294B1
KR102210294B1 KR1020150030235A KR20150030235A KR102210294B1 KR 102210294 B1 KR102210294 B1 KR 102210294B1 KR 1020150030235 A KR1020150030235 A KR 1020150030235A KR 20150030235 A KR20150030235 A KR 20150030235A KR 102210294 B1 KR102210294 B1 KR 102210294B1
Authority
KR
South Korea
Prior art keywords
chip
liquid
wafer
chips
chip placement
Prior art date
Application number
KR1020150030235A
Other languages
English (en)
Other versions
KR20150106343A (ko
Inventor
가즈마 세키야
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20150106343A publication Critical patent/KR20150106343A/ko
Application granted granted Critical
Publication of KR102210294B1 publication Critical patent/KR102210294B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29194—Material with a principal constituent of the material being a liquid not provided for in groups H01L2224/291 - H01L2224/29191
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80904—Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of an encapsulation layer or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83085—Bonding environment being a liquid, e.g. for fluidic self-assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9205—Intermediate bonding steps, i.e. partial connection of the semiconductor or solid-state body during the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95053—Bonding environment
    • H01L2224/95085—Bonding environment being a liquid, e.g. for fluidic self-assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Dicing (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

본 발명은 칩을 높은 정밀도로 정렬시킬 수 있는 칩 정렬 방법을 제공한다.
복수의 칩(19)을 웨이퍼(11) 상에 정렬시키는 칩 정렬 방법으로서, 웨이퍼의 표면(11a)측에 칩 배치 영역(15)을 각각 구획하는 교차하는 복수의 홈(13)을 형성하는 홈 형성 단계와, 칩 배치 영역에 액체(17)를 공급하는 액체 공급 단계와, 액체 공급 단계를 실시한 후, 액체 상에 칩을 배치하고 액체의 표면 장력으로 칩을 칩 배치 영역에 위치시키는 칩 배치 단계와, 칩 배치 단계를 실시한 후, 액체를 제거함으로써 웨이퍼 상에 복수의 칩을 정렬시키는 액체 제거 단계를 포함하는 구성으로 하였다.

Description

칩 정렬 방법{METHOD OF ALIGNING CHIP}
본 발명은 복수의 칩을 정렬시키기 위한 칩 정렬 방법에 관한 것이다.
최근, 웨이퍼 레벨의 재배선 기술을 이용하여 디바이스 칩(칩) 밖에 재배선층을 형성하는 FOWLP(Fan-Out Wafer Level Package)라고 불리는 패키지의 제조가 개시되었다(예컨대, 특허문헌 1 참조). FOWLP는 칩과 패키지 기판의 접속을 박막의 배선층으로 행하기 때문에, 와이어 본딩 등을 이용하는 종래의 패키지와 비교하여 소형화에 유리하다.
FOWLP의 제조에는, 예컨대, 칩 퍼스트(Chip-first)법이라고 불리는 프로세스가 채용된다. 칩 퍼스트법에서는, 먼저, 임의의 간격으로 배열한 칩을 수지 등으로 밀봉하여 유사 웨이퍼를 형성하고, 이 유사 웨이퍼에 배선층을 형성한다. 그 후, 칩 사이의 분할 예정 라인을 따라 유사 웨이퍼를 분할함으로써, 복수의 패키지를 얻을 수 있다.
또한, 배선층을 형성한 지지 웨이퍼에 칩을 배열하여 수지 등으로 밀봉하고, 그 후, 지지 웨이퍼를 제거하여 복수의 패키지로 분할하는 RDL 퍼스트(Redistribution Layer-first)법이라고 불리는 프로세스가 채용되는 경우도 있다. 이 RDL 퍼스트법에서는, 예컨대, 배선층의 불량 부분을 피하여 칩을 배열할 수 있기 때문에, 칩 퍼스트법과 비교하여 수율을 높이기 쉽다.
일본 특허 공개 제2013-58520호 공보
그런데, 전술한 칩 퍼스트법이나 RDL 퍼스트법에서는, 고밀도로 형성되는 배선층과의 접속을 확실하게 행하기 위해서 칩을 높은 정밀도로 정렬시킬 필요가 있다. 그러나, 칩을 정렬시키는 이송 장치는, 예컨대, 각 칩의 외주 가장자리를 기준으로 이송 전의 포지션을 판정하여 이송 후의 포지션을 결정하고 있기 때문에, 이송 후의 칩의 포지션에 수10 ㎛ 정도의 어긋남이 발생하는 경우가 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 칩을 높은 정밀도로 정렬시킬 수 있는 칩 정렬 방법을 제공하는 것이다.
본 발명에 의하면, 복수의 칩을 웨이퍼 상에 정렬시키는 칩 정렬 방법으로서, 웨이퍼의 표면측에 칩 배치 영역을 각각 구획하는 교차하는 복수의 홈을 형성하는 홈 형성 단계와, 상기 칩 배치 영역에 액체를 공급하는 액체 공급 단계와, 이 액체 공급 단계를 실시한 후, 상기 액체 상에 칩을 배치하고 상기 액체의 표면 장력으로 칩을 상기 칩 배치 영역에 위치시키는 칩 배치 단계와, 이 칩 배치 단계를 실시한 후, 상기 액체를 제거함으로써 상기 웨이퍼 상에 복수의 칩을 정렬시키는 액체 제거 단계를 포함하는 것을 특징으로 하는 칩 정렬 방법이 제공된다.
또한, 본 발명에 있어서, 상기 액체 제거 단계는, 복수의 칩이 상기 액체를 통해 배치된 웨이퍼를 진공 중에 배치함으로써 실시되는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 액체는, 칩을 상기 웨이퍼 상에 고정하는 접착제 성분을 포함하는 것이 바람직하다.
본 발명에 따른 칩 정렬 방법에서는, 웨이퍼의 표면측에 칩 배치 영역을 구획하는 복수의 홈을 형성한 후에, 이 칩 배치 영역에 액체를 공급하여 칩을 배치하기 때문에, 배치된 칩은 액체의 표면 장력에 의해 칩 배치 영역에 위치하게 된다.
그 후, 칩 배치 영역의 액체를 제거하면, 복수의 칩을 웨이퍼 상에 정렬시킬 수 있다. 이와 같이, 본 발명의 칩 정렬 방법에 의하면, 액체의 표면 장력을 이용하여 칩을 높은 정밀도로 정렬시킬 수 있다.
도 1의 (a)는 실시형태 1에 따른 홈 형성 단계를 모식적으로 도시한 사시도이고, 도 1의 (b)는 홈 형성 단계를 모식적으로 도시한 단면도이다.
도 2는 실시형태 1에 따른 액체 공급 단계를 모식적으로 도시한 단면도이다.
도 3의 (a)는 실시형태 1에 따른 칩 배치 단계를 모식적으로 도시한 단면도이고, 도 3의 (b)는 칩 배치 영역에 칩이 위치된 상태를 모식적으로 도시한 단면도이다.
도 4는 실시형태 1에 따른 액체 제거 단계를 모식적으로 도시한 단면도이다.
도 5는 실시형태 2에 따른 홈 형성 단계를 모식적으로 도시한 단면도이다.
도 6은 실시형태 2에 따른 액체 공급 단계를 모식적으로 도시한 단면도이다.
도 7의 (a)는 실시형태 2에 따른 칩 배치 단계를 모식적으로 도시한 단면도이고, 도 7의 (b)는 칩 배치 영역에 칩이 위치된 상태를 모식적으로 도시한 단면도이다.
도 8은 실시형태 2에 따른 액체 제거 단계를 모식적으로 도시한 단면도이다.
도 9는 변형예에 따른 칩 정렬 방법을 모식적으로 도시한 단면도이다.
첨부 도면을 참조하여, 본 발명의 실시형태에 대해 설명한다. 본 발명에 따른 칩 정렬 방법은, 홈 형성 단계(도 1, 도 5 참조), 액체 공급 단계(도 2, 도 6 참조), 칩 배치 단계(도 3, 도 7 참조), 액체 제거 단계(도 4, 도 8 참조)를 포함한다.
홈 형성 단계에서는, 웨이퍼의 표면측에 칩 배치 영역을 구획하는 복수의 홈을 형성한다. 액체 공급 단계에서는, 구획된 복수의 칩 배치 영역에 각각 액체를 공급한다. 칩 배치 단계에서는, 공급된 액체와 접촉하도록 칩을 배치하고, 액체의 표면 장력을 칩에 작용시킨다. 액체 제거 단계에서는, 액체를 제거하여, 칩을 웨이퍼 상에 정렬시킨다.
이하, 본 발명에 따른 칩 정렬 방법에 대해 상세히 설명한다. 한편, 이하에 나타내는 실시형태 1에서는, 크기가 동일한 복수의 칩을 웨이퍼 상에 정렬시키는 칩 정렬 방법에 대해 설명하고, 실시형태 2에서는, 크기가 상이한 복수의 칩을 웨이퍼 상에 정렬시키는 칩 정렬 방법에 대해 설명한다.
(실시형태 1)
본 실시형태에서는, 크기가 동일한 복수의 칩을 웨이퍼 상에 정렬시키는 칩 정렬 방법에 대해 설명한다. 본 실시형태의 칩 정렬 방법에서는, 먼저, 칩을 정렬시키는 웨이퍼의 표면측에, 칩 배치 영역을 구획하는 복수의 홈을 형성하는 홈 형성 단계를 실시한다.
도 1의 (a)는 홈 형성 단계를 모식적으로 도시한 사시도이고, 도 1의 (b)는 홈 형성 단계를 모식적으로 도시한 단면도이다. 도 1의 (a) 및 도 1의 (b)에 도시한 바와 같이, 웨이퍼(11)는 원반형의 반도체 웨이퍼 등이며, 칩을 정렬시키기 위한 대략 평탄한 표면(11a)을 구비하고 있다.
홈 형성 단계에서는, 이 웨이퍼(11)의 표면(11a)측에 교차하는 복수의 홈(13)을 형성한다. 웨이퍼(11)의 표면(11a)측은 복수의 홈(13)에 의해 칩을 배치하기 위한 복수의 칩 배치 영역(15)으로 구획된다.
홈(13)은, 예컨대, 회전하는 원환형의 절삭 블레이드를 웨이퍼(11)의 표면(11a)으로부터 소정의 깊이까지 절입시키고, 절삭 블레이드와 웨이퍼(11)를 상대적으로 이동시킴으로써 형성할 수 있다. 또한, 웨이퍼(11)에 흡수되기 쉬운 파장의 레이저 빔을 조사하여, 표면(11a)측을 어블레이션시킴으로써 홈(13)을 형성해도 좋다.
홈(13)의 폭, 깊이, 위치, 수 등의 조건은, 정렬시키는 칩의 형상, 크기, 중량, 배치(간격) 등에 따라 변경된다. 예컨대, 본 실시형태에서는, 형성되는 홈(13)의 폭과, 인접하는 칩의 간격[즉, 칩 배치 영역(15)의 간격]에 맞춰, 2개 1세트의 평행한 홈(13)을 형성하고 있다.
또한, 본 실시형태에서는, 복수의 칩을 동일한 간격으로 정렬시키기 위해서, 복수의 칩 배치 영역(15)을 동일한 간격으로 구획하는 복수의 홈(13)을 형성하고 있다. 한편, 복수의 칩을 상이한 간격으로 정렬시키는 경우에는, 복수의 칩 배치 영역(15)을 상이한 간격으로 구획하는 복수의 홈(13)을 형성하면 된다.
평면에서 본 칩 배치 영역(15)의 형상은 대표적으로는 직사각형이다. 단, 평면에서 본 칩 배치 영역(15)의 형상은 평면에서 본 칩의 형상에 따라 적절히 변경된다. 예컨대, 칩의 평면에서 본 형상이 다각형이면 칩 배치 영역(15)의 평면에서 본 형상도 다각형이 되고, 칩의 평면에서 본 형상이 원형이면 칩 배치 영역(15)의 평면에서 본 형상도 원형이 된다.
평면에서 본 칩 배치 영역(15)의 크기(면적)는, 예컨대, 평면에서 본 칩의 크기(면적)와 동일한 정도이다. 단, 평면에서 본 칩 배치 영역(15)의 크기는, 칩을 적절히 정렬할 수 있는 범위에서 임의로 변경할 수 있다. 즉, 평면에서 본 칩 배치 영역(15)의 크기를, 평면에서 본 칩(19)의 크기보다 작게, 또는 크게 해도 좋다.
한편, 도 1의 (a) 및 도 1의 (b)에서는, 형상 및 크기가 동일한 복수의 칩 배치 영역(15)을 형성하고 있으나, 칩 배치 영역(15)의 형상 및 크기는 1종류가 아니어도 좋다. 예컨대, 상이한 종류의 칩을 정렬시키는 경우에는, 칩의 종류에 따라, 형상 및 크기가 상이한 칩 배치 영역(15)을 형성하면 된다.
홈 형성 단계 후에는, 복수의 칩 배치 영역(15)에 각각 액체를 공급하는 액체 공급 단계를 실시한다. 도 2는 액체 공급 단계를 모식적으로 도시한 단면도이다. 도 2에 도시한 바와 같이, 액체 공급 단계에서는, 먼저, 표면(11a)측이 노출되도록 웨이퍼(11)의 이면(11b)측을 고정한 후에, 대상으로 하는 칩 배치 영역(15)의 상방에 액체 공급용의 노즐(2)을 위치시킨다.
다음으로, 노즐(2)로부터 액체(17)를 적하하여 대상의 칩 배치 영역(15)에 공급한다. 이 액체(17)로서는, 예컨대, 물(순수)을 이용할 수 있다. 노즐(2)에 의해 공급하는 액체(17)의 양은 대상의 칩 배치 영역(15)을 둘러싸는 홈(13)의 외측으로 액체(17)가 흘러나오지 않을 정도로 한다.
대상의 칩 배치 영역(15)에 액체(17)를 공급한 후에는, 노즐(2)과 웨이퍼(11)를 상대적으로 이동시켜, 인접하는 칩 배치 영역(15)의 상방에 액체 공급용의 노즐(2)을 위치시킨다. 그리고, 노즐(2)로부터 액체(17)를 적하하여 인접하는 칩 배치 영역(15)에 공급한다. 이 동작을 반복하여, 모든 칩 배치 영역(15)에 액체(17)가 공급되면, 액체 공급 단계는 종료한다.
한편, 본 실시형태에서는, 액체(17)로서 물(순수)을 이용하고 있으나 어느 정도의 표면 장력이 얻어지는 다른 액체를 이용해도 좋다. 또한, 액체(17)에, 점도나 접착성을 제어하기 위한 다른 물질을 혼합해도 좋다.
예컨대, 액체(17)에 첨가제를 더하여 접촉각을 크게 하면, 액체(17)는 홈(13)의 외측으로 흘러나오기 어려워진다. 또한, 예컨대, 정렬 후의 칩을 웨이퍼(11) 상에서 밀봉하는 경우 등에, 액체(17)에 접착제(접착제 성분)를 혼합해 두면, 칩을 웨이퍼(11) 상에 고정하여 밀봉제의 수축 등에 따르는 칩의 이동을 규제할 수 있다.
액체 공급 단계 후에는, 공급된 액체(17)와 접촉하도록 칩을 배치하고, 액체(17)의 표면 장력을 칩에 작용시키는 칩 배치 단계를 실시한다. 도 3의 (a)는 칩 배치 단계를 모식적으로 도시한 단면도이고, 도 3의 (b)는 칩 배치 영역(15)에 칩이 위치된 상태를 모식적으로 도시한 단면도이다.
도 3의 (a)에 도시한 바와 같이, 칩 배치 단계에서는, 웨이퍼(11)의 표면(11a)측에 복수의 칩(19)을 배치한다. 구체적으로는, 각 칩 배치 영역(15)의 액체(17)와 겹쳐지는 위치[액체(17) 상]에 각각 칩(19)을 배치한다. 단, 각 칩 배치 영역(15)에 배치되어야 할 칩(19)이 다른 칩 배치 영역(15)의 액체(17)와 접촉하지 않도록 한다.
그 결과, 액체(17)의 표면 장력(및 부력)의 작용으로 칩(19)은 이동하여, 도 3의 (b)에 도시한 바와 같이, 칩 배치 영역(15)과 겹쳐지는 위치에 위치하게 된다. 즉, 칩(19)은, 칩 배치 영역(15)의 배열에 대응한 양태로 정렬된다.
칩 배치 단계 후에는, 액체(17)를 제거하는 액체 제거 단계를 실시한다. 도 4는 액체 제거 단계를 모식적으로 도시한 단면도이다. 이 액체 제거 단계에서는, 예컨대, 복수의 칩(19)이 배치된 웨이퍼(11)를 진공(감압) 분위기 중에 배치하여, 액체(17)를 증발시킨다.
그 결과, 도 4에 도시한 바와 같이, 복수의 칩(19)을 웨이퍼(11)의 표면(11a)에 정렬시킬 수 있다. 한편, 이 액체 제거 단계에서는, 복수의 칩(19)이 배치된 웨이퍼(11)를 가열 분위기 중에 배치하여, 액체(17)를 증발시켜도 좋다. 또한, 자연 건조에 의해 액체(17)를 제거할 수도 있다.
액체 제거 단계 후에는, 임의의 처리 공정을 실시할 수 있다. 예컨대, 웨이퍼(11) 상에 정렬된 복수의 칩(19)을, 이송 장치에 의해 다른 영역으로 이송해도 좋다. 본 실시형태의 칩 정렬 방법에 의해 이송 전의 칩(19)은 높은 정밀도로 정렬되기 때문에, 이송 후의 칩의 위치 어긋남 등을 충분히 억제할 수 있다.
또한, 웨이퍼(11) 상에 정렬된 복수의 칩(19)을 수지 등으로 밀봉하여, 칩 퍼스트법의 유사 웨이퍼를 형성할 수도 있다. 또한, 배선층이 형성된 웨이퍼(11)를 이용하거나, 또는, 웨이퍼(11)에 배선층을 형성하고, RDL 퍼스트법으로 패키지를 형성하는 것도 가능하다.
이상과 같이, 본 실시형태에 따른 칩 정렬 방법에서는, 웨이퍼(11)의 표면(11a)측에 칩 배치 영역(15)을 구획하는 복수의 홈(13)을 형성한 후에, 이 칩 배치 영역(15)에 액체(17)를 공급하여 칩(19)을 배치하기 때문에, 배치된 칩(19)은, 액체(17)의 표면 장력에 의해 칩 배치 영역(15)에 위치하게 된다.
그 후, 칩 배치 영역(15)의 액체를 제거하면, 복수의 칩(19)을 웨이퍼(11) 상에 정렬시킬 수 있다. 이와 같이, 본 실시형태에 따른 칩 정렬 방법에 의하면, 액체(17)의 표면 장력을 이용하여 칩(19)을 높은 정밀도로 정렬시킬 수 있다.
(실시형태 2)
본 실시형태에서는, 크기가 상이한 복수의 칩(19)을 웨이퍼(11) 상에 정렬시키는 칩 정렬 방법에 대해 설명한다. 한편, 본 실시형태에 따른 칩 정렬 방법은, 많은 점에서 실시형태 1에 따른 칩 정렬 방법과 공통되고 있다. 따라서, 본 실시형태에서는, 공통되는 부분에 대한 상세한 설명을 생략한다.
먼저, 칩(19)을 정렬시키는 웨이퍼(11)의 표면(11a)측에, 칩 배치 영역(15)을 구획하는 복수의 홈(13)을 형성하는 홈 형성 단계를 실시한다. 도 5는 홈 형성 단계를 모식적으로 도시한 단면도이다. 본 실시형태의 홈 형성 단계에서는, 웨이퍼(11)의 표면(11a)측에 교차하는 복수의 홈(13)을 형성하여, 웨이퍼(11)의 표면(11a)을, 형상, 크기 등이 상이한 제1 칩 배치 영역(15a) 및 제2 칩 배치 영역(15b)으로 구획한다.
한편, 도 5에서는, 형상, 크기 등이 상이한 2종류의 칩 배치 영역(15)을 형성하고 있으나, 3종류 이상의 칩 배치 영역(15)을 형성해도 좋다. 칩 배치 영역(15)의 종류는, 정렬시키는 칩(19)의 종류에 따라 임의로 변경할 수 있다.
홈 형성 단계 후에는, 복수의 칩 배치 영역(15)에 각각 액체를 공급하는 액체 공급 단계를 실시한다. 도 6은 액체 공급 단계를 모식적으로 도시한 단면도이다. 도 6에 도시한 바와 같이, 본 실시형태의 액체 공급 단계에서는, 칩 배치 영역(15)의 크기 등에 따라 공급하는 액체(17)의 양을 조정하여, 칩 배치 영역(15)을 둘러싸는 홈(13)의 외측의 영역으로 액체(17)가 흘러나오지 않도록 한다.
액체 공급 단계 후에는, 공급된 액체(17)와 접촉하도록 칩을 배치하고, 액체(17)의 표면 장력을 칩에 작용시키는 칩 배치 단계를 실시한다. 도 7의 (a)는 칩 배치 단계를 모식적으로 도시한 단면도이고, 도 7의 (b)는 칩 배치 영역(15)에 칩이 위치된 상태를 모식적으로 도시한 단면도이다.
도 7의 (a)에 도시한 바와 같이, 본 실시형태의 칩 배치 단계에서는, 제1 칩 배치 영역(15a)의 액체(17)와 겹쳐지는 위치[액체(17) 상]에, 제1 칩 배치 영역(15a)에 대응한 제1 칩(19a)을 배치한다. 또한, 제2 칩 배치 영역(15b)의 액체(17)와 겹쳐지는 위치[액체(17) 상]에, 제2 칩 배치 영역(15b)에 대응한 제2 칩(19b)을 배치한다.
그 결과, 액체(17)의 표면 장력(및 부력)의 작용으로 2종류의 칩(19)은 각각 이동하여, 도 7의 (b)에 도시한 바와 같이, 제1 칩(19a)은 제1 칩 배치 영역(15a)과 겹쳐지는 위치에 위치하게 되고, 제2 칩(19b)은 제2 칩 배치 영역(15b)과 겹쳐지는 위치에 위치하게 된다. 즉, 2종류의 칩(19)은, 2종류의 칩 배치 영역(15)의 배열에 대응한 양태로 정렬된다.
칩 배치 단계 후에는, 액체(17)를 제거하는 액체 제거 단계를 실시한다. 도 8은 액체 제거 단계를 모식적으로 도시한 단면도이다. 도 8에 도시한 바와 같이, 액체(17)를 제거함으로써, 2종류의 칩(19)을 웨이퍼(11)의 표면(11a)에 정렬시킬 수 있다.
이와 같이, 본 실시형태에 따른 칩 정렬 방법에서도, 액체(17)의 표면 장력을 이용하여 칩(19)을 높은 정밀도로 정렬시킬 수 있다. 본 실시형태에서 나타내는 구성, 방법 등은 다른 실시형태에 따른 구성, 방법 등과 적절히 조합하는 것이 가능하다.
한편, 본 발명은 상기 실시형태의 기재에 한정되지 않고, 여러 가지로 변경하여 실시 가능하다. 예컨대, RDL 퍼스트법으로 패키지를 형성하는 경우 등에 있어서, 배선층을 구비한 웨이퍼(11)에 깊은 홈(13)을 형성하면, 배선층과 홈(13)이 간섭해 버린다. 또한, 깊은 홈(13)에 의해, 웨이퍼(11)의 강도가 저하되는 경우도 있다. 그래서, 이러한 현상이 문제가 되는 경우에는, 깊은 홈(13) 대신에, 얕고 폭이 넓은 홈(13)을 형성하면 된다.
도 9는 변형예에 따른 칩 정렬 방법을 모식적으로 도시한 단면도이다. 도 9에서는, 얕고 폭이 넓은 홈(13)을 형성함으로써, 홈(13)의 내주 가장자리가 칩(19)의 외주 가장자리보다 내측에 위치되어 있다. 이 경우, 평면에서 본 칩 배치 영역(15)의 크기는, 평면에서 본 칩(19)의 크기보다 약간 작아진다.
도 9에 도시한 바와 같이, 홈(13)을 얕게 하고, 폭을 넓게 하면, RDL 퍼스트법으로 패키지를 형성하는 경우 등에 있어서도, 홈(13)의 용적을 충분히 확보할 수 있다. 이에 의해, 칩 배치 영역(15)에 공급되는 액체(17)는 홈(13)의 외측으로 흘러나오기 어려워진다. 또한, 웨이퍼(11)의 강도의 저하를 방지할 수 있다.
또한, 정렬 후의 칩(19)을 웨이퍼(11) 상에서 밀봉하는 경우 등에는, 홈 형성 단계나 액체 공급 단계 전에, 접착제나 양면 테이프 등으로 이루어지는 점착층을 웨이퍼(11)의 표면(11a)에 형성해도 좋다. 이에 의해, 칩(19)을 웨이퍼(11) 상에 고정할 수 있기 때문에, 밀봉제의 수축 등에 따르는 칩(19)의 이동을 규제할 수 있다.
그 외, 상기 실시형태에 따른 구성, 방법 등은 본 발명의 목적의 범위를 일탈하지 않는 한에 있어서 적절히 변경하여 실시할 수 있다.
11: 웨이퍼 11a: 표면
11b: 이면 13: 홈
15: 칩 배치 영역 15a: 제1 칩 배치 영역
15b: 제2 칩 배치 영역 17: 액체
19: 칩 19a: 제1 칩
19b: 제2 칩 2: 노즐

Claims (3)

  1. 복수의 칩을 웨이퍼 상에 정렬시키는 칩 정렬 방법으로서,
    웨이퍼의 표면측에 절삭 블레이드를 절입시켜 칩 배치 영역을 각각 구획하는 교차하는 복수의 홈을 형성하는 홈 형성 단계와,
    상기 칩 배치 영역에 액체를 공급하는 액체 공급 단계와,
    상기 액체 공급 단계를 실시한 후, 상기 액체 상에 칩을 배치하고 상기 액체의 표면 장력으로 칩을 상기 칩 배치 영역에 위치시키는 칩 배치 단계와,
    상기 칩 배치 단계를 실시한 후, 상기 액체를 제거함으로써 상기 웨이퍼 상에 복수의 칩을 정렬시키는 액체 제거 단계
    를 포함하고,
    상기 홈 형성 단계에서는, 인접하는 상기 칩 배치 영역 사이에, 상기 칩 배치 영역의 간격에 맞춰 2개 1세트의 홈을 형성하는 것을 특징으로 하는 칩 정렬 방법.
  2. 제1항에 있어서, 상기 액체 제거 단계는, 복수의 칩이 상기 액체를 통해 배치된 웨이퍼를 진공 중에 배치함으로써 실시되는 것을 특징으로 하는 칩 정렬 방법.
  3. 제1항 또는 제2항에 있어서, 상기 액체는, 칩을 상기 웨이퍼 상에 고정하는 접착제 성분을 포함하는 것을 특징으로 하는 칩 정렬 방법.
KR1020150030235A 2014-03-11 2015-03-04 칩 정렬 방법 KR102210294B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-047928 2014-03-11
JP2014047928A JP6278760B2 (ja) 2014-03-11 2014-03-11 チップ整列方法

Publications (2)

Publication Number Publication Date
KR20150106343A KR20150106343A (ko) 2015-09-21
KR102210294B1 true KR102210294B1 (ko) 2021-01-29

Family

ID=54069723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150030235A KR102210294B1 (ko) 2014-03-11 2015-03-04 칩 정렬 방법

Country Status (5)

Country Link
US (1) US9806057B2 (ko)
JP (1) JP6278760B2 (ko)
KR (1) KR102210294B1 (ko)
CN (1) CN104916556B (ko)
TW (1) TWI649814B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6055525B1 (ja) 2015-09-02 2016-12-27 富士重工業株式会社 車両の走行制御装置
KR102349884B1 (ko) * 2016-03-17 2022-01-12 도쿄엘렉트론가부시키가이샤 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법
JP2018064077A (ja) * 2016-10-14 2018-04-19 株式会社ディスコ デバイスチップ、収容トレイ、及び、デバイスチップの収容方法
JP6887722B2 (ja) * 2016-10-25 2021-06-16 株式会社ディスコ ウェーハの加工方法及び切削装置
KR101902566B1 (ko) 2017-07-25 2018-09-28 엘지디스플레이 주식회사 발광 표시 장치 및 이의 제조 방법
JP6899293B2 (ja) * 2017-09-13 2021-07-07 株式会社ディスコ 積層ウェーハの製造方法
CN110854057B (zh) * 2019-11-14 2022-07-12 京东方科技集团股份有限公司 一种转移基板及其制作方法、转移方法
CN112992759B (zh) * 2020-10-16 2022-04-19 重庆康佳光电技术研究院有限公司 一种器件转移设备及其制备方法、器件转移方法
US20220415847A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Features for improving die size and orientation differentiation in hybrid bonding self assembly

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087066A (ja) 2008-09-30 2010-04-15 Hitachi Ltd 半導体チップ、実装基板及び半導体装置の製造方法
US20100248424A1 (en) * 2009-03-27 2010-09-30 Intellectual Business Machines Corporation Self-Aligned Chip Stacking
JP2010225803A (ja) * 2009-03-23 2010-10-07 Tokyo Electron Ltd 三次元集積回路の製造方法及び装置
JP2011138901A (ja) * 2009-12-28 2011-07-14 Tokyo Electron Ltd 実装方法及び実装装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283208B2 (en) * 2004-12-28 2012-10-09 Mitsumasa Koyanagi Method and apparatus for fabricating integrated circuit device using self-organizing function
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
TWI281717B (en) * 2006-05-17 2007-05-21 Univ Tsinghua Apparatus for aligning microchips on substrate and method for the same
EP2299486B1 (de) * 2009-09-18 2015-02-18 EV Group E. Thallner GmbH Verfahren zum Bonden von Chips auf Wafer
MY171813A (en) * 2009-11-13 2019-10-31 Semiconductor Components Ind Llc Electronic device including a packaging substrate having a trench
WO2011070626A1 (ja) * 2009-12-11 2011-06-16 パイオニア株式会社 半導体基板の接合方法およびｍｅｍｓデバイス
US20120056228A1 (en) * 2010-09-07 2012-03-08 Phostek, Inc. Led chip modules, method for packaging the led chip modules, and moving fixture thereof
JP5803276B2 (ja) * 2011-05-26 2015-11-04 富士通株式会社 半導体装置の製造方法
JP2013058520A (ja) 2011-09-07 2013-03-28 Dainippon Screen Mfg Co Ltd 描画装置、データ補正装置、再配線層の形成方法、および、データ補正方法
US8557631B2 (en) * 2011-12-01 2013-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer wafer bonding method and apparatus
KR102103811B1 (ko) * 2012-04-24 2020-04-23 본드테크 가부시키가이샤 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087066A (ja) 2008-09-30 2010-04-15 Hitachi Ltd 半導体チップ、実装基板及び半導体装置の製造方法
JP2010225803A (ja) * 2009-03-23 2010-10-07 Tokyo Electron Ltd 三次元集積回路の製造方法及び装置
US20100248424A1 (en) * 2009-03-27 2010-09-30 Intellectual Business Machines Corporation Self-Aligned Chip Stacking
JP2011138901A (ja) * 2009-12-28 2011-07-14 Tokyo Electron Ltd 実装方法及び実装装置

Also Published As

Publication number Publication date
JP6278760B2 (ja) 2018-02-14
TW201535547A (zh) 2015-09-16
US9806057B2 (en) 2017-10-31
CN104916556B (zh) 2019-02-15
CN104916556A (zh) 2015-09-16
KR20150106343A (ko) 2015-09-21
US20150262971A1 (en) 2015-09-17
JP2015173168A (ja) 2015-10-01
TWI649814B (zh) 2019-02-01

Similar Documents

Publication Publication Date Title
KR102210294B1 (ko) 칩 정렬 방법
KR102277933B1 (ko) 웨이퍼 가공 방법
CN107112290B (zh) 用于局部化底充胶的器件和方法
CN107275234B (zh) 封装晶片的制造方法和器件芯片的制造方法
US20080012096A1 (en) Semiconductor chip and method of forming the same
JP2009099681A (ja) 基板の個片化方法
KR102210284B1 (ko) 웨이퍼의 가공 방법
US9401337B2 (en) Molding structure for wafer level package
JP2017010962A (ja) デバイス基板およびデバイス基板の製造方法並びに半導体装置の製造方法
JP6298723B2 (ja) 貼り合わせウェーハ形成方法
US10431496B2 (en) Device chip package manufacturing method
US10269639B2 (en) Method of manufacturing packaged wafer
JP2015076615A (ja) チップパッケージおよびそれを形成する方法
JP2015095547A (ja) ウェーハの分割方法
TWI645479B (zh) 貼合結構、其製造方法及晶粒結構
JP2019054049A (ja) 積層ウェーハの製造方法
TWI813624B (zh) 晶圓之加工方法
KR20160007372A (ko) 노광 마스크의 제조 방법
JP6195483B2 (ja) 積層ウェーハの加工方法
JP2014100828A (ja) 樹脂モールド品の製造方法、および樹脂除去装置
JP6866038B2 (ja) パッケージデバイスの製造方法
JP6625009B2 (ja) パッケージデバイスチップの製造方法
US20190148232A1 (en) Methods for singulation and packaging
JP2017100231A (ja) 被加工物の分割方法
JP2011129709A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant