KR101446288B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체 칩이 형성된 칩 영역들 및 칩 영역들 사이에서 칩 영역들 각각을 둘러싸는 스크라이브 레인 영역을 포함하고 제 1 면을 갖는 웨이퍼를 제공하는 것, 스크라이브 레인 영역 내 스크라이브 레인 영역을 따라 웨이퍼를 관통하는 관통 연장홀들 및 관통 연장홀들 사이의 칩 영역들을 서로 연결하는 스크라이브 연결부들을 형성하는 것 그리고스크라이브 연결부들을 절단하여 칩 영역들을 각각 분리하는 것을 포함한다.
칩 영역, 스크라이브 레인 영역, 관통 연장홀

Description

반도체 장치의 제조 방법{Method Of Fabricating Semiconductor Device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 웨이퍼에 형성된 반도체 칩을 분리하는 방법에 관한 것이다.
반도체 장치의 제조는 사진/증착/식각 공정 등을 통해 웨이퍼 상에 반도체 칩을 제작하는 전단 공정(front-end process)과 반도체 칩 각각을 조립 및 패키지(assembly and packaging)하는 후단 공정(back-end process)로 구분될 수 있다. 후단 공정은 웨이퍼 상에 형성된 다수의 반도체 칩을 다이싱하여 개별의 다이로 분리하는 공정을 포함한다. 다이싱 공정은 소잉 머신을 사용하는 소잉 공정을 포함할 수 있다.
최근의 전자 장치의 소형화에 따라서, 반도체 장치의 소형화 역시 진행되고 있다. 특히, 반도체 칩의 두께를 얇게 하는 것에 대한 연구가 진행되고 있다. 얇게된 반도체 칩은 외력에 대한 기계적 강도가 매우 낮다. 따라서, 소잉 머신을 사용하는 소잉 공정에 의해, 분리된 반도체 칩의 기계적 손상(mechanical damage), 가 령 반도체 칩의 가장자리가 깨지는 칩핑 현상 및 크랙 현상이 발생할 수 있다. 얇게된 반도체 칩을 절단하는 방법과 관련하여 기계적인 절단 방법을 대체하는 공정에 대한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소잉 공정을 대신하여 분리된 반도체 칩의 기계적 손상을 최소화할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체 칩이 형성된 칩 영역들 및 상기 칩 영역들 사이에서 상기 칩 영역들 각각을 둘러싸는 스크라이브 레인 영역을 포함하고, 제 1 면을 갖는 웨이퍼를 제공하고; 상기 스크라이브 레인 영역 내, 상기 스크라이브 레인 영역을 따라 상기 웨이퍼를 관통하는 관통 연장홀들 및 상기 관통 연장홀들 사이의 상기 칩 영역들을 서로 연결하는 스크라이브 연결부들을 형성하고; 그리고 상기 스크라이브 연결부들을 절단하여 상기 칩 영역들을 각각 분리하는 것을 포함한다.
본 발명의 제 1 및 제 2 실시예에 따르면, 상기 스크라이브 연결부들 각각은 상기 스크라이브 레인 영역의 웨이퍼 일부가 남겨져 형성될 수 있다.
본 발명의 제 1 및 제 2 실시예에 따르면, 상기 스크라이브 레인 영역은 제 1 방향으로 연장된 제 1 영역 및 상기 제 1 방향과 수직한 제 2 방향으로 연장된 제 2 영역을 포함하되, 상기 관통 연장홀들은 상기 제 1 방향 및/또는 제 2 방향을 따라 연장될 수 있다. 상기 관통 연장홀들은 상기 스크라이브 레인 영역보다 좁은 폭을 가질 수 있다.
본 발명의 제 1 및 제 2 실시예에 따르면, 상기 스크라이브 연결부들 각각은 상기 스크라이브 레인 영역의 제 1 방향 또는/및 제 2 방향을 가로지르며, 소정의 폭을 가질 수 있다. 상기 소정의 폭은 상기 관통 연장홀의 연장 거리의 3분의 1이하일 수 있다. 상기 스크라이브 연결부들은 상기 칩 영역들 각각에 인접하여 적어도 하나가 형성될 수 있다.
본 발명의 제 1 및 제 2 실시예에 따르면, 상기 절단 공정은 상기 스크라이브 연결부들에 초음파를 가하는 것을 포함할 수 있다. 상기 웨이퍼를 제공하는 것은 상기 제 2 면이 연마된 웨이퍼를 제공하는 것을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 관통 연장홀들 및 상기 스크라이브 연결부들을 형성하는 것은: 상기 제 1 면 상에, 상기 칩 영역들 덮으며 상기 스크라이브 레인 영역의 일 부분을 가로지르며 덮어, 상기 스크라이브 레인 영역을 노출하는 개구부를 갖는 마스크막을 형성하고; 그리고 상기 마스크막을 식각 마스크로 상기 노출된 스크라이브 레인 영역의 웨이퍼를 관통하도록 식각하는 것을 포함할 수 있다.
본 발명의 제 1 실시예에 따르면, 상기 마스크막은 상기 칩 영역들 각각을 둘러싸는 스크라이브 레인 영역의 적어도 일 부분을 덮을 수 있다. 상기 마스크막은 포토 공정을 수행하여 형성될 수 있다. 상기 개구부는 상기 스크라이브 레인 영 역의 폭보다 좁은 폭을 가질 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 관통 연장홀들 및 상기 스크라이브 연결부들을 형성하는 것은: 상기 제 1 면 상에, 상기 칩 영역들을 덮으며 상기 스크라이브 레인 영역을 노출하는 제 1 개구부를 갖는 제 1 마스크막을 형성하고; 상기 제 1 마스크막을 식각 마스크로 상기 노출된 스크라이브 레인 영역의 웨이퍼를 식각하여 트렌치를 형성하고; 상기 제 1 마스크막을 제거하고; 상기 칩 영역들을 덮으며 상기 트렌치의 일부분를 가로질러 덮어 상기 트렌치를 노출하는 제 2 개구부를 갖는 제 2 마스크막을 형성하고; 그리고 상기 제 2 마스크막을 식각 마스크로 상기 노출된 트렌치를 관통하도록 상기 웨이퍼를 식각하는 것을 포함할 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 2 마스크막은 상기 칩 영역들 각각을 둘러싸는 상기 트렌치의 적어도 일 부분을 덮을 수 있다. 상기 스크라이브 연결부들은 상기 웨이퍼의 두께보다 얇은 두께를 가질 수 있다. 상기 스크라이브 연결부들은 상기 제 1 면보다 낮은 상부면을 가질 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다.
본 발명의 제 1 실시예에 따르면, 집적회로가 형성된 활성면 및 상기 활성면에 대향되는 비활성면과; 상기 활성면 및 상기 비활성면의 가장자리를 연결하는 복수개의 측면들과; 그리고 상기 복수개의 측면들 중 적어도 하나의 측면으로부터 연장된 돌출부를; 포함할 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 돌출부는 상기 활성면과 상기 비활성 면 사이의 두께보다 얇은 두께를 가질 수 있다.
본 발명에 따르면, 소잉 머신의 사용에 의해 발생하는 기계적 손상(mechanical damage), 가령 반도체 칩의 가장자리가 깨지는 칩핑 현상 및 크랙 현상이 최소화될 수 있어 반도체 소자의 품질이 저하되는 것을 최소화할 수 있다.
본 발명에 따르면, 반도체 칩 각각의 분리가 용이할 수 있고, 반도체 칩의 분리 시간 및 분리 경비가 최소화될 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법이 설명된다.
도 1a 및 도 1b를 참조하면, 복수개의 칩 영역(110)들 및 칩 영역(110)들 사이에 정의된 스크라이브 레인 영역(scribe lane region, 120)을 포함하는 제 1 면(100f)을 갖는 웨이퍼(100)를 제공한다. 웨이퍼(100)는 가령, 단결정 실리콘을 포함하는 반도체 웨이퍼일 수 있다. 웨이퍼(100)는 상기 제 1 면(100f)에 대향된 제 2 면(100)을 갖는다. 웨이퍼(100)의 제 2 면(100)은 웨이퍼(100)의 두께를 얇게 하기 위해 후면 연마 공정이 수행된 연마 면일 수 있다. 상기 후면 연마 공정은 그라인딩(grinding) 방식의 연마 공정을 포함할 수 있다.
칩 영역(110)들은 웨이퍼(100)의 제 1 면에 2 차원적으로 배열될 수 있다. 칩 영역(110)에는 반도체 칩(미도시)이 형성되어 있다. 반도체 칩은 반도체 기억 소자, 로직(LOSIC) 소자 또는 논리 소자를 포함할 수 있다. 스크라이브 레인 영역(120)은 제 1 방향으로 연장된 제 1 영역(120a)과 제 1 방향과 수직한 제 2 방향으로 연장된 제 2 영역(120b)을 포함할 수 있다. 제 1 및 제 2 영역(120a, 120b)은 가령, 직선의 레인(lane) 형태일 수 있다. 즉, 상기 칩 영역(110)들은 상기 스크라이브 레인 영역(120)에 의하여 둘러싸여 서로 이격되어 있다.
도 2a 및 도 2b를 참조하면, 상기 제 1 면(100f) 상에 상기 칩 영역(110)들 및 상기 칩 영역(110)들 사이의 스크라이브 레인 영역(120)의 가장자리 부분을 덮어, 스크라이브 레인 영역(120)의 중앙부분을 노출하는 개구부(125h)를 갖는 마스크막(125)을 형성한다. 마스크막(125)은 가령, 포토 레지스트막일 수 있다. 마스크막(125)은 포토 공정을 통해 형성될 수 있다. 따라서, 마스크막(125)은 스크라이브 레인 영역(120)의 폭(W2)보다 좁은 폭(W1)을 가질 수 있다.
마스크막(125)은 칩 영역(110)들 각각을 둘러싸는 스크라이브 레인 영역(120)의 적어도 일 부분을 덮을 수 있다. 스크라이브 레인 영역(120) 상에 덮혀진 적어도 일 부분의 마스크막(125)은 스크라이브 영역의 제 1 방향 또는/및 제 2 방향을 가로 질러 소정의 폭(Wc)을 가지며, 상기 칩 영역(110)들을 덮는 마스크막(125)과 연결되어 있다.
도 3a 및 도 3b를 참조하면, 마스크막(도 2a 및 도 2b의 125)을 식각 마스크로 노출된 스크라이브 레인 영역(120)을 식각하여 관통 연장홀들(130) 및 상기 관통 연장홀들(130) 사이의 스크라이브 연결부들(140)을 형성한다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정은 가령, 브롬화 수소 가스(HBr), 염소 가스(Cl2 ), 및 불소 가스(F)를 포함한 혼합 가스를 이용한 플라즈마 식각 공정일 수 있다.
관통 연장홀들(130)은 스크라이브 레인 영역(120) 내에 스크라이브 레인 영역(120)의 제 1 방향 및/또는 제 2 방향을 따라 연장될 수 있다. 즉, 관통 연장홀들(130)은 칩 영역(110)들을 둘러싸는 스크라이브 레인 영역(120)의 대부분을 관통할 수 있다. 관통 연장홀들(130)은 상기 스크라이브 레인 영역(120)보다 좁은 폭을 가질 수 있다. 스크라이브 연결부들(140) 각각은 상기 스크라이브 레인 영역(120)의 제 1 방향 또는/및 제 2 방향을 가로 지르며 형성될 수 있다. 하나의 칩 영역(110)에 연결된 상기 연결부들(140)의 폭들의 합(Wt)은 관통 연장홀(130)의 연장 거리(Wh)의 3분의 1 이하일 수 있다. 도 3a에서 상기 폭들의 합(Wt)은 제 1 폭 (Wc1) 및 제 2 폭(Wc2)의 합일 수 있다. 상기 폭들의 합(Wt)은 가령 1mm 이하일 수 있다. 상기 연장 거리(Wh)는 하나의 칩 영역(110)을 둘러싸며 관통된 스크라이브 레인 영역(120)의 거리일 수 있다. 상기 연장 거리(Wh)는 제 1 거리(Wh1) 및 제 2 거리(Wh2)의 합일 수 있다. 제 1 거리(Wh1)는 a, b, c 및 e를 연결한 거리일 수 있고, 제 2 거리(Wh2)는 e, f, g 및 h를 연결한 거리일 수 있다. 즉, 스크라이브 레 인 영역(120) 내에서, 관통 연장홀들(130)이 대부분의 면적을 차지하고 스크라이브 연결부들(140)은 일부 면적을 차지할 수 있다. 따라서, 칩 영역(110)들은 스크라이브 연결부들(140)에 의해 물리적으로 약하게 연결된 상태일 수 있다.
스크라이브 연결부들(140)은 칩 영역(110)들 각각에 인접하여 하나가 형성되여, 상기 칩 영역(110)들이 스크라이브 연결부들(140)에 의하여 서로 연결된 웨이퍼(100)를 형성할 수 있다. 스크라이브 연결부들(140)은 가령, 칩 영역(110)들 각각에 인접하여 다수 개로 형성될 수 있다. 이에 따라, 관통 연장홀들(130) 및 스크라이브 연결부(140)를 포함하는 웨이퍼(100)는 작업의 편이를 위해 용이하게 이송할 수 있다. 즉, 분리된 반도체 칩을 조립 및 패키징(assembly and packaging)하는 후단 공정(back-end process)을 위해 분리된 반도체 칩로 이송하는 것에 비해 상기 칩 영역(110)들이 서로 연결된 상태를 갖는 웨이퍼(100)를 이송한 후 후단 공정(back-end process)이 용이한 위치에서 반도체 칩을 분리할 수 있다. 이에 따라, 반도체 장치의 제조 공정의 작업 효율이 향상될 수 있다.
이와 달리, 본 발명의 제 1 실시예의 변형예에 따르면, 웨이퍼(도 1a 및 도 1b의 100)의 제 1 면(100f)에 대향된 제 2 면(100)에 도 1a 및 도 1b, 도 2a 및 도 2b 그리고 도 3a와 도 3b와 유사하게 반도체 장치의 제조 공정이 수행될 수 있다.
도 4를 참조하면, 상기 스크라이브 연결부들(도 3a 및 도 3b의 140)을 절단하여 복수개의 반도체 칩(160)들로 분리한다. 상기 절단 공정은 상기 스크라이브 연결부들(140)에 물리적 힘을 인가하는 공정을 포함할 수 있다. 예를 들면, 상기 절단 공정은 상기 스크라이브 연결부들(140)에 초음파를 인가하는 공정을 포함할 수 있다.
분리된 반도체 칩(160)은 서로 대향되는 활성면(160f) 및 비활성면(160b), 상기 활성면(160f) 및 비활성면(160b)의 가장자리를 서로 연결하는 복수개의 측면(160s)들과 상기 복수개의 측면(160s)들 중 적어도 하나의 측면(160s)으로부터 연장된 돌출부(140a)를 포함할 수 있다. 상기 복수개의 측면(160s)들은 가령, 4 개의 측면들일 수 있다. 하나의 반도체 칩(160)에 연결된 돌출부(140a)의 폭들의 합(Wct)은 상기 돌출부(140a)를 제외한 반도체 칩(160)의 가장 자리의 연결 거리(Wch)의 3분의 1 이하일 수 있다. 도 4에서 상기 폭들의 합(Wt)은 제 1 폭 (Wc1) 및 제 2 폭(Wc2)의 합일 수 있다. 상기 폭들의 합(Wt)은 가령 1mm 이하일 수 있다. 상기 연결 거리(Wh)는 제 1 거리(Wh1) 및 제 2 거리(Wh2)의 합일 수 있다. 제 1 거리(Wh1)는 a, b, c 및 e를 연결한 거리일 수 있고, 제 2 거리(Wh2)는 e, f, g 및 h를 연결한 거리일 수 있다.
본 발명의 제 1 실시예에 따르면, 소잉 머신을 사용하는 대신에 포토 공정 및 식각 공정을 수행하여 스크라이브 레인 영역(120) 내에 관통 연장홀들(130) 및 스크라이브 연결부들(140)을 형성한 후, 상기 스크라이브 연결부들(140)에 물리적 힘을 가하여 반도체 칩(150)들 각각을 분리시킨다. 이에 따라, 소잉 머신의 사용에 의해 발생하는 기계적 손상(mechanical damage), 가령 반도체 칩의 가장자리가 깨지는 칩핑 현상 및 크랙 현상이 최소화될 수 있어 반도체 장치의 품질이 저하되는 것을 최소화할 수 있다.
본 발명의 제 1 실시예에 따르면, 칩 영역(110)들은 상기 스크라이브 연결부 들(140)에 의해 물리적으로 약하게 연결된 상태일 수 있다. 이에 따라, 상기 스크라이브 연결부들(140)은 작은 물리적 힘 가령, 초음파의 진동에 의해, 상기 스크라이브 연결부들(140)이 동시에 절단될 수 있다. 따라서, 반도체 칩(150)들의 분리가 용이할 수 있고, 반도체 칩(150)들의 분리 시간 및 분리 경비가 최소화될 수 있다. 게다가, 사진/식각 기술이 사용하므로 소잉 머신을 사용하는 경우의 스크라이브 레인 영역보다 폭이 좁은 스크라이브 레인 영역이 설정될 수 있다. 즉, 관통 연장홀들(130)의 폭에 대응하여 스크라이브 레인 영역이 좁아질 수 있다. 이에 따라, 웨이퍼 상에 보다 많은 반도체 칩들이 집적될 수 있다.
상기 절단 공정이후, 분리된 반도체 칩(160)은 와이어 본드(Wire bond) 또는 플립 칩(flip chip) 기술을 사용하여 경박 단소형 패키지(미도시)들 가령, QFP, BGA 또는 CSP에 적용될 수 있다. 또한, 패키지되지 않은 칩을 사용하는 MCM(Multichip Module)과 같은 고속, 고밀도 시스템 패키지(미도시)에 분리된 반도체 칩(160)이 적용될 수 있다.
본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 제 2 실시예는 앞서 설명한 제 1 실시예와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 제 1 실시예와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 5a 및 도 5b를 참조하면, 복수개의 칩 영역(110)들 및 상기 칩 영역(110)들 사이에 정의된 스크라이브 레인 영역(120)을 포함하고, 제 1 면(100f) 및 상기 제 1 면(100f)와 대향되는 제 2 면(100)을 갖는, 도 1a 및 도 1b에 도시된 것과 같 은 웨이퍼(100)를 제공한다. 상기 웨이퍼(100)는 가령, 단결정 실리콘을 포함하는 반도체 웨이퍼일 수 있다.
상기 제 1 면(100f) 상에 상기 칩 영역(110)들 덮으며 상기 스크라이브 레인 영역(120)을 노출하는 제 1 개구부(225h)를 갖는 제 1 마스크막(225)을 형성할 수 있다. 제 1 마스크막(225)은 가령, 포토레지스트막일 수 있다. 제 1 개구부(225h)의 폭(W1)은 스크라이브 레인 영역(120)의 폭(W2)보다 좁을 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제 1 마스크막(도 5a 및 도 5b의 225)을 식각마스크로 상기 노출된 스크라이브 레인 영역(120)을 식각하여 트렌치(230)를 형성한다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 트렌치(230)는 상기 칩 영역(110)들의 각각의 둘레를 따라 스크라이브 레인 영역(120) 내에 웨이퍼(100)의 두께(Tw)보다 얇은 깊이(Tt)로 파여질 수 있다. 제 1 마스크막(225)은 가령, 애싱 공정(ashing step)을 수행하여 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 칩 영역(110)들을 덮고 상기 트렌치(230)의 일 부분을 가로지르며 덮고 트렌치(230)의 다른 부분을 노출하는 제 2 개구부(235h)를 갖는 제 2 마스크막(235)을 형성할 수 있다. 상기 제 2 개구부(235h)의 폭(W3)은 상기 스크라이브 레인 영역(120)의 폭(W2)보다 좁을 수 있다. 상기 제 2 마스크막(235)은 가령, 포토 레지스트막일 수 있다.
제 2 마스크막(235)은 칩 영역(110)들 각각을 둘러싸는 트렌치(230) 상에 적어도 일 부분을 덮을 수 있다. 트렌치(230) 상에 덮혀진 적어도 일 부분의 제 2 마스크막(235)은 스크라이브 영역(120)의 제 1 방향 또는/및 제 2 방향을 가로 질러 소정의 폭(Wc)을 가지며, 상기 칩 영역(110)들을 덮는 제 2 마스크막(235)과 연결되어 있다. 상기 소정의 폭(Wc)은 가령 1mm 이하일 수 있다.
도 8a 및 도 8b를 참조하면, 제 2 마스크막(도 8a 및 도 8b의 235)을 식각 마스크로 노출된 트렌치(230)를 식각하여, 상기 트렌치(230)로부터 연장된 관통 연장홀(240)들 및 상기 관통 연장홀(240)들 사이의 스크라이브 연결부(250)들을 형성한다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
관통 연장홀(240)들은 스크라이브 레인 영역(120) 내에 스크라이브 레인 영역(120)의 제 1 방향 및/또는 제 2 방향을 따라 연장되어 있다. 즉, 관통 연장홀(240)들은 칩 영역(110)들 각각을 둘러 싸는 트렌치(230)의 대부분을 관통할 수 있다. 관통 연장홀(240)들은 스크라이브 레인 영역(120)의 폭(W2)보다 좁은 폭(W3)을 가질 수 있다. 스크라이브 연결부(250)들 각각은 스크라이브 레인 영역(120)의 제 1 방향 또는/및 제 2 방향을 가로 질러 소정의 폭(Wc)을 가질 수 있다. 본 발명의 제 1 실시예와 달리, 스크라이브 연결부(250)들은 웨이퍼(100)의 제 1 면(100f)보다 낮은 상부면(250f)을 가질 수 있다. 즉, 스크라이브 연결부(250)들은 상기 웨이퍼(100)의 두께(Tw)보다 얇은 두께(Tc)를 가질 수 있다. 제 2 마스크막(235)은 가령, 애싱 공정(ashing step)을 수행하여 제거될 수 있다.
이와 달리, 본 발명의 제 2 실시예의 변형예에 따르면, 웨이퍼(도 1a 및 도 1b의 100)의 제 1 면(100f)에 대향된 제 2 면(100)에 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b 그리고 도 8a 및 도 8b와 유사하게 반도체 장치의 제조 공정이 수행될 수 있다.
도 9를 참조하면, 상기 스크라이브 연결부들(도 8a 및 도 8b의 250)을 절단하여 복수개의 반도체 칩(260)들로 분리한다. 상기 절단 공정은 상기 스크라이브 연결부들(250)에 물리적 힘을 인가하는 공정을 포함할 수 있다. 예를 들면, 상기 절단 공정은 상기 스크라이브 연결부들(250)에 초음파를 인가하는 공정을 포함할 수 있다.
분리된 반도체 칩(260)은 서로 대향되는 활성면(260f) 및 비활성면(260b), 상기 활성면(260f) 및 비활성면(260b)의 가장자리를 서로 연결하는 복수개의 측면(260s)들과 상기 복수개의 측면(260s)들 중 적어도 하나의 측면(260s)으로부터 연장된 돌출부(250a)를 포함할 수 있다. 상기 돌출부(250a)는 활성면(260f) 및 비활성면(260b) 사이의 두께(Tcw)보다 얇은 두께(Tcc)를 가질 수 있다.
본 발명의 제 1 실시예와 달리, 스크라이브 연결부(250)들은 상기 웨이퍼(100)의 두께(Tw)보다 얇은 두께(Tc)를 가지므로 스크라이브 연결부(250)들의 절단 공정이 보다 용이하게 수행될 수 있다. 게다가, 절단면이 적으므로 분리된 반도체 칩(110b)의 물리적 손상이 본 발명의 제 1 실시예보다 적을 수 있다.
도 10은 본 발명에 따른 반도체 장치를 포함하는 전기 기기의 시스템을 보여주기 위한 블럭도이다.
도 10을 참조하면, 본 발명의 실시예들을 따른 전자 기기는 무선 통신 칩(radio frequency communication chip, RF chip 110), 스마트 카드(120), 스위칭 회로(130), 배터리(140) 그리고 컨트롤러(150)를 포함한 이동 통신 단말기(500)일 수 있다. 이동통신 단말기(500)는 본 발명에 따른 분리된 반도체 칩(도 4의 160, 도 9의 260)을 구비할 수 있다. 상기 분리된 반도체 칩은 패키지 기술을 사용하여 반도체 칩의 종류 및 패키지의 종류에 따라, 메모리 칩 또는 로직 칩으로 형성될 수 있다. 예를 들면, 무선 통신 칩(RF chip 110)은 프로세서 및 메모리 칩을 포함할 수 있다. 스마트 카드(120)는 메모리 칩을 포함하고, 컨트롤러(150)은 로직 칩을 포함할 수 있다.
무선 통신 칩(510)은 안테나(505)를 통하여 외부 RFID 인식기(미 도시)와의무선 신호 송수신을 수행한다. 무선 통신 칩(510)은 스마트 카드(520) 또는 컨트롤러(550)로부터 제공되는 신호를 RFID 인식기로 전송하고, 안테나(505)를 통해 RFID 인식기로부터 수신된 신호를 스마트 카드(520) 또는 컨트롤러(550)로 전송한다. 스마트 카드(520)는 무선 통신 칩(510) 및 컨트롤러(550)와 통신한다. 배터리(540)는 이동통신 단말기(100)에서 필요로 하는 전원을 공급한다. 컨트롤러(150)는 이동통신 단말기(500)의 전반적인 동작을 제어한다.
본 발명에 따른 반도체 장치를 포함하는 전기 기기는 가령, 이동통신 단말기(100)이외에 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), MP3 플레이어, 동영상 재생기, 휴대용 게임기 등과 같은 다양한 모바일 디바이스들, 데스크 톱 컴퓨터, 대형 컴퓨터, GPS(Global Position System), PC 카드, 노트북 컴퓨터, 캠코더, 및 디지털 카메라를 포함할 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명 의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1a, 도 2a, 도 3a 및 도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위한 사시도들이다.
도 1b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 1a에 도시된 I-I' 따라 절단한 단면도이다.
도 2b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 2a에 도시된 I-I' 따라 절단한 단면도이다.
도 3b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 3a에 도시된 I-I' 따라 절단한 단면도이다.
도 5a, 도 6a, 도 7a, 도 8a 및 도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위한 사시도들이다.
도 5b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 5a에 도시된 I-I' 따라 절단한 단면도이다.
도 6b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 6a에 도시된 I-I' 따라 절단한 단면도이다.
도 7b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 7a에 도시된 I-I' 따라 절단한 단면도이다.
도 8b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 보여주기 위해 도 8a에 도시된 I-I' 따라 절단한 단면도이다.
도 10은 본 발명에 따른 반도체 장치를 포함하는 전기 기기의 시스템을 보여 주기 위한 블럭도이다.

Claims (21)

  1. 반도체 칩이 형성된 칩 영역들 및 상기 칩 영역들 사이에서 상기 칩 영역들 각각을 둘러싸는 스크라이브 레인 영역을 포함하고, 제 1 면을 갖는 웨이퍼를 제공하고;
    상기 스크라이브 레인 영역 내, 상기 스크라이브 레인 영역을 따라 상기 웨이퍼를 관통하는 관통 연장홀들 및 상기 관통 연장홀들 사이의 상기 칩 영역들을 서로 연결하는 스크라이브 연결부들을 형성하고; 그리고
    상기 스크라이브 연결부들을 절단하여 상기 칩 영역들을 각각 분리하는 것을 포함하되,
    상기 스크라이브 레인 영역은 제 1 방향으로 연장된 제 1 영역 및 상기 제 1 방향과 수직한 제 2 방향으로 연장된 제 2 영역을 포함하되, 상기 관통 연장홀들은 상기 제 1 방향 및 제 2 방향을 따라 연장되며,
    상기 관통 연장홀들은 상기 스크라이브 레인 영역보다 좁은 폭을 가지는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스크라이브 연결부들 각각은 상기 스크라이브 레인 영역의 웨이퍼 일부가 남겨져 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 스크라이브 연결부들 각각은 상기 스크라이브 레인 영역의 제 1 방향 및 제 2 방향을 가로지르며, 상기 스크라이브 연결부들 각각의 폭은 상기 관통 연장홀의 연장 거리의 3분의 1이하인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 스크라이브 연결부들은 상기 칩 영역들 각각에 인접하여 적어도 하나가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 스크라이브 연결부들은 상기 웨이퍼의 두께보다 얇은 두께를 가지며,
    상기 스크라이브 연결부들은 상기 제 1 면보다 낮은 상부면을 갖는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 절단 공정은 상기 스크라이브 연결부들에 초음파를 가하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 관통 연장홀들 및 상기 스크라이브 연결부들을 형성하는 것은:
    상기 제 1 면 상에, 상기 칩 영역들 덮으며 상기 스크라이브 레인 영역의 일 부분을 가로지르며 덮어, 상기 스크라이브 레인 영역을 노출하는 개구부를 갖는 마스크막을 형성하고; 그리고
    상기 마스크막을 식각 마스크로 상기 노출된 스크라이브 레인 영역의 웨이퍼를 관통하도록 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 마스크막은 상기 칩 영역들 각각을 둘러싸는 스크라이브 레인 영역의 적어도 일 부분을 덮는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 개구부는 상기 스크라이브 레인 영역의 폭보다 좁은 폭을 갖는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 관통 연장홀들 및 상기 스크라이브 연결부들을 형성하는 것은:
    상기 제 1 면 상에, 상기 칩 영역들을 덮으며 상기 스크라이브 레인 영역을 노출하는 제 1 개구부를 갖는 제 1 마스크막을 형성하고;
    상기 제 1 마스크막을 식각 마스크로 상기 노출된 스크라이브 레인 영역의 웨이퍼를 식각하여 트렌치를 형성하고;
    상기 제 1 마스크막을 제거하고;
    상기 칩 영역들을 덮으며 상기 트렌치의 일부분를 가로질러 덮어 상기 트렌치를 노출하는 제 2 개구부를 갖는 제 2 마스크막을 형성하고; 그리고
    상기 제 2 마스크막을 식각 마스크로 상기 노출된 트렌치를 관통하도록 상기 웨이퍼를 식각하는 것을 포함하되,
    상기 제 2 마스크막은 상기 칩 영역들 각각을 둘러싸는 상기 트렌치의 적어도 일 부분을 덮는 반도체 장치의 제조 방법.
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