KR102635853B1 - 반도체 패키지 및 이의 제조방법 - Google Patents
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Abstract
반도체 패키지 제조 방법이 개시된다. 본 발명의 예시적인 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 상에 복수의 다이를 재구성하는 재구성 단계; 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 복수의 다이들의 패드를 노출시키고, 패드 위로 재배선을 진행하여 재배선층 및 외부 접속 단자를 형성하는 재배선 단계; 외부 접속 단자를 보호하기 위한 보호 코팅을 형성하는 보호 코팅 형성 단계 및 보호 코팅이 형성된 반도체 패키지를 박형화하기 위한 그라인딩 단계를 포함하는, 반도체 패키지 제조 방법를 포함한다.
Description
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는, 패널 레밸 패키지 제조 방법에 관한 것이다.
반도체 총원가가 상승하고 있고, 전공정의 원가를 낮추는 데는 한계에 도달했기 때문에 후공정인 패키징에서 원가를 낮춰야할 필요성이 커지고 있다. 또한, 각종 모바일 기기의 고성능화 등으로 인해 반도체에 요구되는 입출력(I/O) 단자의 수도 증가하고 있다.
이와 같은 상황 속에서 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 분리하는 웨이퍼 레벨 패키지(Wafer Level Package) 기술이 주목받고 있다. 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬아웃-패널 레벨 패키지(Fan-Out Panel wafer Level Package, FOPLP)는 칩을 PCB가 아닌 웨이퍼에 직접 실장하는 기술이다. FOWLP, FOPLP에 의할 경우 PCB를 사용하지 않는 만큼 반도체 패키지의 제조 원가를 낮출 수 있고, 반도체 패키지의 소형화, 방열 기능 향상, 소비 전력 감소, 주파수 대역 향상 등이 가능하다.
FOWLP 또는 FOPLP는 개개의 다이(Die)들을 캐리어(carrier) 상에 웨이퍼 또는 패널 형태로 재구성하여 몰딩한 뒤, 팬 아웃(Fan-Out) 형식의 재배선(RDL) 공정 및 범핑(bumping) 공정 등을 통해 패키지로 구현한다.
그러나, 종래 FOWLP 또는 FO-PLP는 캐리어 상에 웨이퍼 또는 패널 형태로 재구성된 상태의 패키지에 대한 쏘잉 공정 중 구조적으로 안정성을 확보하기 어려운 문제점이 있어, 이를 해결하기 위한 기술의 개발이 요구되고 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래 웨이퍼 레벨 패키지 또는 패널 레벨 패키지 기술에 비하여 구조적으로 안정성을 확보할 수 있으면서도 공정 효율을 향상시킬 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 캐리어 상에 복수의 다이를 재구성하여 배치하는 재구성 단계; 상기 캐리어 상에 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 캐리상에 몰딩된 다이들의 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선 층, 절연패턴 및 외부 접속 단자를 형성하는 재배선 단계; 상기 재배선 단계에서 형성된 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 상기 외부 접속 단자의 상측에 형성하여 상기 외부 접속 단자 및 절연패턴을 상측에서 덮도록 형성하는 보호 코팅 형성단계; 및 상기 보호 코팅이 형성된 몰딩체를 박형화 하기 위한 그라인딩 단계;를 포함하는, 반도체 패키지 제조방법이 제공된다.
상기 몰딩 단계 후에, 상기 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 를 더 포함할 수 있다.
상기 캐리어는 사각 형태의 유리기판일 수 있다.
상기 강화 필름은 스크라이브 라인이 형성될 수 있다.
상기 보호 코팅 형성단계는, 액체 상태의 소재를 도포한 뒤 이를 경화시키는 단계일 수 있다.
본 발명의 일 실시예에 따르면, 웨이퍼(다이)에 대한 박형화 공정(그라인딩)을 솔더 범프 형성 후에 진행됨으로써, 반도체 패키지 제조 공정 중 핸들링이 용이하여 공정효율을 도모할 수 있으며, 또한 공정 중 반도체 패키지를 보다 견고한 상태로 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 복수의 다이가 캐리어 상에 재배치되기 전의 상태를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 중 캐리어 상에 다이가 재배치되고, 몰딩이 이루어진 상태를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 외부 접속 단자 형성 후에 외부단자를 보호하기 위한 보호 코팅(Protection coating)이 이루어진 모습을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 그라인딩 공정 후의 반도체 패키지의 상태를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 중 캐리어 상에 다이가 재배치되고, 몰딩이 이루어진 상태를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 외부 접속 단자 형성 후에 외부단자를 보호하기 위한 보호 코팅(Protection coating)이 이루어진 모습을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 그라인딩 공정 후의 반도체 패키지의 상태를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 도면에서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 설명하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 도면에 도시된 구성 요소들과의 상관 관계를 설명하기 위해 공간적으로 상대적인 용어인 "전방", "후방", "상부" 또는 "하부" 등이 사용될 수 있다. 이들은 도면 상 도시된 것을 기준으로 정하여진 상대적인 용어들로서 배향에 따라 위치 관계는 반대로 해석될 수도 있다.
어떤 구성 요소가 다른 구성 요소의 "전방", "후방", "상부" 또는 "하부"에 있다는 것은 특별한 사정이 없는 한 다른 구성 요소와 바로 접하여 "전방", "후방", "상부" 또는 "하부"에 배치되는 것뿐만 아니라 그 중간에 또 다른 구성 요소가 배치되는 경우도 포함한다. 또한, 어떤 구성 요소가 다른 구성 요소와 "연결"되어 있다는 것은 특별한 사정이 없는 한 서로 직접 연결되는 것뿐만 아니라 간접적으로 서로 연결되는 경우도 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 상에 복수의 다이를 재구성하는 재구성 단계; 상기 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 상기 복수의 다이들을 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선층 및 외부 접속 단자를 형성하는 재배선 단계; 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 형성하는 보호 코팅 형성 단계 및 상기 보호 코팅이 형성된 반도체 패키지를 박형화하기 위한 그라인딩 단계를 포함하는, 반도체 패키지 제조 방법를 포함한다.
본 발명의 일 실시예는 팬 아웃-패널 레벨 패키지(fan-out panel wafer level package, FOPLP)에 적용될 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 레밸 패키지에 적용될 수 있다. 이를 통해 본 발명의 일 실시예는 PCB 기판의 사용 없이 반도체 패키지를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 복수의 다이가 캐리어 상에 재배치되기 전의 상태를 나타낸 도면이다.
이 때, 다이(11)는 제1 면과, 제1 면에 대향하는 제2 면을 포함할 수 있다. 다이(11)의 제1 면에는 패드(12)가 형성될 수 있다. 패드(12)는 다이(11)에 형성된 다양한 종류의 복수의 개별소자들과 전기적으로 연결될 수 있다. 여기서 패드(12)는 다이(11)의 입/출력 신호를 입/출력시킬 수 있다. 즉, 패드(12)는 다이(11)의 집적회로와 전기적으로 연결됨으로써 다이(11)의 기능을 외부로 확장시킬 수 있다.
한편, 일반적으로 웨이퍼는, 백 그라인딩을 이용하여 박형화될 수 있다. 박형화된 웨이퍼는 센싱 칩 응용 분야를 위해 또는 예를 들면 입고된 웨이퍼가 반도체 패키징 공정들을 위해 원하는 두께보다 두꺼운 경우에 유용할 수 있기 때문이다. 예를 들면, 웨이퍼는, TSV들을 노출하도록 박형화될 수 있다. 웨이퍼는 또한, 예를 들면, 몰딩 공정 중 몰드 재료가 흘러 들어가는 몰드 캐비티 내에서 다이 위에 몰드 공간을 제공하도록 박형화될 수 있다.
이와는 달리, 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에서는 후면에 그라인딩 처리가 되지 않은 상태의 웨이퍼를 이용한다. 즉, 도 1에서 일점쇄선을 기준으로 하부에 해당하는 영역은 통상 백 그라인딩을 통해 박형화되는 것과 달리 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 도 1에 도시된 바와 같이 박형화되지 않은 웨이퍼를 절단하여 복수의 다이를 생성한다.(Wafer preparation 단계)
그러나, 이것이 본 발명의 일 실시예에 따른 반도체 제조 방법이 박형화 공정을 전혀 수행하지 않는 것을 의미하는 것은 아니다. 단지 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 다이의 캐리어 상에 재배치한 후, 재배선 공정 및 솔더볼 생성 공정 등을 마친 후에, 다이를 포함하는 패키지 전체에 대하여 박형화 작업을 수행한다. 이에 대해서는 해당하는 설명을 통해 자세히 기술하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 중 캐리어 상에 다이가 재배치되고, 몰딩이 이루어진 상태를 나타낸 도면이다.
도 2를 참조하면, 재구성 단계에서 패널 형태의 캐리어(carrier)(13) 상에 복수의 다이(11)를 배치한 뒤, 몰딩 단계에서 몰딩(15)에 의해 몰딩이 이루어진다. 이 때, 캐리어(13) 상에 접착제(adhesive)가 도포되어 접착층을 형성할 수도 있다. 또한, 몰딩재(15)는 에폭시 수지가 될 수 있다.(패널 레벨 패키지에서 Panelization 단계) 이 때, 캐리어(13)는 유리 패널 즉, 사각형 프레임의 유리 기판이 될 수 있다. 예를 들면 캐리어(13)는 600x600 유리 기판이 될 수 있다. 이와 같이 패널을 캐리어로 사용할 경우 하나의 캐리어 내에 더 많은 다이를 패키징할 수 있다. 그러나, 캐리어(13)의 재질 또는 형태가 이에 제한되는 것은 아님을 밝혀둔다.
이와는 달리 본 발명의 일 실시예에 따른 반도체 제조 방법이 웨이퍼 레벨 패키지에 의할 경우, 캐리어(13) 상에 접착층을 형성하고, 복수의 다이를 웨이퍼 형태로 캐리어(13)에 배치한 뒤, 몰딩 단계에서 몰딩재(30)에 의해 몰딩이 이루어질 수 있다. 이 때, 접착층는 패널 레벨 패키지와 동일하게 접착제(adhesive)가 도포되어 형성될 수 있으며, 몰딩재(15)는 에폭시 수지가 될 수 있다. 캐리어(13)는 마찬가지로 유리 재질로 형성될 수 있다.
한편, 다시 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 제조 방법에서는 다이가 재배치되는 캐리어의 하면에 강화 필름(Hardness Film)이 배치될 수 있다. 여기서 강화 필름(14)이란, 캐리어가 깨지는 것을 방지하기 위해서 충격으로부터 캐리어를 보호하기 위해 부착되는 보호재의 일종으로서, 우수한 내화학성을 지닌 소재로 형성될 수 있다. 이와 함께 강화 필름은 섭씨 200도 이상의 고온에도 견딜 수 있는 내열성을 가질 수 있으며, 이종 소재에 의한 쏘잉(Sawing)이 가능하다. 또한, 강화 필름에는 스크라이브 라인(Scribe line)이 형성될 수 있다. 이 때, 스크라이브 라인은 500um 이하인 것이 바람직하다. 또한, 강화 필름은 스텝 컷(Step Cut)이 가능한 것이 바람직하며, 칩핑(Chipping)이 발생하지 않는 것이 바람직하다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 3을 참조하면, 하면에 캐리어가 부착된 후, 패드(12)가 노출된 상면에 재배선을 수행하여 재배선층(Redistributed Layer, RDL)(16)을 형성할 수 있다. 상세하게 패드(12)가 노출된 상면에 패드(12)를 제외한 영역의 일부에 복수의 절연 패턴과 배선 패턴이 형성될 수 있다. 이 때, 절연 패턴에는 패드(12)의 일부를 노출시킨 개구부가 형성될 수 있다. 예를 들어 절연 패턴의 개구부는 스탬핑(stamping), 식각(Etching), 연마(Polishing), 화학적 기계적 연마(Chemical Mechanical Polishing, CMP), 연삭(Grinding), 또는 이들 공정의 조합 등을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다. 패드(12)의 일부분을 노출시킨 개구부를 형성한 후, 절연 패턴 상에 배선 패턴을 형성할 수 있다. 이 때, 배선 패턴을 형성하기 위하여, 절연 패턴의 상면에 대해 적어도 일부를 덮는 시드 금속층을 형성하고, 해당 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 그리고 패드(12)와, 외부로 노출되는 배선 패턴과 전기적으로 연결되는 외부 접속 단자(17)를 형성할 수 있다. 도면에 도시되는 바와 같이 구형 또는 볼 형상 등의 솔더 범프를 배치한 후, 리플로우 공정을 수행하여 외부 접속 단자(17)를 형성할 수 있다. 도 3에는 하나의 재배선층(16)만 도시되어 있으나, 필요에 따라 두개 층 이상의 재배선층을 형성시킬 수도 있다.
또한, 상기 재배선층이 매립되도록 형성되는 절연패턴(19)도 형성될 수 있다. 상기 절연패턴(19)는 하나 이상의 절연층을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 외부 접속 단자 형성 후에 외부단자를 보호하기 위한 보호 코팅(Protection coating)이 이루어진 모습을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 외부 접속 단자(17)를 보호하기 위해 재배선층(16) 및 외부 접속 단자(17)의 상면에 보호 코팅(Protection coating)을 수행할 수 있다. 이 때, 보호 코팅은 필름 형태의 보호재를 부착하는 것이 아니라, 코팅(coating) 형태에 의할 수 있다.
이와 같이 외부 접속 단자(17)를 보호하기 위해 보호 코팅을 수행하는 것은 후술될 그라인딩 공정 중 외부 접속 단자(17)가 손상을 입는 것을 방지하기 위함이다.
본 발명의 일 실시예에서, 보호 코팅은 액체(liquid) 상태의 소재를 도포한 뒤 이를 경화시키는 작업에 의해 형성될 수 있다. 따라서, 두께를 자유롭게 조절할 수 있는 장점이 있다. 또한, 형성 후 이를 제거하는 공정(detach)이 비교적 용이하다는 장점도 있다. 또한, 도포되는 소재의 물성에 따라 반도체 패키지에 강성을 제공함으로써, 반도체 패키지의 휨(warpage) 정도를 보강할 수도 있다. 또한, 필름 형태의 보호재와 비교하였을 때, 표면 오염(surface contamination)에 덜 취약하며, 공정 비용이 경제적이라는 장점이 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 그라인딩 공정 후의 반도체 패키지의 상태를 나타낸 도면이다.
이미 전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 후면에 박형화를 위한 그라인딩 작업이 수행되지 않은 상태의 웨이퍼로부터 얻어진 다이를 이용한다. 따라서 다이가 상대적으로 두꺼우므로, 박형화 작업을 필요로 하는데, 이를 일반적인 반도체 패키지 제조 방법과 달리, 최종 외부 접속 단자의 형성, 예를 들면 솔더 형성을 위한 볼드랍 후에 진행할 수 있다. 도 5를 참조하면, 도 1 내지 4에 나타난 일점 쇄선 하면 부분이 부재한 상태의 반도체 패키지가 도시된 것을 알 수 있다.
이와 같이 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법이 웨이퍼(다이)에 대한 박형화 공정(그라인딩)을 솔더 범프 형성 후에 진행하는 것은 반도체 패키지 제조 공정 중, 웨이퍼(다이)의 두께를 소정 두께 이상으로 확보하기 위함이다. 이를 통해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 외형을 크게 함으로써, 반도체 패키지의 핸들링이 용이하도록 하여 공정 효율을 도모할 수 있으며, 공정 중 반도체 패키지를 보다 견고한 상태로 유지할 수 있다. 상세하게, 웨이퍼(다이)의 두께가 두꺼울 경우, 웨이퍼 다이싱(dicing) 작업이 보다 용이한 장점이 있다. 또한, 웨이퍼(다이)를 캐리어에 재구성하는 공정도 보다 용이할 수 있으며, 반도체 패키지 제조 과정 중 반도체 패키지의 강성을 높게 유지할 수도 있다. 이를 통해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 칩핑(chipping) 또는 크랙(crack)의 발생을 감소시킬 수 있으며, 패널의 휨(warpage)도 감소시킬 수 있다. 즉, 공정의 효율을 도모하면서도, 불량 발생의 정도를 감소시켜 공정 비용을 절감할 수 있는 효과가 있다.
이와 같이 그라인딩 작업을 최종 외부 접속 단자의 형성 후에 수행하기 위해 본 발명의 일 실시예에 따른 반도체 제조 방법은 전술한 강화 필름(Hardness film)과 보호 코팅(protection coating)을 함께 도입함으로써, 공정의 안정성을 도모하고 있다.
11 웨이퍼(다이) 12 패드
13 캐리어 14 강화 필름
15 몰딩 16 재배선층
17 외부 접속 단자 18 보호 코팅
13 캐리어 14 강화 필름
15 몰딩 16 재배선층
17 외부 접속 단자 18 보호 코팅
Claims (5)
- 유리재질로 형성되는 캐리어의 다이가 배치되는 상면의 반대편인 하면에, 상기 캐리어를 충격으로부터 보호하기 위해, 스크라이브 라인이 형성된 내화학성 소재의 강화 필름을 부착하는 단계;
캐리어 상에 그라인딩 작업이 수행되지 않은 상태의 복수의 다이를 재구성하여 배치하는 재구성 단계;
상기 캐리어 상에 재구성된 복수의 다이들을 몰딩하는 몰딩 단계;
상기 캐리어 상에 몰딩된 다이들의 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선 층, 절연패턴 및 외부 접속 단자를 형성하는 재배선 단계;
상기 재배선 단계에서 형성된 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 상기 외부 접속 단자의 상측에 형성하여 상기 외부 접속 단자 및 절연패턴을 상측에서 덮도록 형성하는 보호 코팅 형성단계; 및
상기 보호 코팅이 형성된 몰딩체 및 다이를 박형화 하기 위해 상기 몰딩체 및 다이의 비활성측을 제거하는 그라인딩 단계;를 포함하는, 반도체 패키지 제조방법.
- 삭제
- 제1항에 있어서,
상기 캐리어는 사각 형태의 유리기판인 것을 특징으로 하는, 반도체 패키지 제조방법. - 삭제
- 제1항에 있어서,
상기 보호 코팅 형성단계는, 액체 상태의 소재를 도포한 뒤 이를 경화시키는 단계인 것을 특징으로 하는, 반도체 패키지 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20200052657 | 2020-04-29 | ||
| KR1020200052657 | 2020-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210133898A KR20210133898A (ko) | 2021-11-08 |
| KR102635853B1 true KR102635853B1 (ko) | 2024-02-13 |
Family
ID=78497158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210056053A KR102635853B1 (ko) | 2020-04-29 | 2021-04-29 | 반도체 패키지 및 이의 제조방법 |
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|---|---|
| KR (1) | KR102635853B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015504608A (ja) * | 2011-11-22 | 2015-02-12 | 日本テキサス・インスツルメンツ株式会社 | マイクロ表面実装デバイスパッケージング |
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| KR100738730B1 (ko) * | 2005-03-16 | 2007-07-12 | 야마하 가부시키가이샤 | 반도체 장치의 제조방법 및 반도체 장치 |
| KR102487563B1 (ko) * | 2015-12-31 | 2023-01-13 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
-
2021
- 2021-04-29 KR KR1020210056053A patent/KR102635853B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015504608A (ja) * | 2011-11-22 | 2015-02-12 | 日本テキサス・インスツルメンツ株式会社 | マイクロ表面実装デバイスパッケージング |
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| Publication number | Publication date |
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| KR20210133898A (ko) | 2021-11-08 |
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