KR20110134703A - 반도체 패키지의 제조 방법 - Google Patents
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Abstract
반도체 패키지의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제1 면과 제2 면을 포함하고, 제1 반도체칩 영역 및 이와 이웃하는 제2 반도체칩 영역이 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 상기 제1 면과 대향하도록 상기 반도체 기판 상에 커버를 부착시키는 단계와, 상기 제1 및 제2 반도체칩 영역에 비아홀을 형성하는 단계와, 상기 제1 및 제2 반도체칩 영역 사이의 이격 영역에 스크라이브 라인과 상기 스크라이브 라인 내에 위치하는 브릿지 패턴을 형성하는 단계와, 상기 스크라이브 라인을 따라 상기 커버를 절단하는 단계를 포함한다.
Description
본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.
또한, 이러한 씨씨디(CCD) 센서나 씨모스 이미지 센서를 보다 경제적으로 제조할 수 있는 공정 기술이 연구되고 있다.
본 발명이 해결하려는 과제는 반도체 패키지 제조시 발생될 수 있는 크랙(crack)이나 칩핑(chipping) 불량이 방지된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제1 면과 제2 면을 포함하고, 제1 반도체칩 영역 및 이와 이웃하는 제2 반도체칩 영역이 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 상기 제1 면과 대향하도록 상기 반도체 기판 상에 커버를 부착시키는 단계와, 상기 제1 및 제2 반도체칩 영역에 비아홀을 형성하는 단계와, 상기 제1 및 제2 반도체칩 영역 사이의 이격 영역에 스크라이브 라인과 상기 스크라이브 라인 내에 위치하는 브릿지 패턴을 형성하는 단계와, 상기 스크라이브 라인을 따라 상기 커버를 절단하는 단계를 포함할 수 있다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은, 제1 면과 제2 면을 포함하고, 제1 반도체칩 영역 및 이와 이웃하는 제2 반도체칩 영역이 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 상기 제1 면과 대향하도록 상기 반도체 기판 상에 커버를 부착시키는 단계와, 상기 제2 면 상에 제1 두께 영역 및 상기 제1 두께 영역보다 얇은 제2 두께 영역을 포함하는 제1 마스크 패턴을 형성하는 단계와, 상기 제1 및 제2 반도체칩 영역에 비아홀을 형성하는 단계와, 상기 제1 및 제2 반도체칩 영역 사이의 이격 영역에 스크라이브 라인과 상기 스크라이브 라인 내에 위치하고 상기 제1 및 제2 반도체칩 영역을 연결하는 브릿지 패턴을 형성하는 단계와, 상기 스크라이브 라인을 따라 상기 커버를 절단하는 단계를 포함할 수 있다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법은, 제1 면과 제2 면을 포함하고, 제1 반도체칩 영역 및 이와 이웃하는 제2 반도체칩 영역이 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판의 상기 제1 면과 대향하도록 상기 반도체 기판 상에 커버를 부착시키는 단계와, 상기 제1 및 제2 반도체칩 영역에 비아홀을 형성하는 단계와, 상기 제1 및 제2 반도체칩 영역 사이의 이격 영역에 스크라이브 라인과 상기 스크라이브 라인 내에 위치하는 크랙(crack) 방지부를 형성하는 단계와, 상기 스크라이브 라인을 따라 상기 커버를 절단하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 3은 반도체 기판의 제1 평면도이다.
도 4 및 도 5는 도 3의 I-I’ 또는 II-II’ 선을 따라 절단한 단면도이다.
도 6은 도 3의 I-I’ 선을 따라 절단한 단면도이다.
도 7은 도 3의 II-II’ 선을 따라 절단한 단면도이다.
도 8은 반도체 기판의 제2 평면도이다.
도 9 및 도 11은 도 8의 III-III’ 선을 따라 절단한 단면도이다.
도 10은 도 8의 IV-IV’선을 따라 절단한 단면도이다.
도 12는 반도체 기판의 제3 평면도이다.
도 13은 도 12의 V-V’선을 따라 절단한 단면도이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 단계별로 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 3은 반도체 기판의 제1 평면도이다.
도 4 및 도 5는 도 3의 I-I’ 또는 II-II’ 선을 따라 절단한 단면도이다.
도 6은 도 3의 I-I’ 선을 따라 절단한 단면도이다.
도 7은 도 3의 II-II’ 선을 따라 절단한 단면도이다.
도 8은 반도체 기판의 제2 평면도이다.
도 9 및 도 11은 도 8의 III-III’ 선을 따라 절단한 단면도이다.
도 10은 도 8의 IV-IV’선을 따라 절단한 단면도이다.
도 12는 반도체 기판의 제3 평면도이다.
도 13은 도 12의 V-V’선을 따라 절단한 단면도이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 단계별로 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
먼저, 도 1을 침조하여 본 발명의 일 실시예에 따라 제조된 반도체 패키지를 살펴본다. 도 1은 본 발명의 일 실시예에 따라 제조된 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따라 제조된 반도체 패키지(100)는 반도체칩(110), 접착 패턴(121), 외부 접속 단자(151) 및 투명 커버(180)을 포함할 수 있다.
반도체칩(110)은 제1 면(111), 제2 면(112) 및 화소부(PA)를 포함한다. 또한, 반도체칩(110)은 화소부(PA)를 둘러싸는 가장자리 영역(EA)을 포함한다. 이때, 화소부(PA)는 반도체칩(110)의 중앙부에 위치할 수 있으나, 이에 한정되는 것은 아니다. 이러한, 화소부(PA)는 마이크로 렌즈(115) 어레이(array)를 포함할 수 있다. 이때, 화소부(PA)의 마이크로 렌즈(115) 어레이(array)는 반도체 칩(110)의 제1 면(111) 상에 위치할 수 있다.
접착 패턴(121)은 반도체칩(110)의 제1 면(111) 상에 위치한다. 이때, 접착 패턴(121)은 제1 면(111) 상에 화소부(PA)를 둘러싸도록 위치할 수 있다. 이룰 위해, 접착 패턴(121)은 반도체칩(110)의 가장자리 영역(EA)에 위치할 수 있다. 즉, 접착 패턴(121)은 가장자리 영역(EA)을 따라 배치되어, 화소부(PA)를 둘러싼 폐곡선(closed-loop) 형태를 가질 수 있다.
접착 패턴(121)은 투명 커버(180)를 반도체칩(110)의 제1 면(11)상에 고정시킨다. 이를 위해, 도 1을 참조하면, 접착 패턴(121)은 반도체칩(110)과 투명 커버(180) 사이에 개재될 수 있다. 이때, 접착 패턴(121)의 두께에 의해, 투명 커버(180)와 화소부(PA) 사이에 중공부(VA)가 형성될 수 있다. 한편, 접착 패턴(121)이 폐곡선으로 형성될 경우, 상기 중공부(VA)는 외부와 밀폐될 수 있다. 이에 의해, 중공부(VA) 내에 위치하는 화소부(PA)가 외기로부터 보호될 수 있다. 예를 들어, 화소부(PA)의 마이크로 렌즈(115)등이 외기에 의해 영향을 받을 경우 발생될 수 있는 수광량의 감소나 화소부(PA)에 포함된 소자들의 수명 저하 등을 방지할 수 있다. 한편, 접착 패턴(121)의 폭(W)은 투명 커버(180)가 반도체칩 (110)의 제1 면(111) 상에 충분히 고정될 수 있을 만큼 충분한 것이 좋다.
이러한, 접착 패턴(121)은 예를 들어, 감광성 접착성 고분자, 열경화성 고분자 및/또는 에폭시계 혼합물을 포함할 수 있다. 하나의 예로써, 접착 패턴(121)은 예를 들어, 벤조시클로부텐(benzocyclobutene)을 포함할 수 있다.
한편, 도전 패드(141)가 가장자리 영역(EA)에 배치될 수 있다. 이때, 도전 패드(141)는 반도체칩(110)의 제1 면(111) 상에 위치할 수 있다. 또한, 접착 패턴(121)과 중첩하여 위치할 수 있다. 이때, 도전 패드(141)는 가장자리 영역(EA)에 배치된 배선들(미도시)에 연결되는 예를 들어, 비아 플러그(미도시)와 일체형으로 형성될 수 있다.
한편, 반도체칩(110)은 도전 패드(141)와 연결되는 관통 비아(161)를 포함할 수 있다. 관통 비아(161)는 반도체 패키지의 전체 크기를 줄이고, 신호의 전달 속도를 빠르게 하기 위해 형성될 수 있다.
반도체 패키지(100)는 반도체칩(110)의 제2 면(112) 상에 위치하는 재배선 패드(153)를 포함할 수 있다. 이때, 반도체칩(110)의 가장자리 영역(EA)과 인접한 재배선 패드(153)는 관통 비아(161)와 전기적으로 접촉할 수 있다. 즉, 관통 비아(161)의 일측은 도전 패드(141)와 전기적으로 접촉하고, 타측은 재배선 패드(153)와 접촉할 수 있다.
한편, 반도체 패키지(100)는 반도체칩(110)의 제2 면(12) 상에 위치하는 외부 접속 단자(151)를 포함할 수 있다. 외부 접속 단자(151)는 예를 들어 솔더볼 형상일 수 있으나, 외부 접속 단자(151)의 형상이 이에 한정되는 것은 아니다. 반도체 패키지(100)가 실장될 마더 보드의 접속단자의 형상에 따라 외부 접속 단자(151)는 다양한 형상으로 형성될 수 있다. 외부 접속 단자(151)은 재배선 패드(153) 상에 위치할 수 있다. 이때, 외부 접속 단자(151)은 재배선 패드(153)와 전기적으로 접촉하는 접합 영역(155)을 포함할 수 있다. 이에 의해, 외부 접속 단자(151)는 재배선 패드(153)를 통해 전달된 신호를 반도체 패키지(100) 외부로 전달할 수 있다. 접합 영역(155)은 반도체 칩(110)의 제2 면(112)과 마주한다.
한편, 재배선 패드(53)의 일부 영역 상에 절연막(171)이 위치할 수 있다. 즉, 절연막(171)은 재배선 패드(153)와 외부 접속 단자(151)가 접촉하지 않는 재배선 패드(153)의 일부 영역 상에 위치할 수 있다. 절연막(171)은 재배선 패드(153)와 반도체 칩(110)의 외부가 전기적으로 단락되는 것을 방지할 수 있다. 이에 의해, 반도체 칩(110)내에 불필요한 신호가 전달되는 것이 방지될 수 있다.
다음으로, 도 2 내지 도 16을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이고, 도 3은 반도체 기판의 제1 평면도이고, 도 4 및 도 5는 도 3의 I-I’ 또는 II-II’ 선을 따라 절단한 단면도이고, 도 6은 도 3의 I-I’ 선을 따라 절단한 단면도이고, 도 7은 도 3의 II-II’ 선을 따라 절단한 단면도이고, 도 8은 반도체 기판의 제2 평면도이고, 도 9 및 도 11은 도 8의 III-III’ 선을 따라 절단한 단면도이고, 도 10은 도 8의 IV-IV’선을 따라 절단한 단면도이고, 도 12는 반도체 기판의 제3 평면도이고, 도 13은 도 12의 V-V’선을 따라 절단한 단면도이고, 도 14 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 단계별로 설명하기 위한 단면도이다. 한편, 설명의 편의상 도 1에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 2 및 도 3을 참조하면, 제1 면(11)과 제2 면을 포함하고, 제1 화소부(PA1)를 포함하는 제1 반도체칩 영역(110-1) 및 이와 이웃하고 제2 화소부(PA2)를 포함하는 제2 반도체칩 영역(110-2)이 정의되는 반도체 기판(10)을 제공한다(S1010). 여기서, 반도체 기판(10)은 예를 들어 실리콘(Si)을 포함할 수 있다.
여기서, 제1 및 제2 반도체칩 영역(110-1, 110-2)은 이후의 공정에서 제1 및 제2 반도체 패키지(100) 각각에 포함되는 반도체칩(도 1의 ‘110’참조)으로 형성된다. 한편, 반도체 기판(10)에는 이후의 공정에서 비아홀(도 9의 ‘162’ 참조)로 형성될 비아홀 형성 영역(160)이 정의될 수 있다. 여기서, 비아홀 형성 영역(160)은 제1 및 제2 반도체칩 영역(110-1, 110-2) 내의 소정의 위치에 정의될 수 있다.
한편, 제1 및 제2 반도체칩 영역(110-1, 110-2) 사이에는 이격 영역(210)이 정의될 수 있다. 이격 영역(210)에는 이후의 공정에서 형성될 스크라이브(scribe) 라인(도 10의 ‘222’ 참조)이 형성될 수 있다. 반도체 기판(10)에는 이후의 공정에서 브릿지 패턴(도 8의 ‘232’ 참조)로 형성될 브릿지 패턴 형성 영역(231)이 정의될 수 있다. 여기서, 브릿지 패턴 형성 영역(231)은 이격 영역(210) 내의 소정의 위치에 정의될 수 있다.
계속해서, 도 4를 참조하면, 반도체 기판(10) 상에 접착 패턴(121)을 형성한다. 접착 패턴(121)은 반도체 기판(10)의 제1 면(11)상이 형성될 수 있다. 여기서, 반도체 기판(10)의 제1 면(11)은 반도체 패키지(100)의 반도체칩(110)의 제1 면(111)과 동일한 것이다(도 1 참조).
접착 패턴(121)은 제1 및 제2 반도체칩 영역(110-1, 110-2)의 가장자리 영역(EA) 형성될 수 있다. 또한, 제1 및 제2 반도체칩 영역(110-1, 110-2) 사이의 이격 영역(210) 상에도 형성될 수 있다. 이때, 접착 패턴(121)은 제1 및 제2 반도체칩 영역(110-1, 110-2)의 제1 및 제2 화소부(PA1, PA2)를 둘러싸도록 형성될 수 있다.
접착 패턴(121)을 형성하기 위해 예를 들어, 감광성 접착성 고분자막을 반도체 기판(10)의 전면 상에 코팅하고 50~70℃의 낮은 온도에서 소프트 베이킹 공정을 진행한다. 그리고 노광 공정과 현상 공정을 통해 감광성 접착성 고분자막을 패터닝하여 접착 패턴(121)을 형성한다. 한편, 접착 패턴(121)은 상기의 방법 이외에도 예를 들어, 디스펜서 공정, 스크린 프린팅 또는 잉크제팅 방법으로도 형성될 수 있다.
계속해서, 도 5를 참조하면, 접착 패턴(121)이 형성된 반도체 기판(10)상에 투명 커버(180)를 배치시킨다. 이후, 열을 가하면서 압착시켜 투명 커버(180)을 반도체 기판(10) 상에 부착시킨다(S1020). 이러한 부착 공정은 예를 들면 150~210℃에서 진행될 수 있다. 이에 의해, 투명 커버(180)과 반도체 기판(10) 사이에 중공부(VA)가 형성될 수 있다. 계속해서, 투명 커버(180)를 반도체 기판(10)상에 부착시킨 후에 반도체 기판(10)의 두께를 얇게하는 공정(thinning)을 추가로 수행할 수 있다.
계속해서, 도 6 및 도 7을 참조하면, 반도체 기판(10)의 제2 면(12) 상에 제1 두께 영역(501) 및 제2 두께 영역(502)를 포함하는 제1 마스크 패턴(500)을 형성한다. 여기서, 반도체 기판(10)의 제2 면(12)은 반도체 패키지(100)의 반도체칩(110)의 제2 면(112)과 동일한 것이다(도 1 참조).
이때, 제1 두께 영역(501)의 두께(t1)는 제2 두께 영역(502)의 두께(t2) 보다 두껍게 형성될 수 있다. 또한, 제1 마스크 패턴(500)은 제1 및 제2 반도체 영역(110-1, 110-2)을 일부 노출 시키는 제1 개구부(503)와 이격 영역(210)의 일부를 노출시키는 제2 개구부(504)를 포함한다. 여기서, 제1 개구부(503)는 제1 및 제2 반도체칩 영역(110-1, 110-2)의 비아홀 형성 영역(160)에 대응된다 또한, 제2 개구부(504)는 스크라이브 형성 영역(221)과 대응된다.
한편, 반도체 기판(10)의 제2 면(12)은 비아홀 형성 영역(160), 스크라이브 형성 영역(221) 및 브릿지 패턴 형성 영역(231)을 제외하고 제1 두께(t1)를 갖는 제1 마스크 패턴(500)의 제1 두께 영역(501)으로 덮힌다. 한편, 브릿지 패턴 형성 영역(231)은 제1 두께(t1)를 갖는 제1 두께 영역(501)과 제2 두께(t2)를 갖는 제2 두께 영역(502)으로 덮힌다. 여기서, 제2 두께 영역(502)은 후술할 칩핑(chipping) 방지 패턴(도 15의 252)이 형성될 영역에 대응되어 형성될 수 있다.
이러한 제1 마스크 패턴(500)을 형성하기 위하여, 먼저 반도체 기판(10)의 제2 면(12) 상에 포토레지스트막(미도시)을 형성한다. 여기서, 포토레제스트막은 포지티브(positive) 형 또는 네가티브(negative)형일 수 있다. 설명의 편의상 네가티브형 포토레지스트막이라 가정한다.
노광 마스크(미도시)를 이용하여 포토레지스트막을 노광한다. 이때, 제1 및 제2 개구부로(503, 504) 형성될 포토레지스트막 영역은 노광되지 않도록 한다. 또한, 제2 두께 영역(502)으로 형성될 포토레지스트막 영역을 제1 두께 영역(501)이 형성될 포토레지스트막에 노광되는 노광량보다 작은 노광량으로 노광한다. 이때, 제2 두께 영역(502)으로 형성될 포토레지스트막 영역은 예를 들어 슬릿 마스크(미도시)나 하프톤 마스크(미도시)를 사용하여 노광할 수 있다.
이러한 노광 공정후 현상액을 이용하여 노광된 포토레지스트막을 현상하면 제1 마스크 패턴(500)이 형성된다.
계속해서, 도 8 내지 도 10을 참조하면, 제1 마스크 패턴(500)을 이용하여 반도체 기판(10)을 식각한다. 이때, 반도체 기판(10)에서 식각되는 영역은 제1 마스크 패턴(500)의 제1 및 제2 개구부(503, 504)에 대응되는 영역이다. 반도체 기판(10)의 식각에 의해, 제1 및 제2 반도체칩 영역(110-1, 110-2)에 비아홀(162)이 형성되고, 이격 영역(210)에 스크라이브 라인(222) 및 브릿지 패턴(232)이 형성된다(S1030).
스크라이브 라인(222)은 이후의 공정에서 하나의 반도체 기판(10)에서 제조되는 2개 이상의 반도체 패키지를 분할할 때 사용되는 것이다. 예를 들어, 스크라인브 라인(222)은 이후의 공정에서 반도체 기판(10)과 마주하는 투명 커버(180)등을 절단하는 라인으로 사용된다. 이를 위해, 투명 커버(180)등을 절단하는 블레이드가 스크라이브 라인(222)을 지나갈 수 있다.
스크라이브 라인(222) 내에는 제1 반도체칩 영역(110-1)과 제2 반도체칩 영역(110-2)을 연결하는 브릿지 패턴(232)이 위치한다. 브릿지 패턴(232)은 스크라이브 라인(222) 내에 한 개 이상 형성될 수 있다. 다만, 설명의 편의상 두 개의 브릿지 패턴(232)이 스크라이브 라인(222) 내에 위치하는 것으로 도 8에 나타내었고, 이에 한정되는 것은 아니다.
브릿지 패턴(232)은 스크라이브 라인(222) 형성시 반도체 기판(10) 상에 형성된 층간 절연막(Inter Metal Dielectrics; IMD, 미도시)에 발생될 수 있는 크랙(crack)을 방지한다. 즉, 브릿지 패턴(232)은 반도체 기판(10) 상에 형성된 층간 절연막의 크랙을 방지하는 크랙 방지부로써 기능한다. 이때, 브릿지 패턴(232)의 폭(Wb)과 스크라이브 라인(222)의 폭(Ws)을 실질적으로 동일하게 형성할 수 있다.
반도체 패키지 제조시, 예를 들어, 실리콘으로 이루어진 반도체 기판 및 상기 반도체 기판과 마주하는 투명 커버를 절단하여 다수의 반도체 패키지를 일괄적으로 형성한다. 이때, 반도체 기판과 투명 커버의 재질이 서로 다를 경우, 반도체 기판과 투명 커버를 서로 다른 블레이드로 절단한다, 또는 반도체 기판과 투명 커버의 절단 속도를 서로 다르게 하여 반도체 기판과 투명 커버를 절단한다. 이를 개선하기 위하여 반도체 기판에 비아홀 형성시, 반도체 기판에 정의된 다수의 반도체칩 영역간의 이격 영역을 미리 제거한다. 즉, 반도체 기판에 스크라이브 라인(222)을 형성하여 다수의 반도체칩 영역별로 반도체칩을 분할하는 것이다. 이에 의할 경우, 투명 커버를 절단하는 것으로 반도체 패키지 제조 공정이 마무리될 수 있다.
그런데, 반도체 기판(10)에 스크라이브 라인(222)을 형성할 때, 반도체 기판(10) 상에 형성된 층간 절연막은 다수의 반도체칩 영역 간에 연결된 상태로 남아 있을 수 있다. 이때, 분할된 다수의 반도체칩 사이를 층간 절연막이 지탱하는 결과가 되기 때문에, 예를 들어, 반도체칩에 존재하는 캐비티(cavity) 등에 의해 연속되는 공정에서 층간 절연막에 크랙(crack)이 발생될 수 있다. 이에 의해 반도체칩에 형성된 급속 배선간에 단락이 발생될 수 있어, 반도체 소자의 신뢰성이 저하될 수 있고, 반도체 패키지 제조 공정의 수율도 저하될 수 있다.
본 발명의 일 실시예에 의할 경우, 스크라이브 라인(222) 내에 제1 반도체칩 영역(110-1) 및 이와 이웃하는 제2 반도체칩 영역(110-2)을 연결하는 브릿지 패턴(232)이 적어도 하나 형성됨으로써, 브릿지 패턴(232)이 제1 반도체칩 영역(110-1) 및 이와 이웃하는 제2 반도체칩 영역(110-2)을 지탱할 수 있다. 이에 의해, 층간 절연막에 크랙이 발생되는 것을 방지할 수 있다.
계속해서, 도 11을 참조하면, 제1 마스크 패턴(500)을 에치백(etch-back)하여 제1 마스크 패턴(500)의 제2 두께 영역(502)을 제거한다. 즉, 제2 두께 영역(502)의 두께(t2)에 해당하는 만큼 제1 마스크 패턴(500)을 에치백한다. 이에 의해, 브릿지 패턴(232)의 일부 영역을 노출시키는 제3 개구부(603)를 포함하는 제2 마스크 패턴(600)이 형성된다. 제2 마스크 패턴(600)은 비아홀(162), 스크라이브 라인(222) 및 브릿지 패턴(232)의 일부 영역을 제외하고 반도체 기판(10)의 제2 면(12)을 덮는다.
계속해서, 도 12 및 13을 참조하면, 제2 마스크 패턴(600)을 이용하여 브릿지 패턴(232)의 일부를 식각한다. 이때, 브릿지 패턴(232)은 반도체 기판(10)의 제2 면(12) 상에서 제1 면(11) 방향으로 만입되도록 식각된다. 또한, 브릿지 패턴(232)은 스크라이브 라인(222)과 나란하게 연장되도록 식각된다. 이에 의해, 브릿지 패턴(232)에 칩핑(chipping) 방지 패턴(252)이 형성된다. 즉, 칩핑 방지 패턴(252)은 반도체 기판(10)의 제2 면(12) 상에서 제1 면(11) 방향으로 만입되고, 스크라이브 라인(222)과 나란하게 연장된 형상을 갖는다.
한편, 브릿지 패턴(232)은 이후의 공정에서 투명 커버(180)를 절단할 때, 동시에 절단된다. 이때, 제1 및 제2 반도체칩 영역(110-1, 110-2)에 일부 매끄럽지 못하게 절단되는 칩핑(chipping) 불량이 발생될 수 있다. 이에 따라, 브릿지 패턴(232) 절단시 발생될 수 있는 칩핑(chipping) 불량을 방지하기 위하여 브릿지 패턴(232)을 절단하기 전에, 브릿지 패턴(232)의 일부를 미리 식각하는 것이다. 이에 의할 경우, 브릿지 패턴(232)을 절단시 발생되는 칩핑(chipping) 불량이 방지된다. 즉, 칩핑(chipping) 방지 패턴(252)은 칩핑 방지부로써 기능할 수 있다. 한편, 칩핑(chipping) 방지 패턴(252)은 제1 및 제2 반도체칩 영역(110-1. 110-2)과 접할 수 있다.
계속해서, 도 14 및 도 15를 참조하면, 도전막을 적층하고 패터닝하여 비아홀(162)의 측벽을 덮으면서 반도체 기판(10)상에 형성된 도전 패드(141)와 전기적으로 접촉하는 관통 비아(161)를 형성한다.
이후, 관통 비아(161)와 전기적으로 연결되며 반도체 기판(10)의 제2 면(12) 상에 배치되는 재배선 패드(153)를 형성한다. 이후, 관통 비아(161)와 재배선 패드(153)를 일부 덮는 절연막(171)을 형성한다. 이후, 절연막(171)에 의해 덮이지 않고 노출되는 재배선 패드(153) 상에 외부 접속 단자(151)를 형성한다. 외부 접속 단자(151)은 예를 들어, 솔더볼로 형성될 수 있다. 한편, 외부 접속 단자(151)는 재배선 패드(153)과 접촉하는 접합 영역(155)을 포함한다. 접합 영역(155)은 반도체 기판(10)의 제2 면(12)과 마주할 수 있다.
계속해서, 도 16을 참조하면, 투명 기판(180)과 반도체 기판(10)의 브릿지 패턴(232)등을 S-S’ 선을 기준으로 절단하여 단위 반도체 패키지(100)별로 분리하는 싱귤레이션(Singulation) 공정을 진행한다(S1040). 싱귤레이션 공정은 다이아몬드 절삭 블레이드 등을 이용하여 진행될 수 있다. 이때, 스크라이브 라인(222)을 따라 절삭 블레이드가 이동할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 의할 경우, 반도체 기판(10) 상에 형성된 층간 절연막의 크랙 발생이나, 반도체칩의 칩핑 불량없이 반도체 패키지를 제조할 수 있다. 즉, 신뢰성있는 반도체 소자의 제조가 가능하다. 또한, 반도체 패키지 형성 공정의 경제성이나 패키지 제조 속도를 증가시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판 100: 반도체 패키지
110: 반도체 칩 162: 비아홀
222: 스크라이브 라인 232: 브릿지 패턴
500: 제1 마스크 패턴 600: 제2 마스크 패턴
110: 반도체 칩 162: 비아홀
222: 스크라이브 라인 232: 브릿지 패턴
500: 제1 마스크 패턴 600: 제2 마스크 패턴
Claims (10)
- 제1 면과 제2 면을 포함하고, 제1 화소부를 포함하는 제1 반도체칩 영역 및 이와 이웃하고 제2 화소부를 포함하는 제2 반도체칩 영역이 정의되는 반도체 기판을 제공하는 단계;
상기 반도체 기판의 상기 제1 면과 대향하도록 상기 반도체 기판 상에 커버를 부착시키는 단계;
상기 제1 및 제2 반도체칩 영역에 비아홀을 형성하는 단계:
상기 제1 및 제2 반도체칩 영역 사이의 이격 영역에 스크라이브 라인과 상기 스크라이브 라인 내에 위치하는 브릿지 패턴을 형성하는 단계; 및
상기 스크라이브 라인을 따라 상기 커버를 절단하는 단계를 포함하는 반도체 패키지의 제조 방법. - 제1 항에 있어서,
상기 브릿지 패턴은 상기 제1 및 제2 반도체칩 영역과 연결된 반도체 패키지의 제조 방법. - 제1 항에 있어서,
상기 브릿지 패턴에 칩핑(chipping) 방지 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법. - 제3 항에 있어서,
상기 비아홀을 형성하기 전에, 상기 제2 면 상에 제1 두께 영역 및 상기 제1 두께 영역보다 얇은 제2 두께 영역을 포함하는 제1 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법. - 제4 항에 있어서,
상기 브릿지 패턴이 형성될 상기 반도체 기판 상에 상기 제1 및 제2 두께 영역이 형성되는 반도체 패키지의 제조 방법. - 제5 항에 있어서,
상기 브릿지 패턴을 형성한 후, 상기 제2 두께 영역을 제거하여 상기 브릿지 패턴의 일부를 노출시키는 제2 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법. - 제6 항에 있어서,
상기 제2 마스크 패턴을 이용하여 상기 브릿지 패턴을 식각하는 단계를 더 포함하는 반도체 패키지의 제조 방법. - 제3 항에 있어서,
상기 칩핑 방지 패턴은 상기 제2 면상에서 상기 제1 면 방향으로 만입된 반도체 패키지의 제조 방법. - 제8 항에 있어서,
상기 칩핑 방지 패턴은 상기 스크라이브 라인과 나란하게 연장된 반도체 패키지의 제조 방법. - 제1 항에 있어서,
상기 커버를 절단할 때, 상기 브릿지 패턴도 절단되는 반도체 패키지의 제조 방법.
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