DE10308855A1 - Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben - Google Patents
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil (2) und einen Halbleiterwafer sowie Verfahren zu deren Herstellung. Dazu weist der Halbleiterwafer streifenförmige Trennbereiche auf. Diese Trennbereiche sind mit Durchkontakten in Richtung auf die Rückseite des Halbleiterwafers versehen. Der aus einem derartigen Halbleiterwafer getrennte Halbleiterchip (6) stellt bereits ein elektronisches Bauteil (2) mit Außenkontakten in Form von Randkontakten (19) dar. Ein derartiges elektronisches Bauteil (2) in Halbleiterchipgröße kann vielfältig eingesetzt werden.
Description
- Die Erfindung betrifft ein elektronisches Bauteil und einen Halbleiterwafer sowie Verfahren zur Herstellung derselben. Insbesondere betrifft die Erfindung einen Halbleiterwafer, der in einzelne elektronische Bauteile auftrennbar ist.
- Die Größe der Halbleiterchips nimmt trotz dichter werdender Schaltungspackungen pro Halbleiterchip ständig zu, so dass inzwischen elektronische Bauteile in Halbleiterchipgröße vorgesehen sind. Ein Problem bleibt jedoch der Zugriff auf die integrierten Schaltungen des Halbleiterchips über Außenkontakte.
- Aus der Druckschrift
DE 101 20 408 A1 sind Außenkontakte auf einer Oberseite und auf einer Rückseite des Halbleiterchips angeordnet, die über Leiterbahnen im Randbereich des Halbleiterchips miteinander verbunden sind. Ein Nachteil dieser Lösung ist eine eingeschränkte Flexibilität beim Anbringen eines derartigen elektronischen Bauteils mit Außenkontakten auf der Oberseite und der Rückseite auf einen übergeordneten Schaltungsträger. Die Verwendungsmöglichkeiten eines derartigen elektronischen Bauteils in Halbleiterchipgröße sind folglich eingeschränkt. - Aufgabe der Erfindung ist es, die Einsatzvarianten von elektronischen Bauteilen mit Halbleiterchipgröße zu erhöhen und Halbleiterwafer vorzusehen, aus denen derartige elektronische Bauteile heraustrennbar sind.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein Halbleiter für elektronische Bauteile vorgesehen, der auf seiner Waferoberseite in Zeilen und Spalten angeordnete integrierte Schaltungen für Halbleiterchips aufweist. Zwischen den integrierten Schaltungen sind streifenförmige Trennbereiche freigehalten, die für ein Zersägen des Halbleiterwafers in Halbleiterchips frei bleiben. Diese Trennbereich weisen erfindungsgemäß Durchkontakte in Richtung auf die Rückseite des Halbleiterwafers auf. Dabei kann die lichte Weite der Durchkontakte in den Trennbereichen größer als die Sägespur beim Trennen des Halbleiterwafers in einzelne Halbleiterchips vorgesehen werden. Die Durchkontakte können in Sacklöchern auf dem Halbleiterwafer in den Trennbereichen angeordnet sein oder auch in Durchgangslöchern, die von der Waferoberseite bis zur Waferrückseite reichen.
- Ein derartiger Halbleiterwafer hat den Vorteil, dass beim Trennen des Halbleiterwafers entlang der streifenförmigen Trennbereiche Halbleiterchips entstehen, die Randkontakte aufweisen und damit vielfältiger als herkömmliche elektronische Bauteile in Halbleiterchipgröße eingesetzt werden können. Ein derartig strukturierter Halbleiterwafer hat darüber hinaus den Vorteil, dass gleichzeitig für viele Halbleiterchips noch auf Waferebene entsprechende Randkontakte verwirklicht werden können, was erhebliche Kosteneinsparungen beim Herstellen von Außenkontakten an einem elektronischen Bauteil mit Halbleiterchipgröße ermöglicht.
- Weiterhin kann der Halbleiterwafer Durchkontakte aufweisen, die in regelmäßigen Abständen mit Perforationen versehen sind. Diese Perforationen bilden ein Gittermuster für Durchkontakte von der Oberseite des Halbleiterwafers in Richtung auf die Rückseite des Halbleiterwafers. Um derartige Perforationen senkrecht in den Halbleiterwafer einzubringen, hat sich ein Plasmaätzverfahren bewährt, bei dem Bohrungen mit gleichbleibendem Querschnitt von der Oberseite zur Unterseite des Halbleiterwafers möglich sind. Ein derartiger Plasmaätzprozess kann jederzeit bei beliebiger Tiefe abgeschlossen werden, so dass Sacklöcher entstehen, die ebenfalls für eine Ausbildung von Randkontakten geeignet sind. Gleiche Strukturen lassen sich auch in den streifenförmigen Trennbereichen des Halbleiterwafers durch einen Laserabtrag herstellen. Mit diesen Techniken kann das Profil des Querschnitts der Perforation von rund bis polygonal variiert werden.
- Die Wände der Perforationen können eine Metallschicht oder eine Isolationsschicht mit einer darauf aufgebrachten Metallschicht aufweisen. Eine Isolationsschicht unter der Metallschicht ist insbesondere dann von Vorteil, wenn das Halbleitermaterial hochdotiert und damit selbst elektrisch leitend ist. Bei hochohmigem Halbleitermaterial kann in Einzelfällen auf eine Isolationsschicht zwischen Metallschicht und Perforationswänden verzichtet werden.
- Die Durchgangskontakte können schmelzbares Lotmaterial aufweisen, das noch vor dem Zerteilen des Halbleiterwafers in Halbleiterchips in die Durchgangskontakte eingebracht ist. Dazu können entweder die Durchgangskontaktpositionen mit Lotbällen versehen sein, deren Lotmaterial anschließend aufgeschmolzen in die Durchkontakte hineinfließt oder ein verflüssigtes Lotmaterial kann in die Durchgangskontakte auf dem Halbleiterwafer hineingedrückt werden.
- Nach Auftrennen des Halbleiterwafers liegt ein Halbleiterchip mit integrierter Schaltung auf einer Oberseite vor, mit Randseiten, von denen mindestens eine Randseite Randkontakte aufweist. Dabei erstrecken sich die Randkontakte von der Oberseite des Halbleiterchips in Richtung auf die Rückseite des Halbleiterchips. Ruf der Oberseite des Halbleiterchips sind diese Randkontakte mit Elektroden der integrierten Schaltung über Leiterbahnen verbunden. Je nachdem, ob mit dem Halbleiterwafer metallisierte Sacklöcher oder Durchgangslöcher bereitgestellt wurden, weist der Halbleiterchip entweder durchgängige Randkontakte auf, die von der Oberseite des Halbleiterchips zur Unterseite des Halbleiterchips reichen oder lediglich gekürzte Randseitenkontakte, die sich nur über einen Teil der Dicke des Halbleiterchips erstrecken.
- Der Halbleiterchip kann auf seinen Randseiten eine perforationsartige Struktur aufweisen. Dabei kann sich durch den Trennvorgang eine annähernd halbzylinderförmige Aussparung als Randkontakt ausbilden, die sich von der Oberseite in Richtung auf die Rückseite erstreckt. Da bei dem Trennvorgang des Halbleiterwafers in einzelne Halbleiterchips die Sägespur mitten durch die Durchkontakte führt, bilden die Randkontakte nur einen annähernd halbzylindrischen Kontakt. Dabei sind zumindest die Wandungen der Aussparungen mit einer Isolierschicht und mit einer darauf angeordneten Metallschicht oder nur mit einer Metallschicht versehen.
- Die halbzylinderförmigen Aussparungen im Randbereich erstrecken sich in das Halbleiterchipmaterial hinein und können von einem Lotmaterial aufgefüllt sein. Dieses Lotmaterial in den Aussparungen erspart beim Bestücken eines Schaltungssubstrats mit einem Halbleiterchip das zusätzliche Aufbringen von Lot material, so dass der Bestückungsprozess wesentlich vereinfacht wird.
- Randkontakte können auf der Oberseite zu jeweils einer Kontaktfläche erweitert sein und in eine Leiterbahn auf der Oberseite des Halbleiterchips übergehen. Damit ist vorteilhaft eine Verbindung zwischen den Randkontakten und den Elektroden der integrierten Schaltung auf der Oberseite des Halbleiterchips geschaffen, die zuverlässig und sicher einen Zugriff auf die integrierte Schaltung des Halbleiterchips gewährleisten.
- Ein elektronisches Bauteil kann bereits der Halbleiterchip selbst darstellen, da er Außenkontakte in Form der Randkontakte aufweist und somit ein Zugriff zu der integrierten Schaltung auf dem Halbleiterchip möglich ist, womit ein elektronisches Bauteil in Chipgröße zur Verfügung steht.
- Darüber hinaus ist es möglich, elektronische Bauteile vorzusehen, die einen derartigen Halbleiterchip und ein Schaltungssubstrat aufweisen, auf dem der Halbleiterchip angeordnet ist. Ein derartiges elektronisches Bauteil lässt sich mit unterschiedlichsten Variationen aufbauen, so dass der Halbleiterchip nicht nur mit seiner Oberseite oder seiner Unterseite auf dem Schaltungssubstrat angeordnet werden kann, sondern auch mit einer seiner Randseiten. Das hat den Vorteil, dass beispielsweise mehrere Speicherchips über ihre Randseitenkontakte mit einem parallel verlaufenden Datenbus von Adressleitungen verbunden sein kann, wobei bis auf zwei Außenkontakte der Halbleiterchips sämtliche Außenkontakte einer Randseite mit dem parallel verlaufenden Datenbus verbunden sind. Ein derartiges elektronisches Bauteil weist eine hohe Speicherdichte auf, da sich Oberseiten und Rückseiten der Halbleiterchips winkelig zur der Oberseite des Schaltungssubstrats erstrecken. Darüber hinaus ist es möglich, ein derartiges elektronisches Bauteil mit Speicherchips intensiv zu kühlen, da weder die Rückseite noch die Oberseite von dem Schaltungssubstrat abgedeckt sind und somit ein umgebendes Kühlmedium sowohl von der Oberseite als auch von der Rückseite die Verlustwärme ableiten kann.
- Das Bauteil kann jedoch auch ein Schaltungssubstrat beispielsweise in Form einer Leiterplatte aufweisen. Diese Leiterplatte weist mindestens eine Leiterbahnstruktur auf, die auf der Oberseite, im Volumen der Leiterplatte oder auf der Unterseite verlaufen kann. Lediglich sind Kontaktanschlussflächen, die Zugriff zu der Leiterbahnstruktur ermöglichen, auf der Oberseite des Schaltungssubstrats vorzusehen, so dass auf der Oberseite ein Halbleiterchip mit seinen Randkontakten fixiert werden kann. In einer derartigen Ausführungsform der Erfindung kann der Halbleiterchip mit seiner Rückseite auf der Oberseite des Schaltungssubstrats angeordnet sein und die Randkontakte können über Kontaktanschlussflächen der Leiterbahnstruktur elektrisch in Verbindung stehen.
- Bei einer derartigen Anordnung ist es von Vorteil, eine isolierende Kunststoffmasse unter Einbettung der Randseiten des Halbleiterchips und der Kontaktanschlussflächen um den Halbleiterchip herum auf dem Schaltungssubstrat vorzusehen. Diese Kunststoffmasse kann eine übliche Kunststoffgehäusemasse oder eine dispensierte Kunststoffmasse sein, die rundum den Halbleiterchip auf das Schaltungssubstrat aufgebracht ist.
- In einer weiteren Variante eines elektronischen Bauteils ist mindestens ein Halbleiterchip mit einer Randseite auf dem Schaltungsträgersubstrat angeordnet. Dabei kann die Oberseite des Halbleiterchips und die Rückseite des Halbleiterchips nahezu senkrecht zu der Oberseite des Schaltungssubstrats ausgerichtet sein. Eine derartige winkelige Ausrichtung der Halbleiterchips auf dem Schaltungssubstrat hat den Vorteil, dass einerseits nur Randkontakte eines einzigen Randes mit den Kontaktanschlussflächen des Schaltungssubstrats verbunden sind. Außerdem kann eine hohe Packungsdichte für Speicherbauteile durch ein derartiges elektronisches Bauteil erreicht werden, da die Halbleiterchips sehr eng nebeneinander auf dem Schaltungssubstrat angeordnet sein können.
- Eine weitere Möglichkeit eines Aufbaus eines elektronischen Bauteils aus dem Halbleiterchip mit Randkontakten besteht darin, dass mehrere Halbleiterchips aufeinander gestapelt sind und über die Randkontakte untereinander sowie zu Außenkontakten des elektronischen Bauteils elektrisch verbunden sind. Die Anzahl der Halbleiterchips in dem Stapel ist dabei praktisch unbegrenzt und die Dichte des elektronischen Bauteils ist optimiert, da ein Halbleiterchip unmittelbar auf dem nächsten Halbleiterchip gestapelt sein kann. In diesem Fall können sämtliche Randkontakte auf allen vier Rändern der Halbleiterchips für ein Parallelverbinden genutzt werden, wobei wiederum mindestens zwei Anschlüsse zur Ansteuerung einzelner Halbleiterchips im Stapel reserviert bleiben.
- Ein Verfahren zur Herstellung eines Halbleiterwafers für elektronische Bauteile weist die nachfolgenden Verfahrensschritte auf. Sobald die integrierten Schaltungen auf dem Halbleiterwafer in Zeilen und Spalten angeordnet eingebracht sind, kann der Halbleiterwafer entlang der drei streifenförmigen Trennbereiche perforiert werden. Nach erfolgter Perforation kann auf die Wände der Perforationen eine Metallschicht aufgebracht werden. Diese Metallschicht kann beim späteren Auftrennen des Halbleiterwafers in elektronische Bauteile in Chipgröße bereits als Randkontakt oder Außenkontakt dienen.
- Vor dem Aufbringen der Metallschicht in die Perforationen des Halbleiterwafers kann eine Isolationsschicht auf die Wände der Perforationen aufgebracht werden, um die Zuverlässigkeit des elektronischen Bauteils zu erhöhen, zumal bei hochdotierten Halbleiterchips diese Halbleiterchips selbst leitfähig werden. Außerdem wird damit die Gefahr überwunden, dass durch die Metallschicht pn-Übergänge in dem Halbleiterchip kurzgeschlossen werden.
- Um in den Halbleiterwafer von der Oberseite in Richtung auf die Rückseite Sacklöcher oder Durchgangslöcher in den Trennbereichen einzubringen, können Nassätzverfahren und Trockenätzverfahren eingesetzt werden. Trockenätzverfahren, wie vorzugsweise eine RIE-Plasmaätzung, haben den Vorteil eines gerichteten Abtrages von der Waferoberseite in Richtung auf die Waferrückseite.
- Eine weitere Variante Perforationen in den Trennbereichen des Halbleiterwafers anzuordnen ist ein Laserabtrag. Dieses Laserabtragsverfahren hat gegenüber der Nassätzung und der Plasmaätzung den Vorteil, dass eine Ätzmaske nicht vorgesehen werden muss, da der Laser die Oberfläche an den entsprechenden Perforationsstellen abtasten kann. Eine Beschichtung des Halbleiterwafers und insbesondere der Wände der Perforationen mit einer Isolationsschicht kann mittels chemischer Molekulargasphasenabscheidung (MOCVD) oder physikalischem Aufstäuben, beispielsweise einem Sputtern, oder durch anodische Abscheidung erfolgen. Dabei werden oxidische Isolationsschichten, wie Siliciumoxid oder keramische Oxidschichten, wie Bor nitrid oder Siliciumnitrid auf die Wände der Perforation aufgebracht.
- Das Aufbringen einer Metallschicht auf die Wände der Perforation kann mittels Aufdampfen oder Aufstäuben oder auch mittels chemischer Abscheidung erfolgen. Dabei entstehen Metallschichten von einer Dicke zwischen 0,5 und 5 μm, die durch galvanische Abscheidung oder durch Aufbringen von Lötmaterial verdickt werden können. Das Aufbringen von Lotmaterial in den Perforationslöchern kann mittels Rakeln einer flüssigen Lötmasse von der Oberseite des Halbleiterwafers aus in die Durchgangslöcher in den Trennbereichen erfolgen, wobei die Perforationen vollständig mit Lotmaterial aufgefüllt werden. Eine weitere Möglichkeit des Aufbringens von Lotmaterial besteht darin, auf den Perforationen Lotbälle zu verteilen und in einem Aufschmelzprozess das Lot in die Perforationen eindringen zu lassen, so dass die Perforationsöffnungen in dem Halbleiterwafer mit Lotmaterial aufgefüllt werden.
- Nach einem Auffüllen der Perforationen im Halbleiterwafer kann dieser entlang der streifenförmigen Trennbereiche zu Halbleiterchips beziehungsweise elektronischen Bauteilen zersägt werden. Je nachdem, ob die Perforationen vollständig mit Lotmaterial aufgefüllt wurden oder ob lediglich eine Metallbeschichtung der Wände der Perforationen erfolgt ist, entstehen somit unterschiedliche Randkontakte für jeden der ausgesägten Halbleiterchips. Die mit Lotmaterial aufgefüllten Randkontakte haben den Vorteil, dass sie unmittelbar und ohne Zusatzlot untereinander beim Herstellen eines Halbleiterchipstapels oder mit einem Schaltungssubstrat, das beispielsweise eine BUS-Leitung aufweisen kann, verbunden werden. In dem letzteren Fall werden Halbleiterchips mit einer ihrer Randseiten auf dem Schaltungssubstrat befestigt. Die Randkontakte des Halbleiterchips werden dabei mit Kontaktanschlussflächen des Schaltungssubstrats verbunden. Beim Aufbau eines Halbleiterstapels können die elektronischen Halbleiterchips mit ihren Randseiten und Randkontakten derart ausgerichtet werden, dass durch einen einfachen Aufheizprozess die Lotmaterialien eine durchgehende Verbindung bilden, die einer BUS-Leitung auf einem Schaltungssubstrat entsprechen.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
-
1 zeigt eine schematische perspektivische Ansicht eines elektronischen Bauteils einer ersten Ausführungsform der Erfindung, -
2 zeigt einen Ausschnitt eines Randbereichs des elektronischen Bauteils gemäß1 , -
3 zeigt eine schematische Draufsicht auf einen Halbleiterwafer mit streifenförmigen Trennbereichen, -
4 zeigt eine schematische Draufsicht auf einen Halbleiterwafer gemäß3 mit Perforationen entlang der Trennbereiche, -
5 zeigt eine schematische Draufsicht auf einen Halbleiterwafer gemäß3 mit aufgefüllten Perforationen entlang der Trennbereiche, -
6 zeigt eine schematische Draufsicht auf ein elektronisches Bauteil einer zweiten Ausführungsform der Erfindung, -
7 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer dritten Ausführungsform der Erfindung mit einem Schaltungssubstrat, -
8 zeigt einen schematischen Querschnitt des elektronischen Bauteils gemäß7 entlang der Schnittlinie A-A, -
9 zeigt eine schematische perspektivische Ansicht eines Schaltungssubstrats, das mit mehreren elektronischen Bauteilen bestückt ist, -
10 zeigt eine schematische perspektivische Ansicht eines einzelnen elektronischen Bauteils gemäß9 , -
11 zeigt eine schematische perspektivische Ansicht eines Stapels aus elektronischen Bauteilen gemäß6 . -
1 zeigt eine schematische perspektivische Ansicht eines elektronischen Bauteils2 einer ersten Ausführungsform der Erfindung. Das elektronische Bauteil2 hat die Größe eines Halbleiterchips6 , dessen Randseiten15 ,16 ,17 und18 halbierte Perforationen aufweisen. Diese halbierten Perforationen erstrecken sich an den Randseiten15 ,16 ,17 und18 von einer Oberseite14 des Halbleiterchips6 zu einer Rückseite36 . Die Wände11 der Perforationen sind mit einer Schichtfolge aus einer Isolationsschicht30 und einer Metallschicht12 bedeckt. Die Metallschicht12 bildet an den Randseiten15 ,16 ,17 und18 Randkontakte19 . Die darunterliegende Isolationsschicht30 verhindert Kurzschlüsse und Kriechströme zwi schen den Randkontakten19 über das halbleitende Material des Halbleiterchips6 . - Ein derartiges elektronisches Bauteil
2 in Halbleiterchipgröße hat den Vorteil, dass es volumensparend und vielfältig in elektronischen Schaltungen eingesetzt werden kann. So ist es beispielsweise senkrecht auf einem Schaltungssubstrat positionierbar. Die Randkontakte19 einer der Randseiten15 ,16 ,17 oder18 sind dann mit dem Schaltungssubstrat verbunden. Eine weitere Möglichkeit für ein derartiges elektronisches Bauteil2 mit Randseitenkontakten19 besteht darin, das elektronische Bauteil2 entweder mit seiner Oberseite14 zu einem Schaltungssubstrat oder mit seiner Rückseite36 auf einem Schaltungssubstrat zu positionieren und die Randseitenkontakte19 mit entsprechenden Kontaktanschlussflächen des Schaltungssubstrats zu verbinden. Eine weitere Möglichkeit dieses elektronischen Bauteils2 liegt darin, mehrere Bauteile gleicher Art übereinander zu stapeln und die Randseitenkontakte19 der gestapelten Bauteile untereinander zu verbinden. -
2 zeigt einen Ausschnitt eines Randbereichs28 des elektronischen Bauteils gemäß1 . Auf der Oberseite14 des Randbereichs28 sind Kontaktflächen23 für die Randkontakte19 vorgesehen, die auf der Oberseite14 in Leiterbahnen21 des Halbleiterchips6 übergehen. Das Halbleitermaterial31 ist vollständig von einer Isolationsschicht30 aus Siliciumdioxid, Siliciumnitrid oder Polyamid umgeben, so dass Kurzschlüsse unter den Leiterbahnen21 , den Kontaktflächen23 oder den Randkontakten19 vermieden werden. Die voneinander isolierten Randkontakte19 sind auf annähernd halbzylindrische Aussparungen22 in dem Randbereich28 des Halbleiterchips6 dieser ersten Ausführungsform der Erfindung aufgebracht. -
3 zeigt eine schematische Draufsicht auf einen Halbleiterwafer1 mit streifenförmigen Trennbereichen7 . Diese streifenförmigen Trennbereiche7 bilden ein Gittermuster, wobei zwischen den streifenförmigen Trennbereichen7 integrierte Schaltungen auf der Waferoberseite3 in Zeilen4 und Spalten5 angeordnet sind. Die streifenförmigen Trennbereiche7 des Halbleiterwafers1 sind von Halbleiterbauelementen der integrierten Schaltungen freigehalten. Entlang dieser streifenförmigen Trennbereiche7 wird ein derartiger Halbleiterwafer1 in einzelne Halbleiterchips6 nach der Fertigstellung der integrierten Schaltungen getrennt. -
4 zeigt eine schematische Draufsicht auf einen Halbleiterwafer1 gemäß3 mit Perforationen10 entlang der Trennbereiche7 . Noch vor dem Zertrennen mittels Hochgeschwindigkeitssägen des Halbleiterwafers1 in einzelne Halbleiterchips6 werden, wie in4 zu sehen ist, Perforationen10 entlang der streifenförmigen Trennbereiche7 in den Halbleiterwafer1 eingebracht. Derartige Perforationen10 sind in Form von Sacklöchern oder in Form von Durchgangslöchern ausgebildet. Anschließend werden die Wände11 der Perforationen zumindest bei gut leitenden Halbleiterwafern isoliert und anschließend metallisiert, so dass die in4 zu sehenden Durchkontakte8 entstehen. Darüber hinaus können die in4 noch nicht vollgefüllten metallisierten Perforationen10 mit einem Metall gefüllt werden, wie es in5 zu sehen ist. -
5 zeigt eine schematische Draufsicht auf einen Halbleiterwafer1 gemäß3 mit aufgefüllten Perforationen10 entlang der Trennbereiche7 . In diesem Fall wurden die metallisierten Perforationen10 , die in4 gezeigt werden, mit einem schmelzflüssigen Lötzinn aufgefüllt. Dazu werden auf jeder Perforationsöffnung Lotbälle positioniert, die anschließend bei entsprechender Schmelztemperatur die Perforationsöffnungen auffüllen. -
6 zeigt eine schematische Draufsicht auf ein elektronisches Bauteil20 einer zweiten Ausführungsform der Erfindung. Dieses elektronische Bauteil20 besteht aus einem Halbleiterchip6 eines Halbleiterwafers1 , der in5 gezeigt wird. Der Unterschied zu der ersten Ausführungsform gemäß1 des elektronischen Bauteils2 besteht bei dem Bauteil20 in6 darin, dass die halbzylinderförmigen Randkontakte19 vollständig mit Metall aufgefüllt sind, wobei die Metallschicht12 von einem Lotmaterial32 bedeckt ist. -
7 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil200 einer dritten Ausführungsform der Erfindung mit einem Schaltungssubstrat24 . Dieses Schaltungssubstrat24 schützt die Rückseite des Halbleiterchips6 und weist hier nicht gezeigte Außenkontakte des elektronischen Bauteils200 auf. Eine integrierte Schaltung auf der Oberseite14 des Halbleiterchips6 ist über Leiterbahnen mit den Randkontakten19 verbunden, die auf Außenkontaktflächen26 aufgelötet sind, wenn der Halbleiterchip6 als elektronisches Bauteil, wie es in6 dargestellt ist, ausgebildet ist. Zum Schutz und zur Isolation der Randkontakte19 weist das elektronische Bauteil200 eine Kunststoffmasse27 zur Abdeckung der Randbereiche28 des Halbleiterchips6 auf. - Wenn das Schaltungssubstrat
24 aus einer Metallplatte aufgebaut ist, so wird die Rückseite36 des Halbleiterchips6 über eine elektrisch leitende Schicht33 aus Lötzinn oder leitendem Klebstoff mit dem metallischen Schaltungssubstrat24 ver bunden, das einerseits als Massepotentialzuführung dient und andererseits als Wärmesenke auf der Rückseite36 des Halbleiterchips6 angeordnet ist. Damit die Kontaktanschlussflächen26 auf dem metallischen Schaltungssubstrat24 nicht untereinander kurzgeschlossen werden, ist zwischen Kontaktanschlussflächen26 und der Oberseite25 des metallischen Schaltungssubstrats eine strukturierte Isolationsschicht34 angeordnet. -
8 zeigt einen schematischen Querschnitt des elektronischen Bauteils200 gemäß7 entlang der Schnittlinie A-A vor dem Verbinden des Halbleiterchips6 und dessen Randkontakten19 mit Kontaktanschlussflächen26 des Halbleitersubstrats24 . Außerdem ist die in7 gezeigte Kunststoffmasse noch nicht auf die Randbereiche des Halbleiterchips6 aufgebracht. Die Außenkontaktflächen26 sind mit einem Lotmaterial32 bedeckt, das sich beim Einschmelzen mit dem Lotmaterial der Randkontakte19 verbindet. Während dieses Einschmelzens kann gleichzeitig die in7 gezeigte leitende Schicht33 den Halbleiterchip6 mit dem metallischen Schaltungssubstrat24 verbinden. Die strukturierte Isolationsschicht34 sorgt dafür, dass kein Kurzschluss zwischen den Kontaktanschlussflächen26 über das metallische Schaltungssubstrat24 auftritt. - Wird anstelle des hier gezeigten metallischen Schaltungssubstrats
24 ein nicht metallisches isolierendes Schaltungssubstrat24 eingesetzt, so entfällt einerseits die strukturierte Isolationsschicht34 und andererseits kann eine hier nicht gezeigte strukturierte Metallschicht auf dem isolierenden Schaltungssubstrat die Randkontakte19 über die Kontaktanschlussflächen26 mit entsprechenden, hier nicht gezeigten Außenkontakten des elektronischen Bauteils200 verbinden. -
9 zeigt eine schematische perspektivische Ansicht eines isolierenden Schaltungssubstrats35 , das mit mehreren elektronischen Bauteilen2000 bestückt ist. Das isolierende Schaltungssubstrat35 weist auf seiner Oberseite25 parallel verlaufende Leitungen37 auf, die eine BUS-Leitung zu Randkontakten19 der elektronischen Bauteile2000 bilden. - Die elektronischen Bauteile
2000 weisen in dieser vierten Ausführungsform der Erfindung lediglich in einem Randbereich28 Randkontakte19 auf, die mit Lotmaterial13 gefüllt sind. Dieser Randbereich28 ist auf der Oberseite25 des isolierenden Schaltungssubstrats35 angeordnet, so dass eine Vielzahl von Speicherbauteilen in der vierten Ausführungsform der Erfindung über die BUS-Leitung38 auf engstem Raum parallel geschaltet werden können, wobei zwischen den Bauteilen2000 eine intensive Kühlung von Oberseite und Rückseite der elektronischen Bauteile2000 in Halbleiterchipgröße möglich ist. Das isolierende Schaltungssubstrat35 kann eine hier nicht gezeigte mehrlagige Schaltungsfolie sein, auf der selbst bei hoher Flexibilität die elektronischen Bauteile2000 in Halbleiterchipgröße durch ihre Randkontakte19 sicher fixiert sind. Zusätzlich zu der BUS-Leitung38 als Adress-BUS können hier nicht gezeigte Steuerleitungen vorgesehen sein, die einzelne elektronische Bauteile2000 auf dem isolierenden Schaltungssubstrat35 ansteuern. -
10 zeigt eine schematische perspektivische Ansicht eines einzelnen elektronischen Bauteils2000 gemäß9 . Der mit Randkontakten19 versehene Randbereich28 wird durch eine Kunststoffmasse27 elektrisch geschützt und gleichzeitig wird die Ausrichtung des elektronischen Bauteils2000 in Halbleiterchipgröße durch die Kunststoffmasse27 im Randbereich28 auf dem Schaltungssubstrat35 gestützt und fixiert. -
11 zeigt eine schematische perspektivische Ansicht eines Stapels29 aus elektronischen Bauteilen20 gemäß6 . Die elektronischen Bauteile20 weisen gestapelte Halbleiterchips6 auf, ohne dass eine zusätzliche Umverdrahtungsplatte oder Umverdrahtungsfolie zwischen den gestapelten Halbleiterchips6 erforderlich wird, da die Randkontakte19 mit ihren Kontaktflächen23 untereinander zu einer parallelen BUS-Leitung zusammengelötet sind. Ein derartiger Stapel29 ist die kompakteste Möglichkeit zur Stapelung von Speicherchips, wobei bis auf einige Randkontakte19 zur Ansteuerung einzelner elektronischer Bauteile20 in dem Stapel29 alle übrigen Randkontakte19 vollständig vom unteren bis zum obersten elektronischen Bauteil20 durchgeschaltet sind. -
- 1
- Halbleiterwafer
- 2, 20, 200, 2000
- elektronisches Bauteil
- 3
- Waferoberseite
- 4
- Zeilen
- 5
- Spalten
- 6
- Halbleiterchip
- 7
- Trennbereich
- 8
- Durchgangskontakt
- 9
- Waferrückseite
- 10
- Perforation
- 11
- Wände der Perforation
- 12
- Metallschicht
- 13
- Lotmaterial in Durchkontakten
- 14
- Chipoberseite
- 15, 16, 17, 18
- Randseiten des Halbleiterchips
- 19
- Randkontakt
- 21
- Leiterbahnen des Chips
- 22
- halbzylinderartige Aussparungen
- 23
- Kontaktfläche für Randkontakte
- 24
- Schaltungssubstrat
- 25
- Oberseite des Schaltungssubstrats
- 26
- Kontaktanschlussflächen
- 27
- Kunststoffmasse
- 28
- Randbereich
- 29
- Stapel
- 30
- Isolationsschicht auf dem Halbleiter
- 31
- Halbleitermaterial
- 32
- Lotmaterial auf Kontaktanschlussflächen
- 33
- Leitende Schicht zwischen Halbleiterchip und Schal
- tungssubstrat
- 34
- Isolationsschicht auf Schaltungssubstrat
- 35
- isolierendes Schaltungssubstrat
- 36
- Chiprückseite
- 37
- Leitungen
- 38
- BUS-Leitung
Claims (15)
- Halbleiterwafer für elektronische Bauteile (
2 ), wobei der Halbleiterwafer (1 ) auf einer Waferoberseite (3 ) in Zeilen (4 ) und Spalten (5 ) angeordnete integrierte Schaltungen für Halbleiterchips (6 ) aufweist, und wobei zwischen den integrierten Schaltungen streifenförmige Trennbereiche (7 ) für Halbleiterchips (6 ) angeordnet sind, und wobei die Trennbereiche (7 ) Durchgangskontakte (8 ) in Richtung auf die Rückseite des Halbleiterwafers (1 ) aufweisen. - Halbleiterwafer nach Anspruch 1, dadurch gekennzeichnet, dass die Durchgangskontakte (
8 ) Perforationen (10 ) aufweisen. - Halbleiterwafer Anspruch 2, dadurch gekennzeichnet, dass die Wände (
11 ) der Perforationen (10 ) eine Metallschicht (12 ) oder eine Isolationsschicht (30 ) und eine darauf aufgebrachte Metallschicht (12 ) aufweisen. - Halbleiterwafer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Durchgangskontakte (
8 ) schmelzbares Lotmaterial (13 ) aufweisen. - Halbleiterchip mit integrierter Schaltung auf einer Oberseite (
14 ) und mit Randseiten (15 ,16 ,17 ,18 ), von denen mindestens eine Randseite Randkontakte (19 ) aufweist, wobei sich die Randkontakte (19 ) von der Oberseite (14 ) in Richtung auf eine Rückseite (20 ) des Halblei terchips (6 ) erstrecken und über Leiterbahnen (21 ) mit Elektroden der integrierten Schaltung verbunden sind. - Halbleiterchip nach Anspruch 5, dadurch gekennzeichnet, dass die Randseiten (
15 ,16 ,17 ,18 ) eine perforationsartige Struktur aufweisen, wobei sich halbzylinderartige Aussparungen (22 ) als Randkontakte (19 ) von der Oberseite (14 ) in Richtung auf die Rückseite (20 ) erstrecken, die eine Isolationsschicht (30 ) mit einer Metallschicht (12 ) oder eine Metallschicht (12 ) aufweisen. - Halbleiterchip nach Anspruch 6, dadurch gekennzeichnet, dass die Aussparungen (
22 ) ein Lötmaterial (13 ) aufweisen. - Halbleiterchip nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Randkontakte (
19 ) auf der Oberseite (14 ) zu einer Kontaktfläche (23 ) erweitert sind und auf der Oberseite (14 ) in eine Leiterbahn (21 ) übergehen. - Elektronisches Bauteil mit wenigstens einem Halbleiterchip (
6 ) gemäß einem der Ansprüche 5 bis 8 und einem Schaltungssubstrat (24 ), auf dem der Halbleiterchip (6 ) angeordnet ist. - Elektronisches Bauteil nach Anspruch 9, dadurch gekennzeichnet, dass das Schaltungssubstrat (
24 ) eine Leiterbahnstruktur aufweist, wobei der Halbleiterchip (6 ) mit seiner Rückseite (36 ) auf der Oberseite (25 ) des Schaltungssubstrats (24 ) angeordnet ist und die Randkontakte (19 ) über Kontaktan schlussflächen (26 ) auf der Oberseite (25 ) des Schaltungssubstrats (24 ) mit der Leiterbahnstruktur elektrisch verbunden sind. - Elektronisches Bauteil nach Anspruch 10, dadurch gekennzeichnet, dass auf dem Schaltungssubstrat (
24 ) eine isolierende Kunststoffmasse (27 ) unter Einbettung der Randseiten des Halbleiterchips und der Kontaktanschlussflächen angeordnet ist. - Elektronisches Bauteil nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, dass mindestens ein Halbleiterchip (
6 ) mit einer Randseite (15 ,16 ,17 ,18 ) auf dem Schaltungssubstrat (24 ) angeordnet ist, wobei die Oberseite (14 ) des Halbleiterchips (6 ) zu der Oberseite (25 ) des Schaltungssubstrats (24 ) winkelig angeordnet ist, und wobei die Randkontakte (19 ) mit den Kontaktanschlussflächen (26 ) elektrisch verbunden sind. - Elektronisches Bauteil nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass mehrere Halbleiterchips (
6 ) aufeinander gestapelt sind und über die Randkontakte (19 ) untereinander sowie zu Außenkontakten elektrisch verbunden sind. - Verfahren zur Herstellung eines Halbleiterwafers (
1 ) für elektronische Bauteile (2 ), wobei der Halbleiterwafer (1 ) auf einer Waferoberseite (3 ) in Zeilen (4 ) und Spalten (5 ) angeordnete integrierte Schaltungen für Halblei terchips (6 ) mit streifenförmigen Trennbereichen (7 ) zwischen den Halbleiterchips (6 ) aufweist, und wobei das Verfahren folgende Verfahrensschritte aufweist: – Perforieren des Halbleiterwafers (1 ) entlang der Trennbereiche (7 ), – Aufbringen einer Metallschicht (12 ) auf die Wände (11 ) der Perforationen (10 ). - Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Perforationen (
10 ) vor dem Auftrennen des Halbleiterwafers (1 ) mit Lötmaterial (13 ) aufgefüllt werden.
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DE10308855A DE10308855A1 (de) | 2003-02-27 | 2003-02-27 | Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben |
US10/789,033 US7420262B2 (en) | 2003-02-27 | 2004-02-27 | Electronic component and semiconductor wafer, and method for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE10308855A DE10308855A1 (de) | 2003-02-27 | 2003-02-27 | Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben |
Publications (1)
Publication Number | Publication Date |
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DE10308855A1 true DE10308855A1 (de) | 2004-09-16 |
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---|---|---|---|
DE10308855A Ceased DE10308855A1 (de) | 2003-02-27 | 2003-02-27 | Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben |
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---|---|
US (1) | US7420262B2 (de) |
DE (1) | DE10308855A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102013204337A1 (de) * | 2013-03-13 | 2014-09-18 | Siemens Aktiengesellschaft | Trägerbauteil mit einem Halbleiter-Substrat für elektronische Bauelemente und Verfahren zu dessen Herstellung |
US8970006B2 (en) | 2010-06-15 | 2015-03-03 | Stmicroelectronics S.R.L. | Vertical conductive connections in semiconductor substrates |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI292178B (en) * | 2005-07-01 | 2008-01-01 | Yu Nung Shen | Stacked semiconductor chip package |
DE102005046737B4 (de) * | 2005-09-29 | 2009-07-02 | Infineon Technologies Ag | Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren |
DE602006020179D1 (de) | 2005-11-28 | 2011-03-31 | Nxp Bv | Ransponder |
US7750441B2 (en) * | 2006-06-29 | 2010-07-06 | Intel Corporation | Conductive interconnects along the edge of a microelectronic device |
KR100772016B1 (ko) * | 2006-07-12 | 2007-10-31 | 삼성전자주식회사 | 반도체 칩 및 그 형성 방법 |
US20100244200A1 (en) * | 2007-07-24 | 2010-09-30 | Tse Ming Chu | Integrated circuit connecting structure having flexible layout |
US20090236724A1 (en) * | 2008-03-19 | 2009-09-24 | Broadcom Corporation | Ic package with wirebond and flipchip interconnects on the same die with through wafer via |
US20100078804A1 (en) * | 2008-09-29 | 2010-04-01 | Analog Devices, Inc. | Apparatus with Side Mounted Microchip |
US8399995B2 (en) * | 2009-01-16 | 2013-03-19 | Infineon Technologies Ag | Semiconductor device including single circuit element for soldering |
KR101013562B1 (ko) * | 2009-01-23 | 2011-02-14 | 주식회사 하이닉스반도체 | 큐브 반도체 패키지 |
US8421202B2 (en) * | 2009-03-06 | 2013-04-16 | Stats Chippac Ltd. | Integrated circuit packaging system with flex tape and method of manufacture thereof |
US20100270668A1 (en) * | 2009-04-28 | 2010-10-28 | Wafer-Level Packaging Portfolio Llc | Dual Interconnection in Stacked Memory and Controller Module |
US8344842B1 (en) | 2010-01-20 | 2013-01-01 | Vlt, Inc. | Vertical PCB surface mount inductors and power converters |
US8587125B2 (en) * | 2010-01-22 | 2013-11-19 | Headway Technologies, Inc. | Method of manufacturing layered chip package |
US8362515B2 (en) * | 2010-04-07 | 2013-01-29 | Chia-Ming Cheng | Chip package and method for forming the same |
US8692366B2 (en) | 2010-09-30 | 2014-04-08 | Analog Device, Inc. | Apparatus and method for microelectromechanical systems device packaging |
US20120119345A1 (en) * | 2010-11-15 | 2012-05-17 | Cho Sungwon | Integrated circuit packaging system with device mount and method of manufacture thereof |
USD680119S1 (en) * | 2011-11-15 | 2013-04-16 | Connectblue Ab | Module |
USD692896S1 (en) * | 2011-11-15 | 2013-11-05 | Connectblue Ab | Module |
USD668659S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
USD689053S1 (en) * | 2011-11-15 | 2013-09-03 | Connectblue Ab | Module |
USD680545S1 (en) * | 2011-11-15 | 2013-04-23 | Connectblue Ab | Module |
USD668658S1 (en) * | 2011-11-15 | 2012-10-09 | Connectblue Ab | Module |
US8867870B2 (en) | 2012-02-05 | 2014-10-21 | Mellanox Technologies Ltd. | Optical module fabricated on folded printed circuit board |
US8871570B2 (en) * | 2012-03-14 | 2014-10-28 | Mellanox Technologies Ltd. | Method of fabricating integrated optoelectronic interconnects with side mounted transducer |
US8836132B2 (en) | 2012-04-03 | 2014-09-16 | Analog Devices, Inc. | Vertical mount package and wafer level packaging therefor |
US8870467B2 (en) | 2012-05-06 | 2014-10-28 | Mellanox Technologies Ltd. | Optical interface and splitter with micro-lens array |
US9323014B2 (en) | 2012-05-28 | 2016-04-26 | Mellanox Technologies Ltd. | High-speed optical module with flexible printed circuit board |
KR101935860B1 (ko) * | 2012-07-16 | 2019-01-07 | 에스케이하이닉스 주식회사 | 향상된 강도를 갖는 반도체 칩, 이를 이용한 반도체 패키지, 및 그 제조방법 |
US9475694B2 (en) | 2013-01-14 | 2016-10-25 | Analog Devices Global | Two-axis vertical mount package assembly |
JP6368921B2 (ja) * | 2013-10-01 | 2018-08-08 | パナソニックIpマネジメント株式会社 | 半導体装置 |
US9478472B2 (en) * | 2014-05-19 | 2016-10-25 | Dyi-chung Hu | Substrate components for packaging IC chips and electronic device packages of the same |
US9936580B1 (en) | 2015-01-14 | 2018-04-03 | Vlt, Inc. | Method of forming an electrical connection to an electronic module |
US10163687B2 (en) * | 2015-05-22 | 2018-12-25 | Qualcomm Incorporated | System, apparatus, and method for embedding a 3D component with an interconnect structure |
US10264664B1 (en) | 2015-06-04 | 2019-04-16 | Vlt, Inc. | Method of electrically interconnecting circuit assemblies |
US9496193B1 (en) | 2015-09-18 | 2016-11-15 | Infineon Technologies Ag | Semiconductor chip with structured sidewalls |
JP6473405B2 (ja) * | 2015-10-05 | 2019-02-20 | 浜松ホトニクス株式会社 | 配線構造体の製造方法 |
US10825821B2 (en) | 2015-12-18 | 2020-11-03 | International Business Machines Corporation | Cooling and power delivery for a wafer level computing board |
US9704830B1 (en) | 2016-01-13 | 2017-07-11 | International Business Machines Corporation | Semiconductor structure and method of making |
US11647678B2 (en) | 2016-08-23 | 2023-05-09 | Analog Devices International Unlimited Company | Compact integrated device packages |
CN106252241B (zh) * | 2016-09-08 | 2019-03-05 | 华进半导体封装先导技术研发中心有限公司 | 芯片封装侧壁焊盘或凸点的制作工艺 |
US10629574B2 (en) | 2016-10-27 | 2020-04-21 | Analog Devices, Inc. | Compact integrated device packages |
US10697800B2 (en) | 2016-11-04 | 2020-06-30 | Analog Devices Global | Multi-dimensional measurement using magnetic sensors and related systems, methods, and integrated circuits |
TWI610413B (zh) * | 2017-03-15 | 2018-01-01 | 南茂科技股份有限公司 | 半導體封裝結構、半導體晶圓及半導體晶片 |
US10321564B2 (en) | 2017-11-09 | 2019-06-11 | International Business Machines Corporation | Solder assembly of pins to the peripheral end face of a printed circuit board |
US10398025B2 (en) * | 2017-11-09 | 2019-08-27 | International Business Machines Corporation | Peripheral end face attachment of exposed copper layers of a first printed circuit board to the surface of a second printed circuit board by surface mount assembly |
US10319802B1 (en) * | 2017-11-22 | 2019-06-11 | Microsoft Technology Licensing, Llc | Display substrate edge patterning and metallization |
US10587060B2 (en) * | 2017-11-30 | 2020-03-10 | International Business Machines Corporation | Electrical contacts on the sidewall of a circuit board |
EP3520695A3 (de) | 2018-01-31 | 2019-11-06 | Analog Devices, Inc. | Elektronische vorrichtungen |
EP3756424A1 (de) * | 2018-02-22 | 2020-12-30 | Dexcom, Inc. | Sensorinterposer mit bekronten durchkontaktierungen |
DE112018007691A5 (de) * | 2018-06-05 | 2021-02-18 | Pac Tech - Packaging Technologies Gmbh | Halbleiterchip-Stapelanordnung sowie Halbleiterchip zur Herstellung einer derartigen Halbleiterchip-Stapelanordnung |
US11715696B2 (en) * | 2021-04-22 | 2023-08-01 | Micron Technology, Inc. | Semiconductor devices with recessed pads for die stack interconnections |
US11646269B2 (en) * | 2021-04-28 | 2023-05-09 | Micron Technology, Inc. | Recessed semiconductor devices, and associated systems and methods |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
DE10101875A1 (de) * | 2001-01-16 | 2002-08-01 | Infineon Technologies Ag | Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2205800B1 (de) * | 1972-11-09 | 1976-08-20 | Honeywell Bull Soc Ind | |
US5031072A (en) * | 1986-08-01 | 1991-07-09 | Texas Instruments Incorporated | Baseboard for orthogonal chip mount |
US4984358A (en) * | 1989-03-10 | 1991-01-15 | Microelectronics And Computer Technology Corporation | Method of assembling stacks of integrated circuit dies |
US4930216A (en) * | 1989-03-10 | 1990-06-05 | Microelectronics And Computer Technology Corporation | Process for preparing integrated circuit dies for mounting |
US6013948A (en) * | 1995-11-27 | 2000-01-11 | Micron Technology, Inc. | Stackable chip scale semiconductor package with mating contacts on opposed surfaces |
JPH11345837A (ja) * | 1998-05-06 | 1999-12-14 | Texas Instr Inc <Ti> | アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置 |
US6528870B2 (en) * | 2000-01-28 | 2003-03-04 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of stacked wiring boards |
US6406934B1 (en) * | 2000-09-05 | 2002-06-18 | Amkor Technology, Inc. | Wafer level production of chip size semiconductor packages |
JP3882521B2 (ja) * | 2001-03-29 | 2007-02-21 | セイコーエプソン株式会社 | 半導体装置の実装方法 |
DE10120408B4 (de) * | 2001-04-25 | 2006-02-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung |
JP4023159B2 (ja) * | 2001-07-31 | 2007-12-19 | ソニー株式会社 | 半導体装置の製造方法及び積層半導体装置の製造方法 |
DE10216823A1 (de) * | 2002-04-16 | 2003-11-06 | Infineon Technologies Ag | Halbleitermodul, Halbleiterbaugruppe und Verfahren zur Herstellung eines Halbleitermoduls |
SG111069A1 (en) * | 2002-06-18 | 2005-05-30 | Micron Technology Inc | Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods |
US6855572B2 (en) * | 2002-08-28 | 2005-02-15 | Micron Technology, Inc. | Castellation wafer level packaging of integrated circuit chips |
JP2004207277A (ja) * | 2002-12-20 | 2004-07-22 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2004221372A (ja) * | 2003-01-16 | 2004-08-05 | Seiko Epson Corp | 半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法 |
-
2003
- 2003-02-27 DE DE10308855A patent/DE10308855A1/de not_active Ceased
-
2004
- 2004-02-27 US US10/789,033 patent/US7420262B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
DE10101875A1 (de) * | 2001-01-16 | 2002-08-01 | Infineon Technologies Ag | Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8970006B2 (en) | 2010-06-15 | 2015-03-03 | Stmicroelectronics S.R.L. | Vertical conductive connections in semiconductor substrates |
US9190539B2 (en) | 2010-06-15 | 2015-11-17 | Stmicroelectronics S.R.L. | Vertical conductive connections in semiconductor substrates |
DE102013204337A1 (de) * | 2013-03-13 | 2014-09-18 | Siemens Aktiengesellschaft | Trägerbauteil mit einem Halbleiter-Substrat für elektronische Bauelemente und Verfahren zu dessen Herstellung |
Also Published As
Publication number | Publication date |
---|---|
US20040207049A1 (en) | 2004-10-21 |
US7420262B2 (en) | 2008-09-02 |
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DE2554965C2 (de) | ||
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