DE102008047416A1 - Halbleiteranordnung und Verfahren zur Herstelllung von Halbleiteranordnungen - Google Patents

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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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Abstract

Die vorliegende Anmeldung betrifft eine Halbleiteranordnung umfassend einen Halbleiterchip, einen den Halbleiterchip überdeckenden ausgeformten Körper, wobei der ausgeformte Körper ein Array ausgeformter Strukturelemente umfasst, und erste Lotelemente in Eingriff mit den ausgeformten Strukturelementen.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen.
  • Angesichts eines immer weiter zunehmenden Grades der Funktionsintegration in Halbleiteranordnungen ist die Anzahl der Eingangs-/Ausgangskanäle von Halbleiteranordnungen kontinuierlich angestiegen. Gleichzeitig besteht ein Bedarf an einer Verkürzung der Signalkanallängen für Hochfrequenzanwendungen, die Wärmeableitung zu verbessern, die Robustheit zu verbessern und die Herstellungskosten zu verringern.
  • Die Einführung von Ball Grid Arrays (BGA) und anderen Array-Verbindungstechnologien in den letzten 20 Jahren hat seither der Halbleiterkapselungsindustrie geholfen, vielen der Bedürfnisse gerecht zu werden. Aus diesen und anderen Gründen bestehen andauernd Bemühungen, die Array-Verbindungstechnologien zu verbessern.
  • Folglich wird eine Halbleiteranordnung bereitgestellt, die umfasst: einen Halbleiterchip, einen den Halbleiterchip überdeckenden ausgeformten Körper, wobei der ausgeformte Körper ein Array ausgeformter Strukturelemente umfasst, und erste Lotelemente in Eingriff mit den ausgeformten Strukturelementen. Durch den Eingriff sind der ausgeformte Körper und die Lötelemente nicht nur stoffschlüssig sondern auch formschlüssig miteinander verbunden. Dies erhöht die Verlässlichkeit der Montage der Halbleiteranordnung mit einem Träger.
  • In einer bevorzugten Ausführung ist das Array ausgeformter Strukturelemente ein Array von Aussparungen in dem ausgeformten Körper. Auf diese Weise können die ersten Lotelemente in Eingriff mit dem ausgeformten Körper dadurch sein, dass sich die ersten Lotelemente in die Aussparungen hinein erstrecken.
  • In einer anderen bevorzugten Ausführung ist das Array ausgeformter Strukturelemente ein Array ausgeformter Vorsprünge ist. Auf diese Weise können die ersten Lotelemente in Eingriff mit dem ausgeförmten Körper dadurch sein, dass sich die ersten Lotelemente um die Vorsprünge herum erstrecken.
  • In einer bevorzugten Ausführung sind die ersten Lotelemente Lötkontakthügel.. Bevorzugt umfassen die ersten Lotelemente Material, das aus mindestens einem der folgenden Gruppe ausgewählt wird: Pb, Sn, Cu, Ag und Ni. Weiterhin können die ersten Lotelemente eine erste Ebene definieren, die eine Orientierung für einen Träger definiert, an dem der Halbleiter angebracht werden kann. In einer Ausführung sind die ersten Lotelemente axial symmetrisch zu einer ersten Achse, die mit Bezug auf eine zu der ersten Ebene normale zweite Achse geneigt ist.
  • Bevorzugt umfasst die Halbleiteranordnung eine erste leitende Schicht zum elektrischen Verbinden des Halbleiterchips mit den ersten Lotelementen. Dadurch kann das Halbleiterchip über die Lotelemente angesteuert werden.
  • Weiterhin wird ein Verfahren zum Herstellen elektronischer Anordnungen mit folgenden Schritten bereitgestellt: Bereitstellen eines Halbleiterchips; Aufbringen von Gußmaterial auf dem Halbleiterchip, um einen ausgeformten Körper auszuformen; Erzeugen eines Arrays ausgeformter Strukturelemente an dem ausgeformten Körper; und Aufbringen von Lotelementen über den ausgeformten Strukturelementen.
  • In einer bevorzugten Ausführung wird das Array ausgeformter Strukturelemente während des Ausformens des ausgeformten Körpers erzeugt. In einer anderen Ausführung wird das Array ausgeformter Strukturelemente nach dem Ausformen des ausgeformten Körpers erzeugt.
  • Weiterhin wird ein Verfahren zum Herstellen von elektronischen Anordnungen mit den folgenden Schritten bereitgestellt. Bereitstellen einer Vielzahl von Halbleiterchips; Aufbringen von Gußmaterial über der Vielzahl von Halbleiterchips, um ein ausgeformtes Arbeitsstück auszuformen; Erzeugen eines Arrays ausgeformter Strukturelemente auf dem ausgeformten Arbeitsstück; Aufbringen von Lotelementen auf den ausgeformten Strukturelementen; und Zerteilen des ausgeformten Arbeitsstücks, um die elektronischen Anordnungen zu erhalten. Auf diese Weise lassen sich viele elektronische Anordnungen gleichzeitig herstellen, wobei die Lotelemente mittels der ausgeformten Strukturelementen mit der elektronischen Anordnung verbunden sind.
  • In einer bevorzugten Ausführungsform wird eine erste Schicht das Halbleiterchip, das ausgeformte Arbeitsstück und/oder die ausgeformten Strukturelemente aufgebracht.
  • Weiterhin ist es von Vorteil, wenn das Array ausgeformter Strukturelemente in einer Gußform erzeugt wird. Insbesondere kann das Array ausgeformter Strukturelemente durch Erzeugen von Aussparungen in dem ausgeformten Arbeitsstück erzeugt werden.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis der vorliegenden Erfindung zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1A und 1B offenbaren schematisch zwei Ansichten von Querschnitten einer an eine Leiterplatte angelöteten Halbleiteranordnung entlang den Achsen 1A-1A' und 1B-1B';
  • 2A und 2B offenbaren schematisch zwei orthogonale Querschnitte einer Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Aussparungen in dem Formkörper umfasst, und ersten Lotelementen in den Aussparungen;
  • 3A und 3B offenbaren schematisch zwei orthogonale Querschnitte einer Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Vorsprüngen in dem Formkörper umfasst, und ersten Lotelementen in den Vorsprüngen;
  • 4A bis 4H offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei nach dem Ausformen des Formkörpers Aussparungen gebildet werden.
  • 5A bis 5E offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei während des Ausformens des Formkörpers Aussparungen gebildet werden.
  • 6A bis 6E offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen, wobei während des Ausformens des Formkörpers Vorsprüngen gebildet werden.
  • 7A und 7B offenbaren schematisch zwei orthogonale Querschnitte einer Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Aussparungen umfasst, in der sich erste Lotelemente befinden, und einem mit dem Halbleiterchip verbundenen Array zweiter Lotelemente.
  • 8A und 8B offenbaren schematisch zwei orthogonale Querschnitte einer Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Vorsprüngen umfasst, auf denen sich erste Lotelemente befinden, und eine mit dem Halbleiterchip verbundenen Array zweiter Lotelemente.
  • 9A offenbart schematisch eine Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Aussparungen umfasst, wobei die Aussparungen auf die Mitte der Halbleiteranordnung gerichtete geneigte Lotkontaktstellen aufweisen, und Lotelemente, die auf der geneigten Lotkontaktstelle angeordnet sind. 9B zeigt schematisch eine vergrößerte Ansicht auf den Details einer solcher Aussparungen.
  • 10 offenbart schematisch einen Teil einer Ausführungsform einer Halbleiteranordnung mit einem Formkörper mit einer Form, die ein Array von Aussparungen umfasst, wobei zwei Lotelemente übereinander gelötet sind.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen spezifische gezeigte und beschriebene Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Zum Beispiel kann es sich, obwohl die Ausführungsformen entweder Aussparungen oder Vorsprünge als Mittel zum Ineingriffbringen eines Lotelements mit einem Formkörper erwähnen, bei dem zum Ineingriffbringen eines Lotelements mit einem Formkörper auch um mehrere Aussparungen, mehrere Vorsprünge oder eine Kombination von Aussparungen und Vorsprüngen handeln. Obwohl die meisten Ausführungsformen auf axial symmetrische Aussparungen oder Vorsprünge verweisen, können zum Beispiel auch die Aussparungen und Vorsprünge axial asymmetrisch sein, wie z. B. Gräben in dem Formkörper, Netze auf dem Formkörper oder dergleichen. Im allgemeinen soll die vorliegende Anmeldung jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb ist beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.
  • 1A und 1B zeigen schematisch Ansichten auf zwei orthogonale Querschnitte entlang den Achsen 1A-1A' und 1B-1B' durch ein elektronisches System, das aus einer Halbleiteranordnung 1 besteht, die über ein Array von Lotelementen 12 auf eine Leiterplatte 9 (PCB) aufgelötet ist. Es ist ersichtlich, dass die Halbleiteranordnung 1 aus einem Halbleiterchip 2 besteht, der in einem Formkörper 3 verkapselt ist, und einem zweidimensionalen Array von Lotelementen 12, die von einer ersten Oberfläche 11 des Formkörpers 3 vorstehen und die Halbleiteranordnung 1 auf der Bauebene 22 (ersten Ebene) mit der Leiterplatte 9 verbinden. In der Regel ist der Formkörper 3 so geformt, dass er ungefähr eine kubische Form aufweist, wobei die planare erste Oberfläche 11 (erste Seite) der Leiterplatte 9 zugewandt ist. Der Formkörper 3 umfasst ferner eine zweite Oberfläche 13 (zweite Seite), die der Leiterplatte 9 abgewandt ist, und Seitenflächen, die erste und zweite Oberflächen 11, 13 verbinden. Das zweidimensionale Array von Lotelementen 12 wird an der planaren ersten Oberfläche 11 des Formkörpers 3 angebracht. Die Verwendung eines zweidimensionalen Arrays von Lotelementen auf der ersten Oberfläche 11 ermöglicht eine hohe Eingangs-/Ausgangskanaldichte.
  • Das Array von Lotelementen 12 auf der ersten Oberfläche 11 des Formkörpers 3 kann zwei Zwecken dienen: (a) wenn die Lotelemente 12 elektronisch mit der integrierten Schaltung in dem Halbleiterchip 2 verbunden werden, können die Lotelemente 12 die elektrische Verbindung zwischen der integrierten Schaltung und der Schaltung auf der PCB 9 bereitstellen, und (b) das Array von Lotelementen 12 stellt eine mechanische Verbindung zum starren Halten der Halbleiteranordnung 1 auf der Leiterplatte 9 bereit.
  • 1A und 1B offenbaren auch mechanische Kräfte, die durch Pfeile F angezeigt werden, die auf die Lotelemente 12 wirken, wenn sich die Leiterplatte 9 lateral aufgrund abweichender Wärmeausdehnungskoeffizienten (CTE) der beteiligten Materialien schneller als die Halbleiteranordnung 1 ausdehnt. Zum Beispiel beträgt der CTE von Silizium nur 3 × 10–6 1/K, während der CTE einer PCB im Bereich von 17 × 10–6 1/K liegt. Aufgrund der CTE-Unterschiede können Temperaturzyklen der Halbleiteranordnung während der Herstellung oder des Anordnungsbetriebs Scherkräfte an den Lotelementen erzeugen, die die Lotelemente von dem Formkörper 3 abbrechen können, wodurch ein Ausfall der Anordnungen verursacht werden kann. Die laterale Ausdehnung der PCB 9 in 1A aufgrund einer Erwärmung des Systems wird durch einen mit CTE gekennzeichneten Doppelpfeil angegeben. Die laterale Ausdehnung der PCB erzeugt hauptsächlich Scherkräfte an den Lotelementen 12. Beim Abkühlen des elektronischen Systems wirken die Scherkräfte F natürlich in umgekehrten Richtungen.
  • 1B, die verschiedenen Längen der Pfeile der verschiedenen Lotelemente 12 geben an, dass die Scherkräfte F umso größer sind, je weiter ein Lotelement von den mittigen Lotelementen entfernt ist. Diese Beobachtung zeigt, dass das Risiko eines Brechens von Lotelementen umso größer ist, je größer die Fläche des Lotelementarrays ist. Das Risiko eines Brechens von Lotelementen ist für diejenigen Lotelemente am größten, die sich an den äußeren Rändern des Lotelementarrays befinden.
  • 2A und 2B offenbaren schematisch Ansichten auf zwei orthogonale Querschnitte entlang den Achsen 2A-2A' und 2B-2B' einer Ausführungsform einer Halbleiteranordnung 10 mit einem Halbleiterchip 2, einem Formkörper 3, der den Halbleiterchip 2 einkapselt, einem Array von Aussparungen 5 (Array ausgeformter Strukturelemente), die in einer ersten Oberfläche 11 (ersten Seite) des Formkörpers 3 gebildet sind, und ersten Lotelementen 12, die sich mit den Aussparungen 5 in Eingriff befinden.
  • Bei dieser Ausführungsform umfasst das Array ausgeformter Strukturelemente 5 in dem Formkörper 3 gebildete Aussparungen, d. h. der Formkörper 3 und die ausgeformten Strukturelemente 12 bestehen aus einem Stück und aus demselben Material. Mit den Aussparungen 5 in dem Formkörper 3 kann ein mechanischer Eingriff der Lotelemente 12 mit dem Formkörper 3 bereitgestellt werden, um lateralen Kräften zu widerstehen, die entlang von Richtungen der Bauebene 22 auf die Lotelemente 12 wirken. Die Aussparungen 5 können z. B. durch Verwendung einer Gußform mit einem Array von Vorsprüngen an ihrer Innenwand erzeugt werden, die während des Ausformens des Formkörpers 3 vorbestimmte Aussparungen in dem Formkörper bilden. Als Alternative können die Aussparungen 5 nach dem Formen gebildet werden, z. B. durch selektives Ätzen der Aussparungen, durch Laserbohrung, durch mechanisches Bohren oder durch ein beliebiges anderes Verfahren, das für die Erzeugung von Aussparungen in dem ausgeformten Körpermaterial geeignet ist.
  • In 2A und 2B füllen die ersten Lotelemente 12 die Volumen ihrer jeweiligen Aussparungen 5. Ferner sind die Lotelemente 12 und Aussparungen 5 jeweils axial symmetrisch und koaxial in Bezug auf eine Lotelementachse 98 ausgerichtet, die zu der ersten Oberfläche 11 des Formkörpers 3 orthogonal ist. Mit der zu der ersten Oberfläche 11 orthogonalen Lotelementachse 98 befinden sich die Aussparungen 5 in dem Formkörper 3 und die Lotelemente 12 gleichermaßen in mechanischem Eingriff mit Bezug auf Kräfte in allen lateralen Richtungen. In diesem Fall kann zum Beispiel der Eingriff der Lotelemente 12 mit den Aussparungen 5 während der Kühlung der Halbleiteranordnung einer lateralen durch CTE verursachten Scherkraft F genauso gut widerstehen wie während der Erwärmung der Anordnung. In beiden Fällen können die an den Lotelementen 12 wirkenden lateralen Scherkräfte teilweise auf die Innenwände der Aussparungen übertragen werden. Dies mindert die Anspannung von der Grenzfläche zwischen dem Lotelement 12 und dem Formkörper 3. Wenn die Lotelemente 12 die Aussparungen 5 vollständig füllen, weisen die Aussparungen 5 und die Lotelemente 12 ferner große Grenzflächeninhalte auf, die gute Adhäsion zwischen den Aussparungsoberflächen und den Lotelementoberflächen ergeben.
  • Die Lotelemente 12 in 2A und 2B können verwendet werden, um die Halbleiteranordnung an einen Träger, z. B. an eine Leiterplatte, anzulöten. Auf diese Weise halten die Lotelemente 12 die Halbleiteranordnung 10 starr an der PCB-Platte und verbinden sie möglicherweise elektrisch mit dieser. In der Regel stehen die Lotelemente 12 von der ersten Seite 11 des Formkörpers 3 in einer beulenartigen Form vor. Die Lotelemente 12 können zum Beispiel Lotkugeln oder Lötkontakthügel sein. Im allgemeinen weisen die Lotelemente 12 einer gegebenen Halbleiteranordnung 10 dieselbe Form auf, mit Durchmessern zwischen typischerweise 50–500 Mikrometer, abhängig von dem Rasterabstand und der Kapselungsgröße. Bei einem Rasterabstand von 0,5 mm wird typischerweise ein Kugeldurchmesser von 300 μm verwendet. Die Lotelemente 12 sind in der Regel so bemessen und ausgerichtet, dass eine Bauebene 22 (erste Ebene) definiert wird, die die Orientierung und den Ort der Halbleiteranordnung in Bezug auf einen Träger, an den die Halbleiteranordnung 10 angelötet wird, bestimmt. Damit der mechanische Eingriff zwischen dem Formkörper 3 und den Lotelementen 12 effektiv ist, können sich mindestens 10% der Lotelemente innerhalb des Aussparungsvolumens befinden.
  • Die Lotelemente können aus einem beliebigen lötbaren Material bestehen. Das lötbare Material kann eines der wohlbekannten Zinn-Blei-Lote sein, die bei einer Temperatur zwischen 180–190°C gelötet werden können. Als Alternative kann das lötbare Material ein beliebiges der bekannten bleifreien Lote sein, die z. B. Zinn, Kupfer, Silber, Bismut, Indium, Zink, Antimon und andere Metalle in verschiedenen Mengen enthalten. Ferner kann das lötbare Material wahlweise auch ein Hartlotmaterial sein, wie Kupfer-Zink- oder Kupfer-Silber-Legierungen.
  • Vor dem Aufbringen der Lotelemente 12 auf die Aussparungen 5 wird in der Regel die Innenwand der Aussparungen 5 mit einer (in 2A–2B nicht gezeigten) ersten leitfähigen Schicht überdeckt, die die Aufbringung der Lotelemente 12 in den Aussparungen 5 erleichtert.
  • Die erste leitende Schicht kann strukturiert werden, um eine oder mehrere leitende Leitungen bereitzustellen, die die Lotelemente 12 elektrisch mit dem Siliziumchip 2 verbinden. Die erste leitende Schicht kann eine Verteilerschicht oder Teil einer Verteilerschicht sein. Die erste leitende Schicht kann aus dem Verteilermaterial (z. B. Cu) bestehen oder zusätzliche Metallschichten enthalten, z. B. eine UBM-Schicht („Under Bump Metallization"), die aus einer leitfähigen Basisschicht (z. B. Cu), einer Barrierenschicht (z. B. Ni, NiV, Cr, Ti oder TiW) und/oder einer Oxidationsbarrierenschicht (z. B. Au, Pd) bestehen kann. Die UBM-Schichten in den Aussparungen 5 können ferner auf verschiedene Weisen elektrisch mit dem Halbleiterchip 2 verbunden werden. Auf diese Weise werden die Lotelemente elektrisch mit dem Halbleiterchip 2 verbunden.
  • Der Halbleiterchip 2 kann eine integrierte Schaltung, einen Sensor, ein mikroelektromechanisches System (MEMS), optische Komponenten oder eine beliebige andere funktionale Anordnung, die in den Halbleiterchip integriert ist, enthalten. In der Regel weist der Halbleiterchip 2 eine Dicke von einigen wenigen hundert Mikrometern und eine laterale Ausdehnung von einigen wenigen Millimetern oder Zentimetern in lateralen Richtungen (siehe 2B) auf.
  • Wie aus 2A und 2B ersichtlich ist, wird der Halbleiterchip 2 durch den Formkörper 3 vollständig eingekapselt. Die Einkapselung von Halbleiterchips in einem Formkörper hilft beim Schutz der empfindlichen Oberflächen des Chips vor schädlichen Umgebungseinflüssen wie Feuchtigkeit, Kratzern und Chemikalien. Bei einer Ausführungsform wurde, wie später ausführlicher erläutert werden wird, der Formkörper 3 aus heißflüssigem Gußmaterial gebildet, das unter Druck in eine Form eingeführt wurde, in die der Chip 2 eingelegt wurde. Während der Abkühlung erhärtet sich das Gußmaterial, um die Form der Gußform anzunehmen.
  • Im Fall von 2A und 2B ist der Formkörper 3 kubisch mit einem Array von vier Spalten von Aussparungen 5 auf seiner ersten Oberfläche 11. Man beachte, dass der Ausdruck „Array von Aussparungen" auch zweidimensionale Arrays bedeuten kann, bei denen Elemente fehlen, wie zum Beispiel in diesem Fall, in dem die zweite und die dritte Spalte aus nur zwei Lotelementen 12 statt vier bestehen. In 2A und 2B ist die erste Oberfläche 11 eine flache Oberfläche, die genug Platz zum Plazieren des zweidimensionalen Arrays erster Lotelemente 12 darauf bereitstellt.
  • Das Gußmaterial kann ein Polymer sein, z. B. ein Epoxidharz, das zur CTE-Justierung ein Füllmaterial, z. B. Siliziumoxid, und andere Komponenten enthalten kann, wie organische Härter, Lösemittel, Adhäsionsförderungsmittel, flammwidrige Mittel, thermisch leitfähige Füller, elektrisch leitfähige Füller usw. Die Wahl der richtigen Gußmaterialmischung und die Details des Ausformungsprozesses hängen von der Anwendung ab und sind in der Technik wohlbekannt.
  • Es sollte angemerkt werden, dass der Ausdruck „Aussparung" für viele verschiedene Arten von Aussparungen stehen kann. Sie können Löcher, Hohlräume, Gräber, Vertiefungen, Öffnungen oder Durchgangslöcher sein, die von einer Seite 11 des Formkörpers 3 zu der entgegengesetzten anderen Seite 3 des Formkörpers 3 reichen. In 2A und 2B liegt die Tiefe der Aussparungen 5 in dem Bereich der Durchmesser der Lotelemente 12, z. B. 50 bis 500 Mikrometer, abhängig von der Anwendung.
  • Die Größe der Aussparungen kann auch von der Größe der Halbleiteranordnung abhängen. Für große Kapselungen, zum Beispiel für Formkörper, die größer als etwa 50 Quadratmillimeter bei einem Rasterabstand von 0,5 mm sind, können die an den äußeren Lotelementen während eines Temperaturzyklus wirkenden lateralen Kräfte größere Aussparungen und größere Lötkontakthügel erfordern, um den durch eine CTE-Nichtübereinstimmung erzeugten lateralen Kräften zu widerstehen.
  • 3A und 3B offenbaren eine weitere Ausführungsform einer Halbleiteranordnung 20, die auf vielerlei Weise der Ausführungsform von 2A und 2B ähnelt. Elemente in 3A–3B und 2A–2B mit identischen Bezugszahlen können sich auf dieselben Merkmale beziehen. Im Gegensatz zu 2A und 2B besteht das Array von ausgeformten Strukturelementen aus Vorsprüngen 205, die aus ausgeformtem Material bestehen, die von der ersten Seite 11 des Formkörpers 3 vorstehen. Der Formkörper 3 und die ausgeformten Strukturelemente 12 können aus einem Stück und aus demselben Material bestehen. Die aus ausgeformtem Material hergestellten Vorsprünge 205 stellen sicher, dass sich die Lotelemente 12 und die ausgeformten Strukturelemente 205 in Eingriff befinden, um lateralen Kräften zu widerstehen, die während Temperaturzyklen oder externen anderen Kräften entstehen können.
  • Wie in 2A–2B ist jedes der Lotelemente 12 und der Aussparungen 5 drehsymmetrisch zu einer Lotelementachse 98, die mit Bezug auf die erste Oberfläche 11 orthogonal orientiert ist. Auf diese Weise werden die Lotelemente 12 in Bezug auf alle an den Lotelementen 12 wirkende laterale Kräfte mechanisch mit dem Formkörper 3 in Eingriff gebracht.
  • Während des Ausformens des Formkörpers 3 können Vorsprünge erzeugt werden, z. B. indem eine Wand der Gußform mit Aussparungen versehen wird, die als Gegenstück des Formkörpers 3 während des Ausformungsprozesses des Formkörpers 3 jeweilige Vorsprünge an der ersten Seite 11 bilden. Die Größe der Vorsprünge 205 hängt von der Anwendung und den erwarteten lateralen Kräften während der Herstellung und des Anordnungsbetriebs ab. Die Größe der Vorsprünge 205 hängt von der Größe der Lotelemente 12 ab. Wenn zum Beispiel der Durchmesser der Lotelemente 12 in der Größenordnung von 1000 Mikrometern liegt, kann die Größe der vorstehenden Elemente halb so groß sein. Allgemein kann auch mehr als ein Vorsprung pro Verbindungselement verwendet werden.
  • 4A bis 4H offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen 30. Elemente in 4A–4H, 2A–2B und 3A–3B mit identischen Bezugszahlen können sich auf dieselben Merkmale beziehen. 4A offenbart einen Träger 101, auf dem Halbleiterchips 2 platziert werden. Im Prinzip kann der Träger 101 eine beliebige Struktur sein, die als Basis für das Plazieren und Ausformen der Halbleiterchips 2 verwendet werden kann. Zum Beispiel kann der Träger 101 ein unteres Stück einer Gußform sein, eine Folie, auf der die Chips positioniert und ausgeformt werden, oder ein zweiseitiges Klebeband mit Thermoablöseeigenschaften.
  • Für die vorliegende Ausführungsform soll angenommen werden, dass der Träger 101 ein doppelseitiges Klebeband mit Thermoablöseeigenschaften ist, das auf eine flache Platte laminiert wird. Die doppelseitige Klebung des Bands stellt sicher, dass das Band fest an der flachen Platte befestigt ist und dass die einzelnen Halbleiterchips 2 und elastischen Elemente 14 sicher mit hoher Genauigkeit auf vordefinierten Positionen platziert werden können, z. B. mit einer räumlichen Genauigkeit von etwa 10–15 Mikrometern (siehe 4A). Man beachte, dass die einzelnen Chips 2 in einer Überkopfrichtung auf dem Träger 101 platziert wird, d. h. die ersten Hauptseiten 104 der Chips 2, die Verbindungselemente 102 umfassen (möglicherweise die aktive Region des Chips) zeigen nach unten in einer Richtung zu dem Träger 101. Gewöhnlich werden die Chips 2 aus einem verarbeiteten und zerteilten Wafer genommen, durch einen Pick-and-Place-Automaten aufgenommen und in vordefinierten Abständen zueinander auf dem Träger 101 platziert. Je größer der Abstand zwischen angrenzenden Chips 102 desto größer kann die Kapselungsgröße der einzelnen Halbleiteranordnungen sein, wie später beschrieben werden wird.
  • 4B offenbart schematisch den Aufbau von 4A nach der Ausformung der Halbleiterchips 2 mit Gußmaterial in einem Formpreßprozeß. Bei einem Formpreßprozeß wird eine flüssige Gußzusammensetzung, z. B. ein Polymer oder Harz, über den Halbleiterchips ausgegeben. Danach wird ein oberer Hohlraum nach unten in Richtung des Trägers verlagert, um den Hohlraum zu schließen, wodurch das Gußmaterial verteilt wird, bis der Hohlraum vollständig gefüllt ist. Durch Abkühlung des Gußmaterials bis auf Zimmertemperatur erhärtet sich das Gußmaterial, um zu dem ausgeformten Arbeitsstück 110 zu werden, das aus dem ausgeformten Material und den mehreren Chips 2, an denen das ausgeformte Material haftet, besteht.
  • Das ausgeformte Arbeitsstück 110 kann im allgemeinen eine beliebige Form aufweisen, z. B. die einer kreisförmigen Scheibe, einer rechteckigen Tafel usw. Für die vorliegenden Ausführungsform wird angenommen, dass das ausgeformte Arbeitsstück 110 durch eine Gußform mit einem Hohlraum geformt wurde, der eine Höhe und laterale Ausdehnung eines Standard-Halbleiterwafers aufweist. Zum Beispiel kann der Durchmesser 8 oder 12 Zoll (200 mm oder 300 mm) betragen und die Höhe kann typischerweise 400 bis 800 Mikrometer betragen. Mit einer solchen Größe bilden das Arbeitsstück 110 und die durch den Formkörper 3 überdeckten Halbleiterchips 2 einen „rekonstituierten Wafer" 160, auf dem mit Standard-Waferverarbeitungsgeräten zusätzliche Schichten zweckmäßig abgelagert und strukturiert werden können.
  • Es sollte beachtet werden, dass das Ausformen auch durch ein traditionelleres Verfahren erfolgen kann, das als Spritzpressen bekannt ist, wobei es sich um eine vielfach verwendete Technik zur Einkapselung von elektronischen Anordnungen handelt. Das Prinzip dieser Technik basiert auf einer thermisch verflüssigten Ausformungszusammensetzung, die unter Druck in einen vorgeformten Hohlraum transferiert wird.
  • 4C offenbart schematisch den rekonstituierten Wafer 160 nach der Trennung von dem Träger 101. Die Trennung kann zweckmäßigerweise durch Erwärmung des Thermoablösbands ausgeführt werden. Nach der Ablösung werden die ersten Hauptoberflächen 104 der Halbleiterchips 2 und die Verbindungselemente 102 der Außenwelt ausgesetzt, da kein ausgeformtes Material die drei überdeckt. Ferner bilden die freigelegten ersten Hauptoberflächen 104 der Halbleiterchips 2 und die Oberfläche des ausgeformten Materials eine flache koplanare Ebene 111.
  • 4D offenbart schematisch den rekonstituierten Wafer 160, nachdem er auf den Kopf gestellt wurde und nach dem Aufbringen einer Maske 112 auf die koplanare Ebene 111 des rekonstituierten Wafers 160. Die Maske 112 kann durch in der Mikroelektronik verwendete Standard-Fotolithografieverfahren erzeugt werden, z. B. durch Aufbringen einer Resistschicht, die zum Beispiel aus PMMA besteht, über dem rekonstituierten Wafer 160, selektives Beleuchten des Resists auf eine Primärmaske und Auflösen der beleuchteten Regionen der Resistschicht zu ihrer Entfernung. Die Maske 112 überdeckt die gesamte koplanare Ebene 111, mit Ausnahme von Öffnungen in den Regionen, in denen die Aussparungen 5 in das ausgeformte Material zu ätzen sind. Der Schritt von 4D wäre nicht notwendig, wenn die Aussparungen mechanisch gebohrt oder durch Laser gebohrt werden.
  • 4E offenbart schematisch den rekonstruierten Wafer 160 nach dem selektiven Ätzen des ausgeformten Materials zu der Maske 112 und nach der Entfernung der Maske 112. Die Ätzung kann mit geeigneten Chemikalien ausgeführt werden. Die Tiefe der Aussparung kann zum Beispiel mit 20–40% der Dicke der Chips 2 vergleichbar sein, z. B. zwischen 20 und 200 Mikrometer. Der laterale Flächeninhalt der Aussparungen hängt von den Größen der Lotelemente 12 ab, die mit den Aussparungen 5 in Eingriff kommen sollen. Bei der vorliegenden Ausführungsform betragen die Durchmesser der Lotelemente 12 etwa zweimal die Größe der lateralen Ausdehnung der Aussparungen 5. Zum Beispiel kann die laterale Ausdehnung der Aussparungen im Bereich von 50–300 Mikrometern liegen.
  • 4F offenbart schematisch den rekonstituierten Wafer 160, nachdem seine koplanare Ebene 111 mit einer Verteilerschicht 109 bedeckt wurde, die die Verbindungselemente 102 der Halbleiterchips 2 elektrisch mit jeweiligen Lotelementen 12 verbindet. Ferner werden über den Aussparungen 5 über der Verteilerschicht 109 Lotelemente 12 abgelagert. Die Ablagerung von Lotelementen 12 ist in der Technik wohlbekannt und wird hier deshalb nicht ausführlicher erläutert.
  • Die Verteilerschicht in 4F besteht aus leitenden Leitungen 122 (erste leitende Schicht), die die elektrischen Verbindungen zwischen den Verbindungselementen 102 und den Lötkontakthügeln 12 bereitstellen, Elementen einer Isolationsschicht 124, die die Oberflächen der Halbleiterchips 2 selektiv von den Leitungsleitungen 122 isoliert, und der Lötstoppschicht 126 zum Definieren der Positionen der Lotelemente 12. Die leitenden Leitungen 122, die Elemente der Isolationsschicht 124 und die Lötstoppschicht 126 werden jeweils durch Deponieren einer Schicht des jeweiligen Materials und fotolithografisches Strukturieren der Schicht nacheinander hergestellt. Gegebenenfalls kann die Anzahl der Schichten vergrößert werden. Zum Beispiel kann für hohe Eingangs-/Ausgangsanforderungen mehr als eine leitende Schicht abgelagert werden, um über zwei separate Schichten leitender Leitungen 122 zur Verbindung der hohen Anzahl von Eingangs-/Ausgangs-Lotelementen 12 mit den Verbindungselementen 102 der Chips 2 zu verfügen.
  • 4G offenbart schematisch den rekonstituierten Wafer 160 von 4F nach dem Zerteilen, d. h. nach dem Sägen, Laserzerteilen oder Ätzen des Gußmaterials des rekonstituierten Wafers 160, um in den ausgeformten Körpern gekapselte separate Halbleiteranordnungen 30 zu erhalten. Die Zerteilung durch Sägen, Laserzerteilung oder Ätzung des Gußmaterials ist ein in der Technik bekannter Standardprozeß. Man beachte, dass der Sägeprozeß nach der Ausformung durchgeführt wird und nach dem Aufbringen der Lotelemente 12. Auf diese Weise können der Ausformungsprozeß und die Aufbringung des Lotelements 12 auf Waferniveau ausgeführt werden, d. h. als ein Batchprozeß, wobei viele Halbleiteranordnungen parallel hergestellt werden können.
  • 4A offenbart einen Schnitt der Ausführungsform von 4G vergrößert, um die Struktur der Halbleiteranordnung 30 von 4G in der Umgebung einer Aussparung 5 ausführlicher schematisch darzustellen. 4H offenbart die Verteilerschicht 109, bestehend aus Elementen der Isolationsschicht 124, die über dem ausgeformten Körper 3 und dem Siliziumchip 2 aufgebracht wird, leitende Leitungen 122, die über der Isolationsschicht 124 und den Verbindungselementen 102 des Siliziumchips 2 aufgebracht werden, und Lötstoppschicht 126, die über der Isolationsschicht 124 und den leitenden Leitungen 122 aufgebracht wird. Die leitenden Leitungen 122 werden dergestalt abgelagert, dass sie die Innenwand der Aussparungen 5 vollständig überdecken. Die Überdeckung der Innenwand der Aussparungen stellt völlig sicher, dass das Lotmaterial zum Produzieren der Lotelemente die Innenwand der Aussparung 5 vollständig füllt und an dieser haftet. Wenn die Innenwand der Aussparungen nur teilweise metallisiert ist, haftet das Lotmaterial nur an der metallisierten Region der Wand, z. B. dem Boden der Aussparungen.
  • Die Schichten der Verteilerschicht 109 wurden auf der Waferebene in der Regel durch Verwendung von Dünnfilmtechniken aufgebracht, obwohl auch Druck- oder Jetting-Technologien möglich wären. Dünnfilmtechniken, Verwendung von Sputter-Prozessen, Aufschleuderprozessen, Galvanisierung, Aufdampfung, Fotolithografie, Ätzung und andere bekannte Prozesse ermöglichen die Herstellung von sehr feinen Strukturen auf einem Wafer. In der Regel kann die kleinste Strukturgröße der Isolationsschicht 124 sogar nur 10–20 Mikrometer (laterale Größe) betragen, während die Dicke der Isolationssschicht 124 in der Regel im Bereich von 5 bis 15 Mikrometern liegt. Für die Isolationsmaterialien verwendete Materialien sind Polymere, wie Polyimid, Epoxidharze, BCB oder PBOs oder andere bekannte dielektrische Materialien.
  • Die leitenden Leitungen 122 (erste leitenden Schicht) wurden aus einem leitenden Material, z. B. Aluminium, Kupfer oder Metallstapeln, z. B. CuNiAu, gesputtert und/oder plattiert. Die Dicke der leitenden Leitungen beträgt typischerweise 1 bis 7 Mikrometer. Wenn die leitenden Leitungen 122 die Aussparung 5 in der Isolationsschicht 12 vollständig überdecken, wird eine gute elektrische Verbindung zwischen den Verbindungselementen 102 der Halbleiterchips 2 und den jeweiligen Lotelementen 12 hergestellt. Ferner bilden, wenn die leitenden Leitungen 122 die Innenwände der Aussparungen 5 vollständig überdecken, die leitenden Leitungen 122 eine Basis zum Aufbauen der Lotelemente 12 während der folgenden Verarbeitungsschritte. Wie bereits erwähnt wurde, können die leitenden Leitungen 122 als UBM („Under Bump Metallization") verwendet werden. Als Alternative können zusätzliche (in 4H nicht gezeigte) UBM-Schichten über der Basis der leitenden Leitungen 122 aufgebracht werden, um Diffusion, Oxidation und andere chemische Prozesse in der Grenzflächenregion der Lotelemente 12 und der leitenden Leitungen 122 zu verhindern. Die UMB kann lediglich aus einer leitenden Schicht oder aus einer Adhäsionsschicht, einer leitenden Benetzungsschicht, einer Diffusionsbarrierenschicht und einer leitenden Oxidationsbarrierenschicht (in 4H nicht gezeigt) bestehen.
  • 4H offenbart ferner die Lötstoppschicht 126, eine Isolationsschicht mit Öffnungen über den Aussparungen 5 zum Ermöglichen des Eintritts von Lotmaterial in die Aussparungen 5. Die Lötstoppschicht 126 kann aus Polymeren bestehen, wie Polyimid, Epoxidharzen, BCB, PBOs oder anderen bekannten dielektrischen Materialien mit einer Dicke von typischerweise einigen wenigen Mikrometern. Die Lötstoppschicht 126 verhindert, dass Lotmaterial lateral über der Oberfläche der Verteilerschicht expandiert, wenn Lotmaterial, z. B. Pb/Sn, über den leitenden Leitungen aufgebracht wird.
  • 4H offenbart ferner das Lotelement 12, das über der leitenden Leitung 122 in und über der Aussparung 5 gebildet wird. Das Lotelement 12 ist mit der Aussparung 5 koausgerichtet und füllt die Aussparung 5 vollständig. Da das Lotelement das Volumen der Aussparung 5 vollständig füllt, wird ein starker mechanischer Eingriff des Lotelements 12 mit der Aussparung 5 in Bezug auf laterale Kräfte bereitgestellt.
  • 5A bis 5E offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen 40. Das Verfahren ist auf vielerlei Weise der Ausführungsform von 4A bis 4H ähnlich. Elemente und Merkmale mit denselben Bezugszahlen wie die Merkmale der vorherigen Figuren können sich auf ähnliche Merkmale beziehen.
  • In 5A bis 5E ist ein Träger 201 mit konisch geformten Vorsprüngen 144 gezeigt. Die konisch geformten Vorsprünge 144 bilden konusförmige Aussparungen in dem ausgeformten Material, wenn das Gußmaterial über dem Träger aufgebracht wird (siehe 9B). Die Vorsprünge 144 können Teil des doppelseitigen thermoablösbaren Klebebands sein, das in der Beschreibung von 4A–4H verwendet wurde. In diesem Fall ist es leicht, das ausgeformte Arbeitsstück 210 später trotz der Vorsprünge 144 von dem Band zu entfernen. Bei einer anderen Ausführungsform können die Vorsprünge 144 Teil einer Gußform sein, in der die Halbleiterchips 2 ausgeformt werden. Ferner werden in 4A–4H die Chips 2 in vorbestimmten Abständen voneinander auf dem Träger 201 plaziert. Ferner werden ähnlich die Chips 2 so orientiert, dass die Verbindungselemente 102 dem Träger 201 zugewandt sind.
  • 5B offenbart schematisch die Halbleiterchips 2, nachdem sie ausgeformt wurden, um zu einem ausgeformten Arbeitsstück 210 zu werden. Wie bei den vorherigen Ausführungsformen wird die Gußform, die den rekonstituierten Wafer 260 formt, mit einem Hohlraum mit Halbleiterwaferform, d. h. einer Höhe von typischerweise einigen hundert Mikrometern und einem Durchmesser von etwa 200 mm oder 300 mm, ausgestattet. Auf diese Weise ist das ausgeformte Arbeitsstück 210 ein rekonstituierter Wafer 260, der aus in eine Matrix aus ausgeformten Material eingebetteten Halbleiterchips 2 besteht.
  • 5C offenbart schematisch den rekonstituierten Wafer 260, nachdem er von dem Träger 201 entfernt und auf den Kopf gestellt wurde. Im Fall, dass der Träger 201 ein thermoablösbares Band ist, wurde der rekonstituierte Wafer 260 möglicherweise durch eine Erwärmungsprozedur von dem Träger 201 entfernt. Wie bei der vorherigen Ausführungsform besteht der rekonstituierte Wafer 260 aus dem ausgeformten Material, das die Halbleiterchips 2 überdeckt, deren erste Hauptseiten 104 und Verbindungselemente 102 der Außenwelt ausgesetzt sind. Ferner definieren die ersten Hauptseiten 104 der Chips und des ausgeformten Materials dazwischen eine koplanare Ebene 111. Die Planarität der ersten Hauptseite 111 wird ausschließlich durch die konusförmigen Aussparungen 5 unterbrochen.
  • 5D offenbart schematisch den rekonstituierten Wafer 260, nachdem seine Aussparungen 5 mit Lotelementen 12 gefüllt wurden, die von der ersten Hauptseite 111 vorstehen. Die Füllung der Aussparungen 5 mit Lotmaterial kann genauso wie bei der Ausführungsform von 4A bis 4H beschrieben erfolgen. Man beachte, dass die Ausführungsform von 5A–5D gewöhnlich auch eine Verteilerschicht eines in 4A–4H gezeigten Typs umfasst, um die Lotelemente 12 elektrisch mit der integrierten Schaltung der Chips 2 zu verbinden. Der Einfachheit der Zeichnung halber ist diese Verteilerschicht jedoch in 5A–5D explizit nicht ein zweites Mal gezeigt.
  • 5E offenbart schematisch den rekonstituierten Wafer 260 nach der Zerteilung durch Sägen, Ätzen oder beidem, um mehrere getrennte Halbleiteranordnungen 40 zu ergeben. Jede der Halbleiteranordnungen 40 besteht aus einem Chip 2 und einem ausgeformten Körper 3, der die Chips auf den Seiten und der Rückseite des Chips überdeckt.
  • 6A–6E offenbaren schematisch eine weitere Ausführungsform eines Verfahrens zum Herstellen von Halbleiteranordnungen 50. Das Verfahren ist der Ausführungsform von 5A bis 5E ähnlich.
  • Dementsprechend können sich Elemente und Merkmale mit denselben Bezugszahlen wie die Merkmale der vorherigen Figuren auf ähnliche Merkmale beziehen.
  • Im Gegensatz zu der Ausführungsform von 5A bis 5E umfasst der Träger 301 von 6A–6E ein Array konisch geformter Aussparungen 307. Die konisch geformten Aussparungen 307 sollen in dem ausgeformten Material konusförmige Vorsprünge 205 bilden, wenn Gußmaterial über dem Träger aufgebracht wird (siehe 6B). Der Träger mit den konisch geformten Aussparungen 307 kann Teil einer Gußform sein, in der die Halbleiterchips 2 ausgeformt werden. Wie in 5A–5E werden die Chips 2 in vorbestimmten Abständen voneinander auf dem Träger 301 platziert. Ferner werden ähnlich die Chips 2 so orientiert, dass die Verbindungselemente 102 dem Träger 301 zugewandt sind.
  • 6B offenbart schematisch die Halbleiterchips 2, nachdem sie ausgeformt wurden, um zu einem rekonstituierten Wafer 360 zu werden. Wie bei den vorherigen Ausführungsformen wird die Gußform, die den rekonstituierten Wafer 360 formt, mit einem Hohlraum mit Halbleiterwaferform, d. h. einer Höhe von typischerweise einigen 100 Mikrometern und einem Durchmesser von etwa 200 mm oder 300 mm versehen.
  • 6C offenbart schematisch den rekonstituierten Wafer 360, nachdem er von dem Träger 301 entfernt und auf den Kopf gestellt wurde. Wie bei den vorherigen Ausführungsformen besteht der rekonstituiete Wafer 360 aus dem ausgeformten Material, das Halbleiterchips 2 überdeckt, deren erste Hauptseiten 104 und Verbindungselemente 102 der Außenwelt ausgesetzt sind. Ferner definieren die ersten Hauptseiten 104 der Chips und das ausgeformte Material dazwischen eine koplanare Ebene 111. Die Planarität der ersten Hauptseite 111 wird ausschließlich durch die konusförmigen Vorsprünge 205 unterbrochen.
  • 6D offenbart schematisch den rekonstituierten Wafer 360, nachdem die konusförmigen Vorsprünge 205 mit Lotelementen 12 überdeckt wurden. Wie in der Figur zu sehen ist, treten die Lotelemente 12 jeweils mechanisch mit ihrem jeweiligen konusförmigen Vorsprung 205 in Eingriff, wenn sie in laterale Richtungen gezogen werden. Auf diese Weise können, wenn CTE-Kräfte an den Lotelementen 12 in lateraler Richtung wirken, die Kräfte teilweise auf die konusförmigen Vorsprünge 205 übertragen werden, die Teil des ausgeformten Materials sind. Dadurch wird die Verspannung an der Grenzflächenregion zwischen den Lotelementen 12 und dem ausgeformten Körper 3 gemindert.
  • Die Aufbringung des Lotmaterials 12 auf den konusförmigen Vorsprüngen 205 kann ähnlich wie für die Füllung von Lotelementen in die Aussparungen beschrieben erfolgen. Man beachte, dass die Ausführungsform von 6A–6D eine Verteilerschicht eines in 4A–4H gezeigten Typs umfassen kann, um die Lotelemente elektrisch mit der integrierten Schaltung der Chips 2 zu verbinden. Der Einfachheit der Zeichnung halber wird diese Verteilerschicht in 6A–6D nicht wieder ein zweites Mal explizit gezeigt.
  • 6E offenbart schematisch den rekonstituierten Wafer 360 nach der Zerteilung durch Sägen, Ätzen, Laserzerteilung oder eine Kombination davon, um mehrere getrennte Halbleiteranordnungen 50 zu ergeben. Jede der Halbleiteranordnungen 50 besteht aus einem Chip 2 und einem ausgeformten Körper 3, der die Chips auf den Seiten und der Rückseite des Chips überdeckt.
  • 7A und 7B offenbaren schematisch orthogonale Querschnitte einer weiteren Ausführungsform einer Halbleiteranordnung 60 entlang der Linien 7A-7A' und 7B-7B'.
  • Die Ausführungsform von 7A–7B ist wie die in 2A–2B offenbarte. Im Gegensatz zu 2A–2B ist die erste Hauptseite 104 des Chips 2 jedoch frei von ausgeformtem Material. Anders ausgedrückt überdeckt der ausgeformte Körper 3 nicht die erste Hauptseite 104 des Chips 2.
  • Ferner unterscheiden sich 7A–7B gegenüber der Ausführungsform von 2A–2B insofern, als die Ausführungsform von 7A–7B schematisch eine Verteilerschicht 109 offenbart, die eine strukturierte erste leitende Schicht umfasst, die leitende Leitungen 122 bildet, die die Verbindungselemente des Chips 2 mit den Lotelementen 12 verbinden. Die leitenden Leitungen 122 können auf eine für 4F–4H beschriebene Weise produziert worden sein. Man beachte, dass, da die erste Hauptseite 104 der nach dem Ausformungsschritt der Außenwelt ausgesetzt bleibt, die Verteilerschicht 109 nach der Ausformung aufgebracht werden kann.
  • 7A–7B unterscheiden sich ferner gegenüber der Ausführungsform von 2A–2B insofern, als sich bestimmte der Lotelemente 12 unter dem Chip 2 („zweite Lotelemente 12B") und bestimmte unter dem ausgeformten Körper 3 befinden. Von den Lotelementen 12, die sich unter dem ausgeformten Körper 3 befinden, befinden sich ferner bestimmte mechanisch im Eingriff mit dem ausgeformten Material („erste Lotelemente 12a") und bestimmte nicht („dritte Lotelemente 12c"). Der mechanische Eingriff wird realisiert, indem die Lotelemente 12a jeweils eine der Aussparungen 5 in dem ausgeformten Körper 3 füllen, wie in 7A schematisch gezeigt ist.
  • Bei dieser Ausführungsform treten nur die ersten Lotelemente 12a der beiden äußersten Spalten des Arrays von Lotelementen mit den Aussparungen 5 des ausgeformten Körpers 3 in Eingriff. Der Eingriff der äußeren Lotelemente 12a mit dem ausgeformten Körper 3 berücksichtigt den Umstand, dass die lateralen Kräfte an den Lotelementen 12 um so größer sind, je weiter die Lotelemente 12 von der Mittenposition der Halbleiteranordnung 60 entfernt sind.
  • Wie in 7A–7B zu sehen ist, sind die ersten Lotelemente 12a und ihre jeweiligen Aussparungen 5 jeweils axial symmetrisch und koaxial mit Bezug auf eine Lotelementachse 98 ausgerichtet. Ferner ist die Lotelementachse 98 im wesentlichen orthogonal mit Bezug auf die erste Oberfläche 11 des ausgeformten Körpers 3. Ferner definieren die ersten Lotelemente 12a, die zweiten Lotelemente 12b und die dritten Lotelemente 12c eine gemeinsame Bauebene 22 zum Anbringen der Halbleiteranordnung 60 an einen Träger (siehe 1A).
  • 8A und 8B offenbaren schematisch orthogonale Querschnitte einer weiteren Ausführungsform einer Halbleiteranordnung 70 entlang den Linien 8A-8A' und 8B-8B'. Die Ausführungsform von 8A–8B ist der in 7A–7B offenbarten ähnlich. Im Gegensatz zu 7A–7B umfasst die Ausführungsform von 8A–8B jedoch Vorsprünge 205 zum mechanischen Ineingriffbringen der ersten Lotelemente 12a mit dem ausgeformten Körper 3. Das Konzept des Ineingriffbringens erster Lotelemente 12a mit Vorsprüngen 205 des ausgeformten Körpers 3 wurde in 3A–3B und in 6A–6E relativ ausführlich beschrieben.
  • 9A–9B offenbaren schematisch eine weitere Ausführungsform einer Halbleiteranordnung 80. 9B stellt eine vergrößerte ausführlichere Ansicht der Halbleiteranordnung 80 von 9A in der Region eines der ersten Lotelemente 12a dar.
  • Die Ausführungsform von 9A–9B ist wie die in 7A–7B offenbarte, die einen von dem ausgeformten Körper 3 überdeckten Chip 2, eine Verteilerschicht 109, die den aktiven Bereich des Halbleiterchips 2 und den ausgeformten Körper 3 überdeckt, und Lotelemente 12a, 12b, 12c, die eine Bauebene zum Anbringen der Halbleiteranordnung 80 an einem Träger zeigt.
  • Im Gegensatz zu 7A–7B ist die Aussparung 5 jedoch mit Bezug auf jede Achse rotationsasymmetrisch. Wie aus 9B zu sehen ist, überdeckt die Lötkontaktstelle 99 ferner die Innenwand der Aussparung 5 nur teilweise. Folglich füllt das Lotelement 5 die Aussparung 5 nur teilweise. Da die Lötkontaktstelle 99 mit Bezug auf die erste Oberfläche 11 geneigt ist, ist ferner die Lotelementachse 98 mit Bezug auf eine zu der ersten Oberfläche 11 des ausgeformten Körpers 3 orthogonale Achse geneigt. In diesem Beispiel beträgt der Neigungswinkel etwa 45 Grad in einer Richtung, der die Lötkontaktstelle 99 in Richtung der Mitte des Arrays von Lotelementen 12a zugewandt ist. Mit einer solchen Neigung ist es möglich, dass das Lotelement 12a mit Bezug auf gewählte laterale Kräfte F mit dem ausgeformten Körper 3 in Eingriff kommt. Mit dem fettgedruckten Pfeil F in 9B, der eine nach links zeigende laterale Kraft anzeigt, wird zum Beispiel aufgrund der geneigten Lotelementachse 98 ein bestimmter Teil der lateralen Kraft auf den ausgeformten Körper 3 gerichtet. Auf diese Weise wird die schädliche Scherkraft, die an der Grenzfläche zwischen dem Lotelement 12a und dem ausgeformten Körper 3 in einer zu der Lötkontaktstelle 99 parallelen Richtung wirkt, reduziert. Mit einer reduzierten Scherkraft zwischen dem Lotelement und dem ausgeformten Körper 3 wird die Wahrscheinlichkeit eines Abbruchs des Lotelements 12 von dem ausgeformten Körper 3 reduziert. Die Verwendung einer geneigten Lotelementachse 98 kann folglich dabei helfen, die Starrheit von Lotkugelverbindungen zwischen einem Träger und einer Halbleiteranordnung 80 im Fall von durch CTE verursachten lateralen Kräften zu vergrößern.
  • Man beachte, dass der Neigungswinkel der Lotelementachse 98 durch den Winkel der Lötkontaktstelle 99 mit Bezug auf die erste Oberfläche 11 des ausgeformten Körpers 3 kontrolliert werden kann. Die Lötkontaktstelle 99 stellt den Teil der Verteilerschicht 109 dar, an dem das Lotelement 12 haftet. Die Lötkontaktstelle 99 ist gewöhnlich Teil der leitenden Leitung, die die Lotelemente 12 mit den Verbindungselementen 102 (in 9A–9B nicht gezeigt) des Chips 2 verbinden.
  • 10 offenbart eine weitere Ausführungsform eines Lotelements in Eingriff mit einem ausgeformten Körper 3, die der von 9B ähnlich ist. Im Gegensatz zu 9B offenbart 10 jedoch ein über dem Lotelement 12a aufgelötetes zweites Lotelement 12a1. Als Folge wird die Stehhöhe H des ausgeformten Körpers 3 zu der Bauebene 22, d. h. der Abstand zwischen dem ausgeformten Körper 3 und einem Träger, vergrößert. Die vergrößerte Stehhöhe H führt zu einer größeren Flexibilität der Lotelementverbindung zwischen dem Träger und dem ausgeformten Körper. Die größere Flexibilität verringert ihrerseits die Wahrscheinlichkeit eines Abbruchs der Lotelemente 12a, 12a1 von dem ausgeformten Körper 3.
  • Ferner offenbart im Gegensatz zu 9A–9B, 10 eine weitere isolierende Schicht 109a, z. B. ein Polyimid, die über der Verteilerschicht 109a aufgebracht wird. Die Öffnungen der isolierenden Schicht 109a (Schicht) definieren die Größe und den Ort für das zweite Lotelement 12a1 über dem ersten Lotelement 12a.

Claims (22)

  1. Halbleiteranordnung, umfassend: einen Halbleiterchip; einen den Halbleiterchip überdeckenden ausgeformten Körper, wobei der ausgeformte Körper ein Array ausgeformter Strukturelemente umfasst; und erste Lotelemente in Eingriff mit den ausgeformten Strukturelementen.
  2. Halbleiteranordnung nach Anspruch 1, wobei das Array ausgeformter Strukturelemente ein Array von Aussparungen in dem ausgeformten Körper ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei das Array ausgeformter Strukturelemente ein Array ausgeformter Vorsprünge ist.
  4. Halbleiteranordnung nach einem der vorangehenden Ansprüche, wobei die ersten Lotelemente Lötkontakthügeln sind.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, wobei die ersten Lotelemente Material umfassen, das aus mindestens einem der folgenden Gruppe ausgewählt wird: Pb, Sn, Cu, Ag und Ni.
  6. Halbleiteranordnung nach einem der vorangehenden Ansprüche, wobei die ersten Lotelemente eine erste Ebene definieren, die eine Orientierung für einen Träger definiert, an dem der Halbleiter angebracht werden kann.
  7. Halbleiteranordnung nach einem der vorangehenden Ansprüche, ferner umfassend zweite Lotelemente, die mit dem Halbleiterchip verbunden sind.
  8. Halbleiteranordnung nach einem der Ansprüche 6 bis 7, wobei die ersten Lotelemente axial symmetrisch zu einer ersten Achse sind, die mit Bezug auf eine zu der ersten Ebene normale zweite Achse geneigt ist.
  9. Halbleiteranordnung nach einem der vorangehenden Ansprüche, ferner umfassend eine erste leitende Schicht zum elektrischen Verbinden des Halbleiterchips mit den ersten Lotelementen.
  10. Halbleiteranordnung, umfassend: einen Halbleiterchip; einen den Halbleiterchip überdeckenden ausgeformten Körper, wobei der ausgeformte Körper ein Array von Aussparungen umfasst; und Lötkontakthügel, die in den Aussparungen des ausgeformten Körpers platziert werden und eine erste Ebene zur Anbringung der Halbleiteranordnung an einem Träger definieren.
  11. Halbleiteranordnung nach Anspruch 10, ferner umfassend eine erste leitende Schicht über dem Halbleiterchip und dem ausgeformten Körper, die den Halbleiterchip elektrisch mit den Lötkontakthügeln verbindet.
  12. Halbleiteranordnung, umfassend: einen Halbleiterchip; einen den Halbleiterchip überdeckenden ausgeformten Körper, wobei der ausgeformte Körper ein Array ausgeformter Vorsprünge umfasst; und Lötkontakthügel, die an den Vorsprüngen des ausgeformten Körpers platziert werden und eine erste Ebene zur Anbringung der Halbleiteranordnung an einen Träger definieren.
  13. Halbleiteranordnung nach Anspruch 12, ferner umfassend eine erste Schicht über dem Halbleiterchip und dem ausgeformten Körper, die den Halbleiterchip elektrisch mit den Lötkontakthügeln verbindet.
  14. Verfahren zum Herstellen elektronischer Anordnungen, umfassend: Bereitstellen eines Halbleiterchips; Aufbringen von Gußmaterial über dem Halbleiterchip, um einen ausgeformten Körper auszuformen; Erzeugen eines Arrays ausgeformter Strukturelemente an dem ausgeformten Körper; und Aufbringen von Lotelementen über den ausgeformten Strukturelementen.
  15. Verfahren nach Anspruch 14, wobei das Array ausgeformter Strukturelemente während des Ausformens des ausgeformten Körpers erzeugt wird.
  16. Verfahren nach Anspruch 14, wobei das Array ausgeformter Strukturelemente nach dem Ausformen des ausgeformten Körpers erzeugt wird.
  17. Verfahren zum Herstellen von elektronischen Anordnungen, mit den folgenden Schritten: Bereitstellen einer Vielzahl von Halbleiterchips; Aufbringen von Gußmaterial über der Vielzahl von Halbleiterchips, um ein ausgeformtes Arbeitsstück auszuformen; Erzeugen eines Arrays ausgeformter Strukturelemente an dem ausgeformten Arbeitsstück; Aufbringen von Lotelementen über den ausgeformten Strukturelementen; und Zerteilen des ausgeformten Arbeitsstücks, um die elektronischen Anordnungen zu erhalten.
  18. Verfahren nach Anspruch 17, wobei das Array ausgeformter Strukturelemente während des Ausformens des ausgeformten Arbeitsstücks erzeugt wird.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Array ausgeformter Strukturelemente nach dem Ausformen des ausgeformten Arbeitsstücks erzeugt wird.
  20. Verfahren nach einem der Ansprüche 17 bis 19, ferner mit dem Schritt des Aufbringens einer ersten Schicht über mindestens zwei der folgenden Gruppe: Halbleiterchip, das ausgeformte Arbeitsstück und die ausgeformten Strukturelemente.
  21. Verfahren nach einem der Ansprüche 17 bis 20, wobei das Array ausgeformter Strukturelemente in einer Gußform erzeugt wird.
  22. Verfahren nach einem der Ansprüche 17 bis 21, wobei das Array ausgeformter Strukturelemente durch Erzeugen von Aussparungen in dem ausgeformten Arbeitsstück erzeugt wird.
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