DE102006001429A1 - Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben - Google Patents

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Gottfried Dipl.-Ing. Beer
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Michael Dr. Rogalli
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Infineon Technologies AG
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Abstract

Die Erfindung betrifft einen Nutzen (1) und ein Halbleiterbauteil (30) aus einer Verbundplatte (2) mit Halbleiterchips (3) und Kunststoffgehäusemasse (4) sowie ein Verfahren zur Herstellung derselben. Der Nutzen (1) weist eine Verbundplatte (2) mit in Zeilen (24) und Spalten (25) angeordneten Halbleiterchips (3) in einer Kunststoffgehäusemasse (4) auf, wobei die aktive Oberseite (8) der Halbleiterchips (3) mit der Oberseite (6) der Verbundplatte (2) eine koplanare Fläche (9) bildet. Auf der Oberseite (6) der Verbundplatte (2) ist eine Verdrahtungsstruktur (17) angeordnet, die eine oder mehrere Dielektrikumsschichten (16) aufweist, wobei als Dielektrikum ein anorganisch-organisches Hybridpolymer vorgesehen ist.

Description

  • Die Erfindung betrifft einen Nutzen und ein Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips. Diese Verbundplatte weist neben den Halbleiterchips auch eine Kunststoffgehäusemasse auf. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines Nutzens und eines Halbleiterbauteils.
  • Sogenannte "Embedded-Die"-Technologien, bei denen ein oder sogar mehrere Halbleiterchips durch Techniken wie Einmolden, Einlaminieren oder schichtweises Aufbauen des Kunststoffes mit einem Kunststoffgehäuse umgeben werden, weisen gegenüber herkömmlichen Technologien, bei denen der Halbleiterchip über Kontakte wie Lotkugeln auf ein Substrat aufgebracht und anschließend mit einem Kunststoffgehäuse umgeben wird, zahlreiche Vorteile auf.
  • So erlauben sie beispielsweise kleinere und leichtere Bauteile und ermöglichen die feste Verbindung mehrerer Chips in einem einzigen Gehäuse sowie eine höhere Dichte elektrischer Verbindungen.
  • Zudem bieten die "Embedded-Die"-Technologien Vorteile bei der Herstellung. Aus der nicht vorveröffentlichten DE 10 2005 026 098 ist ein Halbleiterbauteil bekannt, zu dessen Herstellung Halbleiterchips durch Einmolden in eine Kunststoffmasse zu einer Verbundplatte verarbeitet werden, wobei die aktiven Oberseiten der Halbleiterchips mit der Oberseite der Verbundplatte eine koplanare Fläche bilden, während ihre Ränder und die Rückseite von der Kunststoffgehäusemasse bedeckt sind. Auf die koplanare Fläche kann besonders gut und präzise eine Verdrahtungsstruktur mit durch Dielektrikumsschichten voneinander Leiterbahnen aufgebracht werden, ohne dass sich, bedingt durch verschiedene Materialien mit unterschiedlichen thermischen Ausdehnungskoeffizienten, Verwölbungen bilden.
  • Allerdings ist die Wahl des Dielektrikums problematisch, da die meisten gängigen Materialien Aushärtetemperaturen über 220°C und Aushärtezeiten im Stundenbereich benötigen. Bei diesen Temperaturen kann es jedoch zu Beschädigungen der Halbleiterchips und/oder zur Degradation der einbettenden Kunststoffmasse kommen. Kunststoffe wie beispielsweise Benzocyclobuten oder Epoxy lassen zwar etwas niedrigere Aushärtetemperaturen zu, weisen jedoch andere Nachteile wie beispielsweise die Neigung zur Bildung von Mikrorissen auf.
    •
  • Aufgabe der vorliegenden Erfindung ist es daher, einen Nutzen und ein Halbleiterbauteil anzugeben, mit denen die Vorteile der "Embedded-Die"-Technologien genutzt werden können, ohne dass nachteilige Eigenschaften des Dielektrikums in Kauf genommen werden müssen.
  • Eine weitere Aufgabe der Erfindung ist es, ein möglichst einfaches Verfahren zur Herstellung eines solchen Halbleiterbauteils anzugeben.
  • Erfindungsgemäß wird diese Aufgabe gelöst durch einen Nutzen aus einer "Verbundplatte" mit in Zeilen und Spalten auf Halbleiterbauteilpositionen angeordneten Halbleiterchips mit einer aktiven Oberseite, einer Rückseite und Randseiten in einer Kunststoffgehäusemasse, wobei die Verbundplatte eine Oberseite aufweist, die mit den aktiven Oberseiten der Halbleiterchips eine koplanare Fläche bildet und wobei die Kunststoffgehäusemasse die Randseiten der Halbleiterchips einbettet und wobei der Nutzen eine Verdrahtungsstruktur auf der Oberseite der Verbundplatte mit einer oder mehreren Dielektrikumsschichten aufweist. Als Dielektrikum für die Dielektrikumsschichten ist ein anorganisch-organisches Hybridpolymer, wie es auch unter dem Handelsnamen "Ormocer" bekannt ist, vorgesehen.
  • Das anorganisch-organische Hybridpolymer kann als organische Komponente mindestens ein Polyethylen, ein Polymethylmethacrylat, ein Polyethylenoxid, ein Polyuretan oder ein Polyimid aufweisen. Diese organischen Komponenten in Form von Polymeren haben den Vorteil, dass sie keramische Komponenten in Form von Oxiden bei der Polymerisation bzw. bei der Aushärtung und Vernetzung einbauen können, so dass ein organokeramisches Material gebildet wird.
  • Die Erfindung geht von der Überlegung aus, dass solche anorganisch-organischen Hybridpolymere aufgrund ihrer günstigen Eigenschaften für den Einsatz als Dielektrikumsschichten auf der aktiven Oberseite des Halbleiterchips besonders geeignet sind. Sie weisen nämlich Aushärtetemperaturen von nur etwa 170°C oder niedriger auf und Kenngrößen wie der Ausdehnungskoeffizient und der Elastizitätsmodul lassen sich durch eine geeignete chemische Zusammensetzung optimal auf den Einsatzzweck einstellen.
  • Ormocere weisen als anorganische Einheit eine Silylgruppe und/oder Metalloxide auf, an die über eine Verbindungsein heit eine organische Modifikationseinheit kovalent gebunden ist. Wie in einem Baukastensystem lassen sich für jeden Einsatzzweck passende organische Moleküle für die Modifikationseinheit auswählen und auf diese Weise optische, elektrische und mechanische Eigenschaften je nach Bedarf einstellen.
  • Zudem sind Ormocere zur Bildung elektrischer Isolationsschichten gut geeignet und lassen sich leicht mit herkömmlichen Verfahren wie Rakeln, Spincoating, Tauch- oder Sprühverfahren aufgetragen.
  • In einem Ausführungsbeispiel weist die Modifikationseinheit Methacrylate als photosensitive Gruppe auf. Dadurch erhält das Ormocermaterial Photoresisteigenschaften und lässt sich durch die Belichtung durch eine Photomaske und anschließendes Ätzen mit herkömmlichen Verfahren strukturieren. Die Modifikationseinheit kann auch Haftvermittler und/oder Farbstoffe aufweisen.
  • Der Nutzen hat vorteilhafterweise die Form eines Halbleiterwafers. Er lässt sich dann nämlich in weiteren Verarbeitungsschritten mit der ohnehin für die Bearbeitung von Wafern vorhandenen Infrastruktur bearbeiten.
  • Die Verdrahtungsstruktur auf der Oberseite der Verbundplatte weist zweckmäßigerweise Leiterbahnen auf, wobei sich die Leiterbahnen von Kontaktflächen auf den aktiven Oberseiten der Halbleiterchips zu Außenkontaktflächen auf der Kunststoffgehäusemasse der Verbundplatte erstrecken.
  • Die Dielektrikumsschichten können nach dem sogenannten "Prebake" durch herkömmliche Verfahren wie Belichtung und anschließendes Ätzen oder durch vorzugsweise erst nach dem Aushärten angewandte Laserverfahren strukturiert werden. Hierbei ist es besonders günstig, dass Ormocere durch die geeignete Wahl der organischen Gruppen Photoresisteigenschaften erhalten können.
  • In einer Ausführungsform der Erfindung sind pro Halbleiterbauteilposition im Nutzen mindestens zwei Halbleiterchips vorgesehen. Daneben können auch weitere diskrete Bauteile vorgesehen sein. Diese Halbleiterchips oder Bauteile können durch Leiterbahnen elektrisch miteinander verbunden sein, sie können aber auch zusätzlich optisch durch einen oder mehrere Lichtwellenleiter miteinander in Kontakt stehen. Zur Bildung des Lichtwellenleiters werden mindestens drei Schichten eines dielektrischen Ormocermaterials übereinander angeordnet, wobei die mittlere Schicht eine höhere Brechzahl aufweist als die beiden äußeren Schichten. Auch optische Eigenschaften wie die Brechzahl lassen sich bei Ormocermaterialien geeignet einstellen.
  • Es kann vorkommen, dass der Lichtwellenleiter Leiterbahnen kreuzt. Aus Gründen der Platzersparnis kann dann lokal, nämlich an der Kreuzungsstelle, auf eine oder sogar auf beide äußeren Dielektrikumsschichten verzichtet werden. An ihre Stelle tritt dann die Leiterbahn oder die Leiterbahnen. Die durch das Fehlen der beiden Dielektrikumsschichten mit niedrigerer Brechzahl auftretende Dämpfung des übertragenen Signals wird zugunsten der kompakten Struktur in Kauf genommen.
  • Die Verdrahtungsstruktur kann auch zu Micristrips und/oder Coplanarlines strukturiert sein.
  • Auf der Verdrahtungsstruktur wird vorteihafterweise eine strukturierte Lötstopplackschicht unter Freilassen von Außenkontaktflächen angeordnet. Auf die Außenkontaktflächen werden oberflächenmontierbare Außenkontakte wie beispielsweise Lotkugeln aufgebracht, um das entstehende Halbleiterbauteil mit einem übergeordneten Schaltungsträger verbinden zu können.
  • In einer Ausführungsform der Erfindung ist auch auf die Rückseite der Verbundplatte eine Verdrahtungsstruktur aufgebracht mit Dielektrikumsschichten, Leiterbahnen und gegebenenfalls Außenkontakten aufgebracht. Die Verdrahtungsstruktur auf der Oberseite kann mit der Verdrahtungsstruktur auf der Rückseite über Durchkontaktlöcher elektrisch verbunden sein, so dass sich die aus einem solchen Nutzen vereinzelten Halbleiterbauteile besonders gut zum Stapeln und zur Bildung von "Packageon-Package"-Bauteilen eignen.
  • Ein erfindungsgemäßes Halbleiterbauteil weist einen oder mehrere in eine Kunststoffgehäusemasse eingebettete Halbleiterchips mit einer aktiven Oberseite, einer Rückseite und Randseiten auf. Die aktive Oberseite des oder der Halbleiterchips bildet eine hinreichend koplanare Fläche mit Teilen der Kunststoffgehäusemasse, während die Randseiten in die Kunststoffgehäusemasse eingebettet und von ihr bedeckt sind. Auch die Rückseite kann in die Kunststoffgehäusemasse eingebettet sein. Auf der koplanaren Fläche ist eine Verdrahtungsstruktur mit Leiterbahnen und mindestens einer Dielektrikumsschicht angeordnet, wobei als Dielektrikum für die Dielektrikumsschichten ein anorganisch-organisches Hybridpolymer, wie es auch unter dem Handelsnamen "Ormocer" bekannt ist, vorgesehen ist.
  • Ein solches Halbleiterbauteil wird durch den folgenden Prozess hergestellt: Zunächst wird ein Halbleiterwafer mit einer Vielzahl in Zeilen und Spalten angeordneter Halbleiterchippositionen hergestellt und in eine Vielzahl von Halbleiterchips aufgetrennt, die aktive Oberseiten, Randseiten und Rückseiten aufweisen. Mit diesen Halbleiterchips wird ein Träger bestückt, der Form und Abmessungen eines Wafers aufweist, wobei die Halbleiterchips mit ihren aktiven Oberseiten auf dem Träger in Zeilen und Spalten fixiert werden.
  • Anschließend wird eine Kunststoffgehäusemasse auf den Träger aufgebracht unter Einbetten der Halbleiterchips mit ihren Randseiten und ihren Rückseiten in die Kunststoffgehäusemasse und unter Ausbilden einer Verbundplatte mit einer Oberseite, die eine koplanare Fläche mit den Oberseiten der Halbleiterchips bildet.
  • Nach dem Aushärten der Kunststoffgehäusemasse wird der Träger entfernt, wobei sich ein freitragender Nutzen bildet. Auf die nun zugängliche Oberseite der Verbundplatte und die aktiven Oberseiten der Halbleiterchips wird eine Verdrahtungsstruktur mit mindestens einer Dielektrikumsschicht aus einem anorganisch-organischen Hybridpolymer aufgebracht, so dass die Dielektrikumsschicht gleichzeitig die aktive Oberseite des Halbleiterchips als auch zumindest Teile der Oberseite der Kunststoffgehäusemasse, die das Substrat bilden, bedeckt. In einem letzten Schritt wird der Nutzen in einzelne Halbleiterbauteile aufgetrennt.
  • Es kann jedoch zusätzlich auch auf die Rückseite der Verbundplatte eine Verdrahtungsstruktur aufgebracht und die Verdrah tungsstrukturen auf der Oberseite und der Rückseite über Durchkontaktlöcher elektrisch miteinander verbunden werden.
  • Das Aufbringen der Verdrahtungsstruktur erfolgt vorteilhafterweise dadurch, dass eine Metallschicht auf die Oberseite der Verbundplatte aufgebracht und mittels Photolithographie und Ätztechnik zu Leiterbahnen strukturiert wird, wobei sich die Leiterbahnen von Kontaktflächen auf den aktiven Oberseiten des Halbleiterchips zu Außenkontaktflächen auf der Kunststoffgehäusemasse erstrecken, die sowohl auf der Kunststoffgehäusemasse als auch auf dem Dielektrikum über dem Halbleiterchip liegen können.
  • Auf die Oberseite der Verbundplatte können beispielsweise zur Ausbildung elektrisch isolierender Zwischenschichten auch mehrere Schichten aus einem Dielektrikum aufgebracht werden, wobei das Dielektrikum durch Rakeln, Spincoating, Tauch- oder Sprühverfahren aufgebracht wird. Durch photolithografische Verfahren oder durch Laserverfahren können die Dielektrikumsschichten strukturiert werden. Die Aushärtung des anorganischorganischen Hybridpolymers wird je nach Ausführungsform vorteilhafterweise bei Temperaturen zwischen 160°C und 180°C oder zwischen 120°C und 160°C vorgenommen.
    •
  • Ausführungsbeispiele der Erfindung werden im folgenden anhand der beigefügten Figuren näher erläutert.
  • 1 zeigt eine schematische Draufsicht auf eine Verbundplatte eines Nutzens gemäß einer Ausführungsform der Erfindung;
  • 2 zeigt einen schematischen Querschnitt durch die Verbundplatte gemäß 1;
  • 3-8 zeigen schematische Querschnitte durch Fertigungsstufen eines Nutzens gemäß einer Ausführungsform der Erfindung;
  • 3 zeigt einen schematischen Querschnitt durch einen Träger mit Halbleiterchips in Halbleiterbauteilpositionen;
  • 4 zeigt einen schematischen Querschnitt durch den Träger gemäß 3 nach Aufbringen einer Kunststoffgehäusemasse und Ausbilden einer koplanaren Oberseite einer Verbundplatte;
  • 5 zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte nach Entfernen des Trägers von der Oberseite der Verbundplatte;
  • 6 zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte gemäß 5 nach Aufbringen einer Verdrahtungsstruktur auf die koplanare Oberseite der Verbundplatte;
  • 7 zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte gemäß 6 nach Aufbringen einer Lötstopplackschicht auf die koplanare Oberseite der Verbundplatte;
  • 8 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen von Außenkontakten auf die koplanare Oberseite der Verbundplatte gemäß 7;
  • 9 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil nach Auftrennen des Nutzens gemäß 8 in einzelne Halbleiterbauteile;
  • 10 zeigt einen schematischen Querschnitt durch ein Halbleiterbauteil gemäß einer alternativen Ausführungsform.
  • Gleiche Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
  • 1 zeigt eine schematische Draufsicht auf eine Verbundplatte 2 eines Nutzens 1 gemäß einer Ausführungsform der Erfindung. Der hier gezeigte Nutzen 1 ist nur ein Ausschnitt eines Nutzens 1 mit der Form und den Abmessungen eines Halbleiterwafers. Eine Vielzahl von Halbleiterbauteilpositionen 5 sind mit mindestens jeweils einem Halbleiterchip 3 in Zeilen 24 und Spalten 25 in einer Kunststoffgehäusemasse 4 in der Weise angeordnet, dass jeweils die Randseiten 12, 13, 14 und 15 sowie die in 1 nicht sichtbare Rückseite 10 der Halbleiterchips 3 von der Kunststoffgehäusemasse 4 eingebettet sind, während die hier sichtbare aktive Oberseite 8 der Halbleiterchips 3 frei zugänglich ist. Die Rückseite 10 kann, muss aber nicht in die Kunststoffgehäusemasse 4 eingebettet sein.
  • Die Kunststoffgehäusemasse 4 und die aktiven Oberseiten 8 der Halbleiterchips 3 bilden eine koplanare Oberseite 6 der Verbundplatte 2. Auf der koplanaren Oberseite 6 der Verbundplatte 2 sind im Bereich der aktiven Oberseiten 8 der Halbleiterchips 3 Kontaktflächen 19 angeordnet, die mit den einzelnen Halbleiterelementen einer integrierten Schaltung des Halbleiterchips 3 elektrisch in Verbindung stehen.
  • 2 zeigt einen schematischen Querschnitt durch die Verbundplatte 2 gemäß 1. Auf der Oberseite 8 der Verbundplatte 2 bildet die Kunststoffgehäusemasse 4 mit den aktiven Oberseiten 8 der Halbleiterchips 3 eine koplanare Fläche 9, auf der weitere Prozessschritte durchgeführt werden können.
  • Die Verbundplatte 2 ist frei tragend und da sie weitestgehend aus der Kunststoffgehäusemasse 4 gebildet ist, deren mechanische Eigenschaften sich optimal einstellen lassen, wird die Bildung von Verwölbungen beim Aufheizen für weitere Prozessschritte wie beispielsweise das Auflöten von Außenkontakten weitgehend vermieden. Die weitgehende Verwölbungsfreiheit hat den Vorteil, dass nachfolgende Verfahrensschritte, insbesondere photolithographische Schritte, sehr präzise durchgeführt werden können und daher äußerst kleinskalige Strukturen herstellbar sind.
  • Einzelne Fertigungsstufen des Nutzens 1 sind in den 3 bis 8 anhand schematischer Querschnitte dargestellt. Ein erster Verfahrensschritt, in dem zunächst ein Halbleiterwafer hergestellt und anschließend in Halbleiterchips vereinzelt wird, ist nicht dargestellt. 3 zeigt erst das Ergebnis des anschließenden Verfahrensschritts, bei dem die Halbleiterchips 3, beispielsweise nach einer vorherigen Funktionsprüfung, in Halbleiterbauteilpositionen 5 auf einen Träger 26 aufgesetzt werden.
  • Dabei werden sie jedoch nicht dicht nebeneinander angeordnet, sondern es werden Zwischenräume 11 zwischen den einzelnen Halbleiterchips 3 freigelassen, die später, mit Kunststoffgehäusemasse aufgefüllt, zu Gehäusewänden von Halbleiterbauteilen werden.
  • Die Halbleiterchips 3 sind mit ihren aktiven Oberseiten 8 und den darauf befindlichen Kontaktflächen 19 mit Hilfe einer doppelseitig klebenden Folie 27 auf der Oberseite 28 des Trägers 26 fixiert. Um die Halbleiterchips 3 in die Halbleiterbauteilpositionen 5 aufzubringen, wird ein nicht dargestellter Bestückungsautomat eingesetzt, der die in Halbleiterchips 3 getrennten Teile eines Halbleiterwafers aufnimmt und mit Hilfe der Folie 27 auf der Oberseite 28 des Trägers 26 exakt positioniert und fixiert.
  • 5 zeigt einen schematischen Querschnitt durch den Träger 26 gemäß 4 nach Aufbringen einer Kunststoffgehäusemasse 4 mittels Compressionmolding, Spritzguss-, Laminier- oder Dispensionstechnik in die Zwischenräume 11 zwischen den Halbleiterchips 3 sowie auf ihre Rückseiten 10. Dabei bilden die aktiven Oberseiten 8 der Halbleiterchips 3 mit der Kunststoffgehäusemasse 4 eine koplanaren Fläche 9 der Verbundplatte 2. Die Ebenheit der sich ausbildenden Oberseite 6 der Verbundplatte 2 ist von der Ebenheit des Trägers 26 und der darauf angeordneten doppelseitig klebenden Folie 27 abhängig.
  • In einem nächsten, nicht dargestellten Verfahrensschritt wird die Kunststoffgehäusemasse 4 ausgehärtet. Nach dem Aushärten hat sich eine stabile, selbsttragende Verbundplatte 2 mit in der Kunststoffgehäusemasse 4 eingebetteten Halbleiterchips 3 ausgebildet und der Träger 26 wird zusammen mit der Folie 27 entfernt. Das Entfernen des Trägers 26 kann durch Aufheizen der Verbundplatte 2 und des Trägers 26 erfolgen, wobei die doppelseitig klebende Folie 27 ihre Adhäsionswirkung verliert und der Träger 26 ohne erhebliche Krafteinwirkung auf die Verbundplatte 2 von der Oberseite 6 der Verbundplatte 2 abgezogen werden kann. Das Ergebnis dieses Verfahrensschrittes ist in 5 gezeigt.
  • Die aktive Oberseite 8 der Halbleiterchips 3 ist nun frei zugänglich, so dass sowohl die Kontaktflächen 19 als auch die übrige Oberfläche 8 der Halbleiterchips 3 sowie der Kunststoffgehäusemasse 4 für photolithographische Verfahren zur Verfügung stehen.
  • 6 zeigt einen schematischen Querschnitt durch die selbsttragende Verbundplatte 2 gemäß 5 nach Aufbringen einer Verdrahtungsstruktur 17 auf die koplanare Oberseite 6 der Verbundplatte 2. Diese Verdrahtungsstruktur 17 umfasst Leiterbahnen 18, die Außenkontaktflächen 20 auf der Oberseite der Kunststoffgehäusemasse 4 mit Kontaktflächen 19 auf den aktiven Oberseiten 8 der Halbleiterchips 3 elektrisch miteinander verbinden. Diese Außenkontaktflächen 20 bilden gleichzeitig auch die Außenkontaktflächen der einzelnen Halbleiterbauteile in den einzelnen Halbleiterbauteilpositionen 5. Die Verdrahtungsstruktur 17 kann mehrere Lagen von Leiterbahnen 18 aufweisen.
  • Die Verdrahtungsstruktur 17 umfasst außerdem mindestens eine Dielektrikumsschicht 16. Als Dielektrikum wird ein anorganisch-organisches Hybridpolymer, auch mit seinem Handelsnamen "Ormocer" bezeichnet, verwendet, das gegenüber herkömmlichen Materialien wie Polyimide, Benzocyclobuten, Polybenzoxazolen, Epoxy-Materialien und Silikonen verschiedene Vorteile aufweist: Die Aushärtetemperatur von Ormoceren ist mit nur etwa 170 °C deutlich niedriger als die der meisten herkömmlichen Kunststoffmaterialien. Außerdem können die mechanischen, optischen und elektrischen Eigenschaften von Ormoceren durch die geeignete Wahl der organischen Gruppen geeignet an den Einsatzzweck angepasst und durch einen Sol-Gel-Prozess einfach hergestellt werden.
  • Auf die Verdrahtungsstruktur 17 wird wie in 7 gezeigt eine strukturierte Lötstopplackschicht 21 aufgebracht, die die Verdrahtungsstruktur 17 bedeckt, die Außenkontaktflächen 20 jedoch freilässt.
  • 8 zeigt einen schematischen Querschnitt durch einen Nutzen 1 nach Aufbringen von Außenkontakten 22 in Form von Lotkugeln 23 auf die Außenkontaktflächen 20 auf der Oberseite 6 der Verbundplatte 2. Mit diesem Schritt ist der Nutzen 1 fertiggestellt und zeigt in jeder der Halbleiterbauteilpositionen 5 ein komplettes Halbleiterbauteil gemäß der Erfindung. Durch einen letzten Verfahrensschritt wird lediglich entlang der gestrichelten Linien 32 der Nutzen 1 in Halbleiterbauteile 30, von denen eines in 9 gezeigt ist, aufgetrennt.
  • Das Halbleiterbauteil 30 gemäß 9 weist nur einen Halbleiterchip 3 auf. Es ist jedoch möglich, auch mehrere Halbleiterchips oder weitere diskrete Bauteile in einem erfindungsgemäßen Halbleiternbauteil 30 zu integrieren. Eine solche alternative Ausführungsform ist in 10 dargestellt.
  • Die Leiterbahnstrukturen können als Wellenleiter, Microstrip- oder Coplanarlines ausgelegt sein. Sie können sowohl als pas sive Elemente, vorzugsweise als Induktivitäten, als auch als Verbindungsstrukturen mit Laufzeitanpassung und/oder Interferenzen ausgelegt sein.
  • Das Halbleiterbauteil 30 gemäß 10 weist neben dem Halbleiterchip 3 einen weiteren Halbleiterchip 31 auf, wobei beide Halbleiterchips durch die Verdrahtungsstruktur 17 elektrisch miteinander verbunden sind.
  • Auch eine optische Verbindung der Halbleiterchips durch Lichtwellenleiter ist denkbar. Dazu werden in die Verdrahtungsstruktur mindestens drei übereinander liegende Dielektrikumsschichten 16 eingefügt, wobei die beiden äußeren Schichten eine geringere Brechzahl aufweisen als die innere Schicht. Da als Dielektrika Ormocermaterialien eingesetzt werden, können deren optische Eigenschaften und insbesondere die Brechzahl optimal an den Einsatzzweck angepasst werden.
    • 1
    Nutzen
    2
    Verbundplatte
    3
    Halbleiterchip
    4
    Kunststoffgehäusemasse
    5
    Halbleiterbauteilposition
    6
    Oberseite der Verbundplatte
    7
    Rückseite der Verbundplatte
    8
    aktive Oberseite des Halbleiterchips
    9
    koplanare Fläche
    10
    Rückseite des Halbleiterchips
    11
    Zwischenraum
    12
    Randseite des Halbleiterchips
    13
    Randseite des Halbleiterchips
    14
    Randseite des Halbleiterchips
    15
    Randseite des Halbleiterchips
    16
    Dielektrikumsschicht
    17
    Verdrahtungsstruktur
    18
    Leiterbahn
    19
    Kontaktfläche
    20
    Außenkontaktfläche
    21
    Lötstopplackschicht
    22
    Außenkontakt
    23
    Lotkugeln
    24
    Zeile
    25
    Spalte
    26
    Träger
    27
    doppelseitig klebende Folie
    28
    Oberseite des Trägers
    30
    Halbleiterbauteil
    31
    weiterer Halbleiterchip
    32
    gestrichelte Linie

Claims (37)

  1. Nutzen (1) aus einer Verbundplatte (2) mit in Zeilen (24) und Spalten (25) auf Halbleiterbauteilpositionen (5) angeordneten Halbleiterchips (3), wobei pro Halbleiterbauteilposition (5) einer oder mehrere Halbleiterchips (3) mit einer aktiven Oberseite (8), einer Rückseite (10) und Randseiten (12, 13, 14, 15) vorgesehen sind, wobei die Verbundplatte (2) eine Oberseite (6) aufweist, die mit den aktiven Oberseiten (8) der Halbleiterchips (3) eine koplanare Fläche (9) bildet und wobei die Kunststoffgehäusemasse (4) die Randseiten (12, 13, 14, 15) und die Rückseite (10) der Halbleiterchips (3) einbettet und wobei der Nutzen (1) eine ein- oder mehrlagige Verdrahtungsstruktur (17) mit Leiterbahnen (18) auf der Oberseite (6) der Verbundplatte (2) aufweist, dadurch gekennzeichnet, dass die Verdrahtungsstruktur (17) Dielektrikumsschichten (16) zur elektrischen Isolation der Leiterbahnen (18) gegeneinander umfasst, wobei als Dielektrikum ein anorganischorganisches Hybridpolymer vorgesehen ist.
  2. Nutzen (1) nach Anspruch 1, dadurch gekennzeichnet, dass das anorganisch-organische Hybridpolymer als anorganische Einheit eine Silylgruppe und/oder Metalloxide umfasst, an die über eine Verbindungseinheit eine organische Modifikationseinheit kovalent gebunden ist.
  3. Nutzen (1) nach Anspruch 2, dadurch gekennzeichnet, dass die Modifikationseinheit Methacrylicate umfasst.
  4. Nutzen (1) nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Modifikationseinheit Haftvermittler umfasst.
  5. Nutzen (1) nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Modifikationseinheit einen Farbstoff umfasst.
  6. Nutzen (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Nutzen (1) die Form und Abmessungen eines Halbleiterwafers aufweist.
  7. Nutzen (1) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass sich die Leiterbahnen (18) von Kontaktflächen (19) auf den aktiven Oberseiten (8) der Halbleiterchips (3) zu Außenkontaktflächen (20) auf der Kunststoffgehäusemasse (4) der Verbundplatte (2) erstrecken.
  8. Nutzen (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass pro Halbleiterbauteilposition (5) mindestens zwei Halbleiterchips (3) vorgesehen sind, die über einen Lichtwellenleiter miteinander in Verbindung stehen, wobei der Lichtwellenleiter aus mindestens drei übereinander liegenden Dielektrikumsschichten (16) gebildet ist, wobei die mittlere Dielektrikumsschicht eine höhere Brechzahl aufweist als die beiden äußeren.
  9. Nutzen (1) nach Anspruch 8, dadurch gekennzeichnet, dass der Lichtwellenleiter Bereiche aufweist, in denen eine oder beide äußeren Dielektrikumsschichten (16) durch eine Leiterbahn (18) aus einem leitfähigen Material ersetzt sind.
  10. Nutzen nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass auf der Verdrahtungsstruktur (17) eine strukturierte Lötstopplackschicht (21) unter Freilassung der Außenkontaktflächen (20) angeordnet ist.
  11. Nutzen nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) oberflächenmontierbare Außenkontakte (22) aufweisen.
  12. Nutzen nach Anspruch 11, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Lotkugeln (23) aufweisen.
  13. Nutzen nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Leiterbahnen (18) mit den Dielektrikumsschichten (16) Wellenleiter, Microstrip- und/oder Coplanarlines bilden.
  14. Nutzen nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Rückseite (7) der Verbundplatte ebenfalls eine Verdrahtungsstruktur (17) mit Dielektrikumsschichten (16) und Außenkontakten (22) aufweist, die zur Montage weiterer Bauteile vorgesehen sind.
  15. Nutzen nach Anspruch 14, dadurch gekennzeichnet, dass die Verdrahtungsstruktur (17) auf der Oberseite (6) der Verbundplatte mit der Verdrahtungsstruktur (17) auf der Rückseite (7) der Verbundplatte über Durchkontaktlöcher elektrisch verbunden ist.
  16. Halbleiterbauteil (30), das einen oder mehrere in eine Kunststoffgehäusemasse (4) eingebettete Halbleiterchips (3) mit einer aktiven Oberseite (8), einer Rückseite (10) und Randseiten (12, 13, 14, 15) aufweist, wobei die aktive Oberseite (8) des oder der Halbleiterchips (3) eine koplanare Fläche (9) mit Teilen der Kunststoffgehäusemasse (4) bildet und die Randseiten (12, 13, 14, 15) in die Kunststoffgehäusemasse (4) eingebettet sind und wobei eine Verdrahtungsstruktur (17) mit Leiterbahnen (18) auf der koplanaren Fläche (9) angeordnet ist, dadurch gekennzeichnet, dass die Verdrahtungsstruktur (17) Dielektrikumsschichten (16) umfasst, wobei als Dielektrikum ein anorganischorganisches Hybridpolymer vorgesehen ist.
  17. Halbleiterbauteil (30) nach Anspruch 16, dadurch gekennzeichnet, dass das anorganisch-organische Hybridpolymer als anorganische Einheit eine Silylgruppe und/oder Metalloxide umfasst, an die über eine Verbindungseinheit eine organische Modifikationseinheit kovalent gebunden ist.
  18. Halbleiterbauteil (30) nach Anspruch 17, dadurch gekennzeichnet, dass die Modifikationseinheit Methacrylate umfasst.
  19. Halbleiterbauteil (30) nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Modifikationseinheit Haftvermittler umfasst.
  20. Halbleiterbauteil (30) nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass die Modifikationseinheit einen Farbstoff umfasst.
  21. Halbleiterbauteil (30) nach einem der Ansprüche 16 bis 20, dadurch gekennzeichnet, dass sich die Leiterbahnen (18) von Kontaktflächen (19) auf den aktiven Oberseiten (8) der Halbleiterchips (3) zu Außenkontaktflächen (20) auf der Kunststoffgehäusemasse (4) erstrecken.
  22. Halbleiterbauteil (30) nach einem der Ansprüche 16 bis 21 mit mindestens zwei Halbleiterchips (3), dadurch gekennzeichnet, dass die Halbleiterchips (3) über einen Lichtwellenleiter miteinander in Verbindung stehen, wobei der Lichtwellenleiter aus mindestens drei übereinander liegenden Dielektrikumsschichten (16) gebildet ist, wobei die mittlere Dielektrikumsschicht eine höhere Brechzahl aufweist als die beiden äußeren.
  23. Halbleiterbauteil (30) nach Anspruch 22, dadurch gekennzeichnet, dass der Lichtwellenleiter Bereiche aufweist, in denen eine oder beide äußeren Dielektrikumsschichten durch eine Leiterbahn (18) aus einem leitfähigen Material ersetzt sind.
  24. Halbleiterbauteil (30) nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass auf der Verdrahtungsstruktur (17) eine strukturierte Lötstopplackschicht (21) unter Freilassung der Außenkontaktflächen (20) angeordnet ist.
  25. Halbleiterbauteil (30) nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass die Außenkontaktflächen (20) oberflächenmontierbare Außenkontakte (22) aufweisen.
  26. Halbleiterbauteil (30) nach Anspruch 25, dadurch gekennzeichnet, dass die oberflächenmontierbaren Außenkontakte (22) Lotkugeln (23) aufweisen.
  27. Halbleiterbauteil (30) nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass die Leiterbahnen (18) mit den Dielektrikumsschichten (16) Wellenleiter, Microstrip- und/oder Coplanarlines bilden.
  28. Halbleiterbauteil (30) nach einem der Ansprüche 16 bis 27, dadurch gekennzeichnet, dass die Rückseite (10) ebenfalls eine Verdrahtungsstruktur (17) mit Dielektrikumsschichten (16) und Außenkontakten (22) aufweist, die zur Montage weiterer Bauteile vorgesehen sind.
  29. Halbleiterbauteil (30) nach einem der Ansprüche 16 bis 28, dadurch gekennzeichnet, dass die Verdrahtungsstruktur (17) auf der aktiven Oberseite (8) mit der Verdrahtungsstruktur (17) auf der Rückseite (10) über Durchkontaktlöcher elektrisch verbunden ist.
  30. Verfahren zur Herstellung von Halbleiterbauteilen (30), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers mit einer Vielzahl in Zeilen (24) und Spalten (25) angeordneter Halbleiterchippositionen (5); – Auftrennen des Halbleiterwafers in eine Vielzahl von Halbleiterchips (3), die aktive Oberseiten (8), Randseiten (12, 13, 14, 15) und Rückseiten (10) aufweisen; – Bestücken eines Trägers (26), der die Form und Abmessungen eines Wafers aufweist, mit Halbleiterchips (3) in Halbleiterbauteilpositionen (5), wobei die Halbleiterchips (3) mit ihren aktiven Oberseiten (8) auf dem Träger (26) in Zeilen (24) und Spalten (25) fixiert werden; – Aufbringen einer Kunststoffgehäusemasse (4) auf den Träger (26) unter Einbetten der Halbleiterchips (3) mit ihren Randseiten (12, 13, 14, 15) in die Kunststoffgehäusemasse (4) und unter Ausbilden einer Verbundplatte (2) mit einer Oberseite (6), die eine koplanare Fläche (9) mit den Oberseiten (8) der Halbleiterchips (3) bildet; – Entfernen des Trägers (26) unter Ausbilden eines freitragenden verwölbungsfreien Nutzens (1); – Aufbringen einer Verdrahtungsstruktur (17) auf die nun zugängliche Oberseite (6) der Verbundplatte (2) und die aktiven Oberseiten (8) der Halbleiterchips (3), wobei die Verdrahtungsstruktur Dielektrikumsschichten (16) aus einem anorganisch-organischen Hybridpolymer aufweist; – Auftrennen des Nutzens (1) in einzelne Halbleiterbauteile (30).
  31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass auf die Rückseite (7) der Verbundplatte (2) ebenfalls eine Verdrahtungsstruktur (17) aufgebracht wird.
  32. Verfahren nach Anspruch 30 oder 31, dadurch gekennzeichnet, dass die Verdrahtungsstrukturen (17) auf der Oberseite (6) und auf der Rückseite (7) über Durchkontaktlöcher elektrisch miteinander verbunden werden und Außenkontakte () auf die Oberseite (6) und auf die Rückseite (7) aufgebracht werden.
  33. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, dass zum Aufbringen der Verdrahtungsstruktur (17) eine Metallschicht auf die Oberseite (6) der Verbundplatte (2) aufgebracht und mittels Photolithographie und Ätztechnik zu Leiterbahnen (18) strukturiert wird, wobei sich die Leiterbahnen (18) von Kontaktflächen (19) auf den aktiven Oberseiten (8) des Halbleiterchips (3) zu Außenkontaktflächen (20) auf der Kunststoffgehäusemasse (4) erstrecken.
  34. Verfahren nach einem der Ansprüche 30 bis 33, dadurch gekennzeichnet, dass das Dielektrikum durch Rakeln, Spincoating, Tauch- oder Sprühverfahren aufgebracht wird.
  35. Verfahren nach einem der Ansprüche 30 bis 34, dadurch gekennzeichnet, dass die Dielektrikumsschichten (16) durch ein photolithografisches Verfahren oder durch Laserverfahren strukturiert werden.
  36. Verfahren nach einem der Ansprüche 30 bis 35, dadurch gekennzeichnet, dass das anorganisch-organische Hybridpolymer bei einer Temperatur T mit 160°C ≤ T ≤ 180°C ausgehärtet wird.
  37. Verfahren nach einem der Ansprüche 30 bis 35, dadurch gekennzeichnet, dass das anorganisch-organische Hybridpolymer bei einer Temperatur T mit 120 °C ≤ T ≤ 160°C ausgehärtet wird.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008137511A1 (en) * 2007-05-04 2008-11-13 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
DE102009032219A1 (de) * 2009-07-06 2011-02-24 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung und resultierender Folienchip
EP2330618A1 (de) 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Wiederhergestellte Wafereinheit
DE102010041129A1 (de) 2010-09-21 2012-03-22 Robert Bosch Gmbh Multifunktionssensor als PoP-mWLP
US8390107B2 (en) 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
WO2013107406A1 (en) * 2012-01-20 2013-07-25 Huawei Technologies Co., Ltd. Methods and apparatus for a substrate core layer

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19846662A1 (de) * 1998-10-09 2000-04-20 Siemens Ag Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
DE10048244A1 (de) * 2000-09-29 2002-04-25 Bosch Gmbh Robert Passiviertes Keramiksubstrat und ein von einem solchen Substrat ausgehendes Verfahren
WO2004015463A1 (en) * 2002-08-09 2004-02-19 Acreo Ab Mirrors for polymer waveguides
US20040110323A1 (en) * 2002-10-30 2004-06-10 Karl-Friedrich Becker Method for producing encapsulated chips
EP1287086B1 (de) * 2000-05-25 2004-08-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Hybridpolymermaterial für photochrome beschichtungen und damit beschichtete optische gegenstände und verglasungen
DE10320646A1 (de) * 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
US6903150B2 (en) * 2001-12-13 2005-06-07 The Goodyear Tire & Rubber Company Rubber compositions containing an organically modified ceramic
DE10352946A1 (de) * 2003-11-11 2005-06-16 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
DE102004006047A1 (de) * 2004-02-02 2005-08-18 Micro Resist Technology Gmbh Polymerwellenleiter für opto-elektrische Schaltungsträger

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19846662A1 (de) * 1998-10-09 2000-04-20 Siemens Ag Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
EP1287086B1 (de) * 2000-05-25 2004-08-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Hybridpolymermaterial für photochrome beschichtungen und damit beschichtete optische gegenstände und verglasungen
DE10048244A1 (de) * 2000-09-29 2002-04-25 Bosch Gmbh Robert Passiviertes Keramiksubstrat und ein von einem solchen Substrat ausgehendes Verfahren
US6903150B2 (en) * 2001-12-13 2005-06-07 The Goodyear Tire & Rubber Company Rubber compositions containing an organically modified ceramic
WO2004015463A1 (en) * 2002-08-09 2004-02-19 Acreo Ab Mirrors for polymer waveguides
US20040110323A1 (en) * 2002-10-30 2004-06-10 Karl-Friedrich Becker Method for producing encapsulated chips
DE10320646A1 (de) * 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
DE10352946A1 (de) * 2003-11-11 2005-06-16 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
DE102004006047A1 (de) * 2004-02-02 2005-08-18 Micro Resist Technology Gmbh Polymerwellenleiter für opto-elektrische Schaltungsträger

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008137511A1 (en) * 2007-05-04 2008-11-13 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US8097526B2 (en) 2007-05-04 2012-01-17 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US9837129B2 (en) 2007-05-04 2017-12-05 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US9449952B2 (en) 2007-05-04 2016-09-20 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US8569879B2 (en) 2007-05-04 2013-10-29 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US8958227B2 (en) 2007-05-04 2015-02-17 Crossfire Technologies, Inc. Accessing or interconnecting integrated circuits
US9455161B2 (en) 2007-09-28 2016-09-27 Intel Deutschland Gmbh Semiconductor device and methods of manufacturing semiconductor devices
US8390107B2 (en) 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
DE102009032219A1 (de) * 2009-07-06 2011-02-24 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung und resultierender Folienchip
US8508038B2 (en) 2009-07-06 2013-08-13 Institut Fuer Mikroelektronik Stuttgart Method for producing an integrated circuit and resulting film chip
EP2330618A1 (de) 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Wiederhergestellte Wafereinheit
CN102104030A (zh) * 2009-12-04 2011-06-22 意法半导体（格勒诺布尔）公司 重构晶片的组装
US8987921B2 (en) 2010-09-21 2015-03-24 Robert Bosch Gmbh Multifunction sensor as PoP microwave PCB
WO2012038127A1 (de) 2010-09-21 2012-03-29 Robert Bosch Gmbh Multifunktionssensor als pop-mwlp
DE102010041129A1 (de) 2010-09-21 2012-03-22 Robert Bosch Gmbh Multifunktionssensor als PoP-mWLP
WO2013107406A1 (en) * 2012-01-20 2013-07-25 Huawei Technologies Co., Ltd. Methods and apparatus for a substrate core layer
US10212818B2 (en) 2012-01-20 2019-02-19 Futurewei Technologies, Inc. Methods and apparatus for a substrate core layer

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