DE102017215797B4 - Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen - Google Patents

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Abstract

Verfahren, umfassend:Anordnen mehrerer Halbleiterchips (2) über einem Träger (4), wobei aktive Hauptoberflächen (6) der Halbleiterchips (2) dem Träger (4) zugewandt sind;Füllen eines Hohlraums (10) mit einem Moldmaterial (12), wobei eine Bodenfläche des Hohlraums (10) mit dem Moldmaterial (12) bedeckt wird, wobei die Halbleiterchips (2) von dem Moldmaterial (12) unbedeckt bleiben;Anordnen des Trägers (4) mit den darüber angeordneten Halbleiterchips (2) relativ zu dem mit dem Moldmaterial (12) gefüllten Hohlraum (10), so dass die über dem Träger (4) angeordneten Halbleiterchips (2) mit den aktiven Hauptoberflächen (6) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) in das Moldmaterial (12) gedrückt werden;Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4), wobei die den aktiven Hauptoberflächen (6) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) von dem Moldmaterial (12) bedeckt sind; undAusbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen (6) der Halbleiterchips (2) nach dem Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft im allgemeinen Halbleitertechnologie. Insbesondere betrifft die Offenbarung Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen bzw. Halbleiterpackages.
  • HINTERGRUND
  • Die Komponenten von Halbleitervorrichtungen können durch ein Gehäuse vor äußeren Einflüssen geschützt sein. Die Gehäuse solcher Halbleiterpackages können in Vergussprozessen aus Moldmaterialien (Formpressmaterialien) gefertigt werden, welche zunächst in flüssiger Form abgeschieden und nach der Verkapselung der Komponenten ausgehärtet werden. Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen müssen fortlaufend verbessert werden. Die Hersteller von gehäusten Halbleitervorrichtungen sind dabei bestrebt, verbesserte Lösungen unter Verwendung alternativer Materialien und alternativer Prozessmethoden zur Produktivitätssteigerung bereitzustellen.
  • Die Druckschrift US 2015/0152260 A1 betrifft duroplastische Harzzusammensetzungen, die für eine Verkapselung eines rekonfigurierten Wafers mittels Flüssigformpressen geeignet sind.
  • Die Druckschrift US 2012/0187598 A1 betrifft ein Verfahren und eine Vorrichtung zum Formpressen zur Verringerung von Hohlräumen in Moldmaterialien von Halbleitergehäusen.
  • Die Druckschrift US 2010/0233831 A1 betrifft die Halbleiterfertigungstechnik und insbesondere die Verbesserung von Ausrichtungsprozessen in der Halbleiterbauteil-Packaging-Technologie.
  • Die Druckschrift US 2002/0015748 A1 betrifft ein Verfahren zum Harzgießen und eine zugehörige Vorrichtung.
  • Die Druckschrift US 2009/0221114 A1 betrifft das Packaging eines integrierten Schaltkreises mittels Formpressen.
  • KURZDARSTELLUNG
  • Verschiedene Aspekte betreffen ein Verfahren, umfassend: Anordnen mehrerer Halbleiterchips über einem Träger, wobei aktive Hauptoberflächen der Halbleiterchips dem Träger zugewandt sind; Füllen eines Hohlraums mit einem Moldmaterial, wobei eine Bodenfläche des Hohlraums mit dem Moldmaterial bedeckt wird, wobei die Halbleiterchips von dem Moldmaterial unbedeckt bleiben; Anordnen des Trägers mit den darüber angeordneten Halbleiterchips relativ zu dem mit dem Moldmaterial gefüllten Hohlraum, so dass die über dem Träger angeordneten Halbleiterchips mit den aktiven Hauptoberflächen gegenüberliegenden Hauptoberflächen der Halbleiterchips in das Moldmaterial gedrückt werden; Trennen des Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger, wobei die den aktiven Hauptoberflächen gegenüberliegenden Hauptoberflächen der Halbleiterchips von dem Moldmaterial bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen der Halbleiterchips nach dem Trennen des Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger.
  • Verschiedene Aspekte betreffen ein Verfahren, umfassend: Anordnen mehrerer Halbleiterchips über einem Träger; Füllen einer Gussform mit einem nichtflüssigen Moldmaterial, wobei die Halbleiterchips von dem Moldmaterial unbedeckt bleiben; Verflüssigen des Moldmaterials, wobei eine Bodenfläche der Gussform mit dem flüssigen Moldmaterial bedeckt wird; Anordnen des Trägers mit den darüber angeordneten Halbleiterchips relativ zu der mit dem flüssigen Moldmaterial gefüllten Gussform, so dass die über dem Träger angeordneten Halbleiterchips mit Hauptoberflächen der Halbleiterchips in das verflüssigte Moldmaterial gedrückt werden; und Trennen des Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger, wobei nach dem Trennen des Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger aktive Hauptoberflächen der Halbleiterchips frei von dem Moldmaterial sind und den aktiven Hauptoberflächen gegenüberliegende Hauptoberflächen der Halbleiterchips von dem Moldmaterial bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen der Halbleiterchips nach dem Trennen des Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger.
  • Verschiedene Aspekte betreffen ein Verfahren, umfassend: Anordnen mehrerer Halbleiterchips über einem Träger, wobei elektrische Kontakte auf aktiven Hauptoberflächen der Halbleiterchips dem Träger zugewandt sind; Füllen einer Gussform mit einem Moldmaterial, wobei sich beim Füllen keine elektronischen Komponenten in der Gussform befinden, wobei eine Bodenfläche der Gussform mit dem Moldmaterial bedeckt wird, wobei die Halbleiterchips von dem Moldmaterial unbedeckt bleiben; Anordnen des Trägers mit den darüber angeordneten Halbleiterchips relativ zu der mit dem Moldmaterial gefüllten Gussform, so dass die über dem Träger angeordneten Halbleiterchips mit den aktiven Hauptoberflächen gegenüberliegenden Hauptoberflächen der Halbleiterchips in das Moldmaterial gedrückt werden, wobei sich das Moldmaterial in einem flüssigen Zustand befindet; Aushärten des flüssigen Moldmaterials; Trennen des ausgehärteten Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger, wobei die den aktiven Hauptoberflächen gegenüberliegende Hauptoberflächen von dem ausgehärteten Moldmaterial bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen der Halbleiterchips nach dem Trennen des ausgehärteten Moldmaterials mit den darin eingebetteten Halbleiterchips von dem Träger.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen dienen dazu, das Verständnis von Aspekten der vorliegenden Offenbarung zu vertiefen. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien dieser Aspekte. Die Elemente der Zeichnungen müssen relativ zueinander nicht unbedingt maßstabsgetreu sein. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
    • 1 enthält die 1A bis 1D, welche schematisch eine seitliche Querschnittsansicht eines Verfahrens für die Herstellung einer Halbleitervorrichtung gemäß der Offenbarung veranschaulichen.
    • 2 enthält die 2A bis 2E, welche schematisch eine seitliche Querschnittsansicht eines Verfahrens für die Herstellung einer Halbleitervorrichtung gemäß der Offenbarung veranschaulichen.
    • 3 enthält die 3A bis 3D, welche schematisch eine seitliche Querschnittsansicht eines Verfahrens für die Herstellung einer Halbleitervorrichtung gemäß der Offenbarung veranschaulichen.
    • 4 enthält die 4A bis 4L, welche schematisch eine seitliche Querschnittsansicht eines Verfahrens für die Herstellung von Halbleitervorrichtungen 400 gemäß der Offenbarung veranschaulichen. Das Verfahren der 4 kann als eine detailliertere Implementierung der Verfahren der 1 bis 3 betrachtet werden.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen zur Veranschaulichung konkrete Aspekte und Ausführungsformen gezeigt sind, in denen die Offenbarung praktisch umgesetzt werden kann. In diesem Zusammenhang können Richtungsbegriffe wie zum Beispiel „oben“, „unten“, „vorne“, „hinten“ usw. mit Bezug auf die Ausrichtung der beschriebenen Figuren verwendet werden. Da die Komponenten der beschriebenen Ausführungsformen in verschiedenen Ausrichtungen positioniert sein können, können die Richtungsbegriffe zum Zweck der Veranschaulichung verwendet werden und sind in keinerlei Weise einschränkend. Es können andere Aspekte verwendet und strukturelle oder logische Änderungen vorgenommen werden, ohne vom Konzept der vorliegenden Offenbarung abzuweichen. Das heißt, die folgende detaillierte Beschreibung ist nicht in einem einschränkenden Sinn zu verstehen.
  • Die hierin beschriebenen Verfahren bzw. die dadurch hergestellten Vorrichtungen können einen oder mehrere Halbleiterchips (oder Halbleiter-Dies) aufweisen. Die Halbleiterchips können unterschiedlichen Typs sein und können mittels verschiedener Technologien hergestellt sein. Im Allgemeinen können die Halbleiterchips integrierte Schaltkreise, passive elektronische Komponenten, aktive elektronische Komponenten usw. enthalten. Die integrierten Schaltkreise können als integrierte Logikschaltkreise, analoge integrierte Schaltkreise, integrierte Mischsignalschaltkreise, integrierte Leistungsschaltkreise usw. ausgelegt werden. Die Halbleiterchips brauchen nicht aus einem speziellen Halbleitermaterial hergestellt sein. In einem Beispiel können die Halbleiterchips aus einem elementaren Halbleitermaterial hergestellt werden, zum Beispiel Si usw. In einem weiteren Beispiel können die Halbleiterchips aus einem Verbundhalbleitermaterial hergestellt werden, zum Beispiel GaN, SiC, SiGe, GaAs usw. Eine hergestellte Vorrichtung mit mehreren Halbleiterchips kann dabei sowohl Halbleiterchips aus einem elementaren Halbleitermaterial als auch Halbleiterchips aus einem Verbundhalbleitermaterial enthalten. Jeder der Halbleiterchips kann eine oder mehrere elektrische Kontakte (oder Kontaktelektroden oder Kontaktpads) aufweisen, die insbesondere auf einer Hauptfläche des Halbleiterchips angeordnet sein können. Eine solche Hauptfläche des Halbleiterchips kann im Folgenden als aktive Hauptoberfläche bezeichnet werden. Ein Halbleiterchip kann dabei auch eine der aktiven Hauptoberfläche gegenüberliegende zweite aktive Hauptoberfläche mit elektrischen Kontakten aufweisen. Neben Halbleiterchips können die hergestellten Vorrichtungen auch alle sonst möglichen elektronischen Bausteine aufweisen, zum Beispiel passive Elektronikkomponenten wie SMDs in Form von Spulen oder Widerständen, Durchkontakt-Elemente, usw.
  • Bei den hierin beschriebenen Verfahren können Träger verwendet werden, auf denen mehrere Halbleiterchips während des Verfahrens angeordnet sein können. In einem Beispiel können die Halbleiterchips permanent auf den Trägern angeordnet sein. In einem weiteren Beispiel kann es sich bei den Trägern insbesondere um temporäre Träger handeln, die im Laufe des Verfahrens wieder von den darauf angeordneten Halbleiterchips getrennt werden können. Hierbei können die Halbleiterchips mittels einer beidseitig klebenden Folie auf dem Träger platziert werden, welche im Laufe des Verfahrens wieder vom Träger abgelöst werden kann. Beispielsweise kann es sich bei den Trägern um Metallträger handeln, die insbesondere aus Nickel, Stahl, Edelstahl und/oder entsprechenden Legierungen gefertigt sein können. Die Träger können einen Wärmeausdehnungskoeffizienten aufweisen, der im Wesentlichen dem Wärmeausdehnungskoeffizienten des Halbleitermaterials der Halbleiterchips entspricht und/oder dem Wärmeausdehnungskoeffizienten eines die Halbleiterchips einbettenden Moldmaterials entspricht.
  • Die hierin beschriebenen Verfahren bzw. die dadurch hergestellten Vorrichtungen können ein Moldmaterial aufweisen, welches eine oder mehrere Komponenten einer Vorrichtung mindestens teilweise verkapseln kann. Das Moldmaterial oder die Moldverbindung (engl. molding compound) kann generell dazu ausgelegt sein, im Rahmen eines Moldverfahrens verwendet zu werden, zum Beispiel: Formpressen (Compression Molding), Spritzgießen (Injection Molding), Pulverschmelzverfahren (Powder Molding), Einspritzverfahren (Liquid Molding) usw. Das Moldmaterial kann im Rahmen der hierin beschriebenen Verfahren in verschiedenen Zuständen verwendet werden. In einem Beispiel kann das Moldmaterial zunächst in einem nichtflüssigen Zustand bereitgestellt werden, insbesondere in Form eines Granulats oder in Form von Moldfolien (engl. mold sheets). Das nichtflüssige Moldmaterial kann dann unter Zufuhr von Wärme verflüssigt werden und aushärten. In einem weiteren Beispiel kann das Moldmaterial bereits in einem flüssigen bzw. zähflüssigen Zustand bereitgestellt werden und nach seiner Abscheidung aushärten. Das Moldmaterial kann mindestens eines von einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einem Polymergemisch enthalten.
  • Die hierin beschriebenen Verfahren bzw. die dadurch hergestellten Vorrichtungen können eine Vielzahl von Metallschichten aufweisen, die über einer Hauptfläche eines Halbleiterchips angeordnet sein können. Die Metallschichten können sich dabei seitlich über die Hauptfläche des Halbleiterchips oder über andere Materialien wie zum Beispiel dielektrische Schichten hinaus erstrecken, die zwischen dem Halbleiterchip und den Metallschichten angeordnet sind. Die Metallschichten können als Umverdrahtungsstruktur eingesetzt werden, um Kontaktelemente der Halbleiterchips mit externen Kontaktelementen der Vorrichtung elektrisch zu koppeln. Mit anderen Worten können die Metallschichten dazu ausgelegt sein, I/O-Kontaktflächen des Halbleiterchips an anderen Positionen der Vorrichtung verfügbar zu machen. Die Metallschichten können beispielsweise als Leiterbahnen strukturiert sein und zum Beispiel aus mindestens einem von Aluminium, Nickel, Palladium, Titan, Titan-Wolfram, Silber, Zinn, Gold, Molybdän, Vanadium, Kupfer und/oder zugehörigen Metalllegierungen hergestellt werden. Zwischen der Vielzahl von Metallschichten kann eine Vielzahl von dielektrischen Schichten angeordnet sein, um die Metallschichten elektrisch voneinander zu isolieren. Ferner können auf unterschiedlichen Ebenen angeordnete Metallschichten durch eine Vielzahl von Durchkontaktierungen (oder Vias) elektrisch miteinander verbunden sein.
  • 1 enthält die 1A bis 1D und veranschaulicht schematisch seitliche Querschnittsansichten eines Verfahrens für die Herstellung von Halbleitervorrichtungen gemäß der Offenbarung. Das Verfahren ist in einer allgemeinen Weise veranschaulicht, um Aspekte der Offenbarung qualitativ zu spezifizieren. Das Verfahren kann weitere Aspekte aufweisen, die in der 1 nicht dargestellt sind. Zum Beispiel kann das Verfahren um beliebige Aspekte erweitert werden, die in Verbindung mit dem in der 4 dargestellten Verfahren beschrieben sind.
  • In der 1A werden mehrere Halbleiterchips 2 über bzw. auf einem Träger 4 angeordnet. Die im Beispiel der 1A gezeigte Anzahl von drei Halbleiterchips 2 ist beispielhaft und kann in weiteren Beispielen anders gewählt werden. Die Halbleiterchips 2 müssen nicht vom gleichen Typ sein und können unterschiedliche Größen, Dicken, usw. aufweisen. Die aktiven Hauptoberflächen 6 der Halbleiterchips 2 sind dem Träger 4 zugewandt. Die Halbleiterchips 2 sind in Bezug zu der Hauptoberfläche des Trägers 4 parallel zueinander und auf gleicher Ebene angeordnet. Die aktiven Hauptoberflächen 6 sind im Beispiel der 1A durch eine beispielhafte Anzahl von zwei elektrischen Kontakten 8 der Halbleiterchips 2 angedeutet.
  • In der 1B wird ein Hohlraum (oder eine Kavität) 10 mit einem Moldmaterial 12 gefüllt. Im Beispiel der 1B wird der Hohlraum 10 durch eine Komponente 14 ausgebildet.
  • In der 1C werden die auf dem Träger 4 angeordneten Halbleiterchips 2 in das Moldmaterial 12 gedrückt.
  • In der 1D wird das das Moldmaterial 12 mit den darin eingebetteten Halbleiterchips 2 von dem Träger 4 getrennt. Das Moldmaterial 12 bedeckt Hauptoberflächen 16 der Halbleiterchips 2, welche den aktiven Hauptoberflächen 6 der Halbleiterchips 2 gegenüberliegen.
  • Das Verfahren der 1 ermöglicht demnach eine Verkapselung der Halbleiterchips 2 durch das Moldmaterial 12, bei welcher die Hauptoberflächen 16 der Halbleiterchips 2 von dem Moldmaterial 12 bedeckt werden. Eine solche Verkapselung kann als sogenanntes „Overmolding“ bezeichnet werden, bei dem das Moldmaterial 12 und die darin eingebetteten Halbleiterchips 2 einen sogenannten „artificial wafer“ ausbilden, der in weiteren Schritten bearbeitet werden kann. Der Hohlraum 10 und der ausgebildete „artificial wafer“ können dabei insbesondere eine runde Form bzw. eine runde Grundfläche aufweisen. In einem weiteren Beispiel kann der Hohlraum 10 eine viereckige bzw. rechteckige Grundfläche aufweisen und das Moldmaterial 12 und auf einem Leadframestreifen angeordnete Halbleiterchips können einen gemeldeten Leadframestreifen ausbilden. In noch einem weiteren Beispiel können das Moldmaterial 12 und auf einem Träger angeordnete Halbleiterchips ein gemoldetes Panel ausbilden. Das beschriebene Verfahren bietet jedoch nicht nur die Möglichkeit des oben genannten „Overmolding“, sondern kann vorteilhafterweise auch mit einer Verwendung von Moldmaterialien kombiniert werden, welche häufig in einem zunächst nicht-flüssigen Zustand (z.B. als Granulat) vorliegen können und hier einfach in den Hohlraum 10 gefüllt werden können. Im Vergleich zu einem Träger mit darauf angeordneten Halbleiterchips und einem darauf abgeschiedenen Granulat ist eine mit dem Granulat gefüllte Kavität prozesstechnisch einfacher zu handhaben. Weitere vorteilhafte Effekte der hierin beschriebenen Verfahren gemäß der Offenbarung sind weiter unten beschrieben.
  • In weiteren Schritten können auf der Hauptoberfläche der Halbleiterchips 2 und der Hauptoberfläche des Moldmaterials 12 eine Umverdrahtung gebildet werden, um elektrische Kontaktierungen von Schaltungsteilen der Halbleiterchips 2 nach außen zu führen. Ferner kann das Moldmaterial 12 nach einem Verfestigen zwischen den Halbleiterchips 2 durchtrennt werden, so dass für die Halbleiterchips 2 ein sogenanntes Wafer-Level-Package, insbesondere ein Fan-Out-Wafer-Level-Package, mit Umverdrahtung gebildet ist.
  • 2 enthält die 2A bis 2E und veranschaulicht schematisch seitliche Querschnittsansichten eines Verfahrens für die Herstellung von Halbleitervorrichtungen gemäß der Offenbarung. Das Verfahren ist in einer allgemeinen Weise veranschaulicht, um Aspekte der Offenbarung qualitativ zu spezifizieren. Das Verfahren kann weitere Aspekte aufweisen, die in der 2 nicht dargestellt sind. Zum Beispiel kann das Verfahren um beliebige Aspekte erweitert werden, die in Verbindung mit dem in der 4 dargestellten Verfahren beschrieben sind.
  • In der 2A werden mehrerer Halbleiterchips 2 über einem Träger 4 angeordnet.
  • In der 2B wird ein Hohlraum bzw. eine Gussform 10 mit einem nichtflüssigen Moldmaterial 12 gefüllt. Im dem nicht beschränkenden Beispiel der 2B ist das nichtflüssige Moldmaterial 12 als Granulat, d.h. als körniger bis pulverförmiger Feststoff, in Form von kleinen Kreisen dargestellt.
  • In der 2C wird das zuvor nichtflüssige Moldmaterial 12 verflüssigt. Beispielsweise kann ein Verflüssigen des Moldmaterials 12 durch eine Erwärmung des Moldmaterials 12 erreicht werden.
  • In der 2D werden die Halbleiterchips 2 in das verflüssigte Moldmaterial 12 gedrückt.
  • In der 2E wird das Moldmaterial 12 mit den darin eingebetteten Halbleiterchips 2 von dem Träger 4 getrennt.
  • 3 enthält die 3A bis 3D und veranschaulicht schematisch seitliche Querschnittsansichten eines Verfahrens für die Herstellung von Halbleitervorrichtungen gemäß der Offenbarung. Das Verfahren ist in einer allgemeinen Weise veranschaulicht, um Aspekte der Offenbarung qualitativ zu spezifizieren. Das Verfahren kann weitere Aspekte aufweisen, die in der 3 nicht dargestellt sind. Zum Beispiel kann das Verfahren um beliebige Aspekte erweitert werden, die in Verbindung mit dem in der 4 dargestellten Verfahren beschrieben sind.
  • In der 3A werden mehrere Halbleiterchips 2 über einem Träger 4 angeordnet. Elektrische Kontakte 8 der Halbleiterchips 2 sind dabei dem Träger 4 zugewandt. Die elektrischen Kontakte 8 sind auf einer aktiven Hauptoberfläche 6 der Halbleiterchips 2 angeordnet.
  • In der 3B wird eine Gussform (oder Kavität) 14 mit einem Moldmaterial 12 gefüllt. Beim Füllen der Gussform 14 befinden sich keine elektronischen Komponenten oder elektrischen Bauelemente, wie zum Beispiel andere Halbleiterchips, in der Gussform 14.
  • In der 3C werden die Halbleiterchips 2 in das Moldmaterial 12 gedrückt, wobei sich das Moldmaterial 12 in einem flüssigen Zustand befindet. Anschließend wird das flüssige Moldmaterial 12 ausgehärtet.
  • In der 3D wird das ausgehärtete Moldmaterial 12 mit den darin eingebetteten Halbleiterchips 2 von dem Träger 4 getrennt. Das Moldmaterial 12 bedeckt Hauptoberflächen 16 der Halbleiterchips 2, welche den aktiven Hauptoberflächen 6 der Halbleiterchips 2 gegenüberliegen.
  • 4A bis 4L veranschaulichen schematisch ein Verfahren für die Herstellung mehrerer Halbleitervorrichtungen 400, von denen in der 4L eine Querschnittsansicht gezeigt ist. Das Verfahren der 4 kann als eine ausführlichere Implementierung der Verfahren der 1 bis 3 betrachtet werden. Das heißt, jedes der in den 1 bis 3 dargestellten Verfahren kann um beliebige Aspekte des Verfahrens der 4 erweitert werden.
  • In der 4A wird ein Träger 4 bereitgestellt, der zumindest eine ebene Fläche aufweisen kann, auf welcher Halbleiterchips angeordnet werden können. Beispielsweise kann es sich bei dem Träger 4 um einen Metallträger handeln, der insbesondere aus Nickel, Stahl, Edelstahl und/oder entsprechenden Legierungen gefertigt sein kann. Der Träger 4 kann einen Wärmeausdehnungskoeffizienten aufweisen, der im Wesentlichen dem Wärmeausdehnungskoeffizienten des Halbleitermaterials von auf dem Träger 4 anzuordnenden Halbleiterchips entspricht. Ferner kann der Wärmeausdehnungskoeffizient des Trägers 4 im Wesentlichen dem Wärmeausdehnungskoeffizienten eines später auf dem Träger abgeschiedenen Moldmaterials entsprechen. Auf dem Träger 4 kann in einem Beispiel eine beidseitig klebende Klebefolie 20 aufgebracht sein, welche dazu ausgelegt ist, eine mechanische Verbindung zwischen dem Träger 4 und darauf anzuordnenden Halbleiterchips bereitzustellen. In weiteren Beispielen kann eine mechanische Verbindung zwischen dem Träger 4 und darauf anzuordnenden Halbleiterchips auf eine beliebige andere Art bereitgestellt werden, zum Beispiel mittels einer durch Spincoating aufgebrachten Kleberschicht oder durch eine aufgesprühte Kleberschicht.
  • In der 4B werden Halbleiterchips 2 auf dem Träger 4 bzw. der Klebefolie 20 angeordnet, wobei aktive Hauptoberflächen 6 der Halbleiterchips 2 mit elektrischen Kontakten 8 dem Träger 4 zugewandt sein können. In dem Beispiel der 4B sind aus Darstellungsgründen lediglich zwei Halbleiterchips gezeigt. In weiteren Beispielen kann die Anzahl der Halbleiterchips beliebig anders gewählt werden. Die Halbleiterchips 2 können von gleichem Typ sein oder können sich voneinander unterschieden. Die Halbleiterchips 2 können insbesondere voneinander beabstandet sein, so dass Zwischenräume zwischen den einzelnen Halbleiterchips 2 ausgebildet werden.
  • In der 4C wird ein Hohlraum (oder eine Kavität) 10 bereitgestellt, der in dem gezeigten Beispiel durch eine Gussform 14 ausgebildet sein kann. Der Hohlraum 10 wird durch ein Moldmaterial 12 gefüllt, welches mindestens eines von einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einem Polymergemisch enthalten kann. In dem Beispiel der 4C kann der Hohlraum 10 mit einem nichtflüssigen Moldmaterial 12 in Form eines Granulats gefüllt werden, welches zu einem späteren Zeitpunkt verflüssigt werden kann. Im Vergleich hierzu wird in anderen Verfahren häufig ein flüssiges Moldmaterial über einem Träger mit darauf angeordneten Halbleiterchips abgeschieden. Ein solches Abscheiden des Moldmaterials auf die Chipoberseiten ist mit einem granulatförmigen Moldmaterial nicht praktikabel, da eine nachträgliche Verflüssigung des Moldmaterials schwer zu erreichen ist. Eine gleichmäßige Hitzezufuhr in das Granulat ist aufgrund der Anordnung des Trägers, der Klebefolie und der Halbleiterchips erschwert. Außerdem ist für einen Übergang des festen Granulats in einen flüssigen Zustand eine erhöhte Hitzezufuhr notwendig verglichen mit der benötigten Hitzezufuhr für eine weitere Verflüssigung eines zähflüssigen Moldmaterials. In einem weiteren Beispiel gemäß der 4C kann das Moldmaterial 12 bereits in einem flüssigen Zustand in die Gussform 14 gefüllt werden. Unabhängig von seinem Zustand bedeckt das Moldmaterial 12 die Bodenfläche der Gussform 14 nur teilweise oder vollständig. In einem Beispiel kann die Bodenfläche der Gussform 14 teilweise oder vollständig mit einer Teflonfolie (nicht dargestellt) ausgekleidet sein, um das Moldmaterial 12 zu einem späteren Zeitpunkt in einer ausgehärteten Form leichter von der Gussform 14 trennen zu können. Beim Füllen der Gussform 14 durch das Moldmaterial 12 befinden sich keine elektronischen Komponenten oder elektrischen Bauelemente in der Gussform 14. Insbesondere sind in der Gussform 14 keine weiteren Halbleiterchips 2 angeordnet, welche durch das Moldmaterial 12 gekapselt werden sollen.
  • In der 4D kann das zuvor granulatförmige Moldmaterial 12 verflüssigt werden. Beispielsweise kann ein Verflüssigen des Moldmaterials 12 durch ein Erhitzen des Moldmaterials 12 erreicht werden. In einem Beispiel kann zu diesem Zweck die Gussform 14 erhitzt werden und Wärme an das in der Gussform 14 befindliche Moldmaterial 12 abgeben. Alternativ oder zusätzlich kann dem Moldmaterial 12 auch über andere Komponenten Wärme bzw. thermische Energie zugeführt werden.
  • Zum Beispiel kann der Träger 4 mit den darauf angeordneten Halbleiterchips 2 erwärmt werden und bei einem späteren Kontakt mit dem Moldmaterial 12 für eine Erwärmung des Moldmaterials 12 sorgen. In einem Beispiel kann das verflüssigte Moldmaterial 12 den gesamten Boden der Gussform 14 bedecken. Dabei kann der Pegel des Moldmaterials 12 insbesondere kleiner als die Höhe der Seitenwände der Gussform 14 sein, damit das Moldmaterial 12 bei einem späteren Eintauchen von Halbleiterchips verdrängt werden kann. In dem Beispiel der 4D kann das verflüssigte Moldmaterial 12 nur einen Teil des Bodens der Gussform 14 bedecken und dabei insbesondere die Form eines Tropfens aufweisen. Das verflüssigte Moldmaterial 12 ist in diesem Beispiel in einem zähflüssigen Zustand und wird ohne zusätzlichen Druck nicht weiter zerfließen und nicht den gesamten Boden der Gussform 14 bedecken.
  • In der 4E werden die auf dem Träger 4 angeordneten Halbleiterchips 2 in das flüssige Moldmaterial 12 getaucht bzw. gedrückt. Dabei können den aktiven Hauptoberflächen 6 gegenüberliegende Hauptoberflächen 16 der Halbleiterchips 2 und Seitenflächen 18 der Halbleiterchips 2 von dem Moldmaterial 12 bedeckt werden. Durch das Drücken der Halbleiterchips 2 in das flüssige Moldmaterial 12 wird das zuvor tropfenförmige Molmaterial 12 in der Gussform 14 verteilt. In einem Beispiel kann das Moldmaterial 12 dann die gesamte Oberfläche des Trägers 4 bzw. der Klebefolie 20 bedecken. Die Menge des Moldmaterials 12 kann so gewählt sein, dass das Moldmaterial 12 den gesamten Bereich zwischen dem Träger 4 und den inneren Flächen der Gussform 14 ausfüllt. Nachdem die Halbleiterchips 2 in das Moldmaterial 12 gedrückt wurden, kann das Moldmaterial 12 aushärten und ein stabiles Gehäuse zum Schutz der Halbleiterchips 2 ausbilden.
  • In der 4F wird das ausgehärtete Moldmaterial 12 mit den darin eingebetteten Halbleiterchips 2 von der Gussform 14 getrennt. Eine optionale Teflonfolie (nicht dargestellt) am Boden der Gussform 14 kann dabei in der Gussform 14 verbleiben. Ferner kann das Moldgehäuse 12 mit den darin eingebetteten Halbleiterchips 2 von dem Träger 4 und der Klebefolie 20 getrennt werden. Hierbei kann die Klebefolie 20 dazu ausgelegt sein, sich bei einer erhöhten Temperatur von dem Träger 4 und dem Moldmaterial 12 vereinfacht lösen zu lassen. Nach dem Entfernen des Trägers 4 und der Klebefolie 20 können die obere Hauptoberfläche des Moldmaterials 12 und die aktive Hauptoberflächen 6 der Halbleiterchips 2 eine gemeinsame koplanare Ebene 22 ausbilden. Wie im Folgenden beschrieben, wird eine Umverdrahtungsstruktur über dieser gemeinsamen Ebene 22 ausgebildet. Eine Dicke D des Moldmaterials 12, gemessen von der gegenüberliegenden Hauptoberfläche 16 des jeweiligen Halbleiterchips 2 zur unteren Hauptoberfläche des Moldgehäuses 12, kann in einem Bereich von ungefähr 50 Mikrometer bis ungefähr 1000 Mikrometer, insbesondere von ungefähr 100 Mikrometer bis ungefähr 200 Mikrometer liegen.
  • In der 4G kann eine optionale erste dielektrische Schicht 24 über der Fläche 22 ausgebildet werden. Beispielsweise kann die erste dielektrische Schicht 24 aus einer gasförmigen oder flüssigen Phase abgeschieden werden oder auf die Fläche 22 laminiert werden. Zusätzlich oder alternativ kann eine Dünnfilmtechnologie oder ein Standard PCB Prozess bei der Herstellung der dielektrischen Schicht 24 verwendet werden. Die erste dielektrische Schicht 24 kann beispielsweise aus einem Polymer, Polynorbornen, Parylen, Fotolack, Imid, Epoxid, Siliziumnitrid und/oder Siliziumoxid hergestellt sein und eine Dicke von bis zu 10 Mikrometer oder höher aufweisen. Die erste dielektrische Schicht 24 kann zunächst großflächig über der Fläche 22 abgeschieden werden und anschließend an den Stellen der elektrischen Kontakte 8 der Halbleiterchips 2 geöffnet werden, um diese freizulegen. Die Öffnungen können beispielsweise durch fotolithografische Verfahren, Ätzverfahren und/oder Laseranwendung erzeugt werden.
  • In der 4H kann eine Metallschicht 26 über der ersten dielektrischen Schicht 24 abgeschieden werden. Beispielsweise kann die Metallschicht 26 durch Sputtern, stromloses Abscheiden und/oder Aufdampfen hergestellt werden und zum Beispiel Aluminium, Nickel, Palladium, Titan, Titan-Wolfram, Silber, Zinn, Gold, Kupfer und/oder entsprechende Legierungen enthalten. Die Metallschicht 26 kann zunächst großflächig über der ersten dielektrischen Schicht 24 abgeschieden werden und dabei die vorher offengelegten elektrischen Kontakte 8 der Halbleiterchips 2 elektrisch kontaktieren. Danach kann die Metallschicht 26 strukturiert werden, wie es in der 4H beispielhaft gezeigt ist. Eine Strukturierung der Metallschicht 26 kann beispielsweise wie folgt erreicht werden: Abscheiden einer ätzresistenten Schicht (nicht dargestellt) über zu verbleibenden Teilen der Metallschicht 26, Ätzen der nicht von der ätzresistenten Schicht bedeckten Teile der Metallschicht 26, Entfernen der ätzresistenten Schicht und dabei Freilegen der verbliebenen Teile der Metallschicht 26. In einem weiteren Beispiel kann ein Plattieren mit Strom (Pattern Plating) angewendet werden. Dazu wird zunächst eine dünne ganzflächige Keimschicht als Barriere aufgebracht. Die Keimschicht kann zum Beispiel aus TiW, Ti und/oder Cu gefertigt sein und durch ein CVD- oder PVD-Verfahren aufgebracht werden. Anschließend wird über eine Dünnfilmtechnik ein Lack aufgebracht und an den benötigten Stellen strukturiert. Dann wird in einem Plating-Bad mittels Pattern Plating an den Stellen des geöffneten Lacks Metall abgeschieden. Nach dem Plattieren werden der Lack und die Keimschicht entfernt, zum Beispiel durch einen Ätzprozess.
  • In der 4I kann eine zweite dielektrische Schicht 28 über der Metallschicht 26 abgeschieden werden. Die zweite dielektrische Schicht 28 kann zunächst großflächig abgeschieden werden und anschließend an Stellen geöffnet werden, bei denen später externe Kontaktelemente angeordnet werden sollen. Durch das Öffnen der zweiten dielektrischen Schicht 28 wird die Metallschicht 26 an den entsprechenden Positionen freigelegt.
  • In der 4J können externe Kontaktelemente 30 in den Öffnungen der zweiten dielektrischen Schicht 28 angeordnet werden und dabei die Metallschicht 26 elektrisch kontaktieren. Bei den externen Kontaktelementen 30 kann es sich zum Beispiel um Lotkugeln handeln. Zwischen der Metallschicht 26 und den externen Kontaktelementen 30 kann zusätzlich eine UBM (Under Bump Metallization)-Schicht (nicht dargestellt) angeordnet sein.
  • Die Metallschicht 26 und die dielektrischen Schichten 24 und 28 bilden eine Umverdrahtungsstruktur aus, die eine elektrische Verbindung zwischen den elektrischen Kontakten 8 der Halbleiterchips 2 und den externen Kontaktelementen 30 bereitstellt. Hierdurch werden die I/O-Kontaktflächen 8 der Halbleiterchips 2 an anderen Positionen der herzustellenden Vorrichtung verfügbar gemacht. In dem Beispiel der 4 ist nur eine Metallschicht 26 und zwei dielektrische Schichten 24 und 28 spezifiziert. In weiteren Beispielen kann die Anzahl der Metallschichten und der dielektrischen Schichten je nach Bedarf anders gewählt werden. Ferner können auf unterschiedlichen Ebenen angeordnete Metallschichten über Durchkontaktierungen (oder Vias) elektrisch miteinander verbunden sein. Durch diese Umverteilung bzw. Umverdrahtung der elektrischen Kontakte 8 der Halbleiterchips 2 können diese aufgefächert werden und eine größere Fläche abdecken. Das heißt, die Abstände zwischen den elektrischen Kontakten 8 sind kleiner als die Abstände zwischen den externen Kontaktelementen 30. Ein Beispiel für Halbleitervorrichtungen mit derart aufgefächerten elektrischen Kontakten sind Fan-Out Wafer Level Packages (FOWLP).
  • In der 4K kann das Moldmaterial 12 auf der Unterseite des Moldgehäuses 12 über den gegenüberliegenden Hauptoberflächen 16 der Halbleiterchips 2 zumindest teilweise entfernt werden, um die Höhe der Vorrichtung zu verringern. In einem Beispiel kann das Moldmaterial 12 dabei durch einen Schleifprozess abgetragen werden. Das Moldmaterial 12 kann über den Rückseiten bzw. Hauptoberflächen 16 der Halbleiterchips 2 vollständig entfernt werden. Dabei können auch das Halbleitermaterial des jeweiligen Halbleiterchips 2, eventuell vorhandene elektrische Kontakte auf den Rückseiten der Halbleiterchips 2 sowie eventuell vorhandene Durchkontaktierungen (Via-Bars, TSV (Through Silicon Vias), TMV (Through Mold Vias)) von der Rückseite zur Vorderseite des Halbleiterchips 2 (TSV) bzw. von der Rückseite zur Vorderseite des Moldmaterials 12 (TMV) freigelegt werden. Auf der Rückseite des jeweiligen Halbleiterchips 2 kann eine Umverteilungsschicht (RDL, Redistribution Layer) ausgebildet werden, die mit den elektrischen Kontakten auf den Rückseiten der Halbleiterchips und den Durchkontaktierungen verbunden werden kann.
  • In der 4L kann die Vorrichtung in zwei Halbleitervorrichtungen 400 vereinzelt werden, zum Beispiel durch Sägen, Schneiden, Ätzen und/oder Anwendung eines Lasers. Die Trennung der Halbleitervorrichtungen 400 kann dabei insbesondere durch das Moldmaterial 12 verlaufen.
  • Die hierin beschriebenen Verfahren bzw. die dadurch hergestellten Vorrichtungen können die nachfolgend erläuterten technischen Merkmale und Effekte bereitstellen. Die folgende Aufzählung ist dabei weder als beschränkend noch als abschließend zu verstehen.
  • Bei den hier beschriebenen Verfahren kann das Moldmaterial durch seine Anordnung in einer Gussform auf eine gleichmäßige und schnelle Art und Weise erwärmt werden. Dabei können sich glatte und gleichmäßige Grenzflächen des Moldmaterials ergeben. Hierdurch können insbesondere Wechselwirkungsschichten zwischen dem Moldmaterial und weiteren Komponenten, wie zum Beispiel der Umverdrahtungsschicht, unterbunden werden. Ferner kann durch die gleichmäßige und schnelle Erwärmung des Moldmaterials ein Verziehen oder ein Verbiegen (Warpage) des Verkapselungskörpers mit den darin eingebetteten Halbleiterchips vermieden oder zumindest verringert werden.
  • Durch ein im wesentlich senkrechtes Drücken der Halbleiterchips in das flüssige Moldmaterial kann eine laterale Verschiebung der Halbleiterchips unterbunden oder zumindest verringert werden. Durch die verminderte laterale Verschiebung der Halbleiterchips kann die Genauigkeit bzw. Präzision bei der Herstellung der Umverdrahtungsstruktur verbessert werden. Aufgrund dieser verbesserten Genauigkeit kann die Fläche der elektrischen Kontakte der Halbleiterchips kleiner gewählt werden.
  • Bei den hier beschriebenen Verfahren wird das Moldmaterial nicht notwendigerweise auf den Halbleiterchips abgeschieden, sondern die Halbleiterchips werden für ihre Verkapselung in das Moldmaterial gedrückt. Dabei kann das Moldmaterial in einem zunächst nichtflüssigen oder zähflüssigen Zustand in die Gussform gefüllt werden. Bei den hier beschriebenen Verfahren können neben flüssigen Moldmaterialien also auch nichtflüssige Moldmaterialien, wie zum Beispiel granulatförmige Moldmaterialien, verwendet werden. Dadurch kann bei der Herstellung des Gehäuses auf eine größere Vielfalt von Moldmaterialien zurückgegriffen werden. Die Verwendung granulatförmiger Moldmaterialien kann im Vergleich zur Verwendung flüssiger Moldmaterialien kostengünstiger sein.
  • Bei den hier beschriebenen Verfahren wird das Moldmaterial in eine Gussform abgeschieden. Im Vergleich zu einem Abscheiden des Moldmaterials auf einen Träger mit darauf angeordneten Halbleiterchips ist ein Abscheiden des Moldmaterials in eine Gussform prozesstechnisch einfacher zu handhaben. Der Prozess zur Einkapselung der Halbleiterchips kann somit durch die beschriebenen Verfahren verbessert und optimiert werden.
  • Im Sinne der vorliegenden Beschreibung brauchen die Begriffe „verbunden“, „gekoppelt“, „elektrisch verbunden“ und/oder „elektrisch gekoppelt“ nicht unbedingt zu bedeuten, dass Komponenten direkt miteinander verbunden oder gekoppelt sein müssen. Es können dazwischenliegende Komponenten zwischen den „verbundenen“, „gekoppelten“, „elektrisch verbundenen“ oder „elektrisch gekoppelten“ Komponenten vorliegen.
  • Ferner kann das Wort „über“, das zum Beispiel mit Bezug auf eine Materialschicht verwendet wird, die „über“ einer Fläche eines Objekts ausgebildet ist oder sich „über“ ihr befindet, in der vorliegenden Beschreibung in dem Sinne verwendet werden, dass die Materialschicht „direkt auf“, zum Beispiel in direktem Kontakt mit, der gemeinten Fläche angeordnet (zum Beispiel ausgebildet, abgeschieden usw.) ist. Das Wort „über“, das zum Beispiel mit Bezug auf eine Materialschicht verwendet wird, die „über“ einer Fläche ausgebildet oder angeordnet ist, kann im vorliegenden Text auch in dem Sinne verwendet werden, dass die Materialschicht „indirekt auf“ der gemeinten Fläche angeordnet (z. B. ausgebildet, abgeschieden usw.) ist, wobei sich zum Beispiel eine oder mehrere zusätzliche Schichten zwischen der gemeinten Fläche und der Materialschicht befinden.
  • Insofern die Begriffe „haben“, „enthalten“, „aufweisen“, „mit“ oder Varianten davon entweder in der detaillierten Beschreibung oder den Ansprüchen verwendet werden, sollen diese Begriffe in einer ähnlichen Weise einschließend sein wie der Begriff „umfassen“. Das bedeutet, im Sinne der vorliegenden Beschreibung sind die Begriffe „haben“, „enthalten“, „aufweisen“, „mit“, „umfassen“ und dergleichen offene Begriffe, die das Vorhandensein von genannten Elementen oder Merkmalen anzeigen, aber nicht weitere Elemente oder Merkmale ausschließen. Die Artikel „ein/eine/einer“ oder „der/die/das“ sind so zu verstehen, dass sie die Mehrzahlbedeutung wie auch die Einzahlbedeutung beinhalten, sofern der Kontext nicht eindeutig ein anderes Verständnis nahelegt.
  • Darüber hinaus wird das Wort „beispielhaft“ im vorliegenden Text in dem Sinne verwendet, dass es als ein Beispiel, ein Fall oder eine Veranschaulichung dient. Ein Aspekt oder ein Design, der bzw. das im vorliegenden Text als „beispielhaft“ beschrieben wird, ist nicht unbedingt in dem Sinne zu verstehen, als habe er bzw. es Vorteile gegenüber anderen Aspekten oder Designs. Vielmehr soll die Verwendung des Wortes „beispielhaft“ Konzepte in einer konkreten Weise darstellen. Im Sinne dieser Anmeldung meint der Begriff „oder“ kein exklusives „oder“, sondern ein inklusives „oder“. Das heißt, sofern nicht etwas anderes angegeben ist oder der Kontext keine andere Deutung zulässt, meint „X verwendet A oder B“ jede der natürlichen inklusiven Permutationen. Das heißt, wenn X A verwendet, X B verwendet oder X sowohl A als auch B verwendet, so ist „X verwendet A oder B“ in jedem der oben genannten Fälle erfüllt. Außerdem können die Artikel „ein/eine/einer“ im Sinne dieser Anmeldung und der beiliegenden Ansprüche allgemein als „ein oder mehr“ ausgelegt werden, sofern nicht ausdrücklich ausgesagt ist oder eindeutig aus dem Kontext zu erkennen ist, dass lediglich eine Einzahl gemeint ist. Des Weiteren bedeutet mindestens eines von A und B oder dergleichen allgemein A oder B oder sowohl A als auch B.
  • Im vorliegenden Text werden Vorrichtungen und Verfahren für die Herstellung von Vorrichtungen beschrieben. Anmerkungen, die in Verbindung mit einer beschriebenen Vorrichtung gemacht werden, können auch für ein entsprechendes Verfahren gelten, und umgekehrt. Wenn zum Beispiel eine bestimmte Komponente einer Vorrichtung beschrieben wird, so kann ein entsprechendes Verfahren für die Herstellung der Vorrichtung einen Vorgang zum Bereitstellen der Komponente in einer geeigneten Weise enthalten, selbst wenn ein solcher Vorgang in den Figuren nicht explizit beschrieben oder veranschaulicht ist. Außerdem können die im vorliegenden Text beschriebenen Merkmale der verschiedenen beispielhaften Aspekte miteinander kombiniert werden, sofern nicht ausdrücklich etwas anderes angemerkt ist.
  • Obgleich die Offenbarung mit Bezug auf eine oder mehrere Implementierungen gezeigt und beschrieben wurde, fallen dem Fachmann äquivalente Abänderungen und Modifizierungen ein, die mindestens zum Teil auf dem Lesen und Verstehen dieser Beschreibung und der beiliegenden Zeichnungen beruhen. Die Offenbarung enthält alle derartigen Modifizierungen und Abänderungen und wird allein durch das Konzept der folgenden Ansprüche beschränkt. Speziell in Bezug auf die verschiedenen Funktionen, die durch die oben beschriebenen Komponenten (zum Beispiel Elemente, Ressourcen usw.) ausgeführt werden, ist es beabsichtigt, dass, sofern nicht etwas anderes angegeben ist, die Begriffe, die dafür verwendet werden, solche Komponenten zu beschreiben, jeglichen Komponenten entsprechen, welche die spezifizierte Funktion der beschriebenen Komponente (die beispielsweise funktional äquivalent ist) ausführen, selbst wenn sie der offenbarten Struktur, welche die Funktion der hierin dargestellten beispielhaften Implementierungen der Offenbarung ausführt, nicht strukturell äquivalent ist. Ferner kann, auch wenn ein bestimmtes Merkmal der Offenbarung mit Bezug auf nur eine von verschiedenen Implementierungen offenbart wurde, ein solches Merkmal mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, so wie es für eine gegebene oder bestimmte Anwendung gewünscht wird und vorteilhaft ist.

Claims (16)

  1. Verfahren, umfassend: Anordnen mehrerer Halbleiterchips (2) über einem Träger (4), wobei aktive Hauptoberflächen (6) der Halbleiterchips (2) dem Träger (4) zugewandt sind; Füllen eines Hohlraums (10) mit einem Moldmaterial (12), wobei eine Bodenfläche des Hohlraums (10) mit dem Moldmaterial (12) bedeckt wird, wobei die Halbleiterchips (2) von dem Moldmaterial (12) unbedeckt bleiben; Anordnen des Trägers (4) mit den darüber angeordneten Halbleiterchips (2) relativ zu dem mit dem Moldmaterial (12) gefüllten Hohlraum (10), so dass die über dem Träger (4) angeordneten Halbleiterchips (2) mit den aktiven Hauptoberflächen (6) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) in das Moldmaterial (12) gedrückt werden; Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4), wobei die den aktiven Hauptoberflächen (6) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) von dem Moldmaterial (12) bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen (6) der Halbleiterchips (2) nach dem Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4).
  2. Verfahren nach Anspruch 1, wobei eine Dicke des Moldmaterials (12) über den gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) in einem Bereich von 50 Mikrometer bis 1000 Mikrometer liegt.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Hohlraum (10) beim Füllen des Hohlraums (10) mit dem Moldmaterial (12) frei von elektronischen Komponenten ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Moldmaterial (12) in Form eines Granulats in den Hohlraum (10) gefüllt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Moldmaterial (12) in einer nichtflüssigen Form in den Hohlraum (10) gefüllt wird und das Moldmaterial (12) vor dem Drücken der Halbleiterchips (2) in das Moldmaterial (12) durch Erhitzen des Moldmaterials (12) verflüssigt wird.
  6. Verfahren nach Anspruch 5, wobei der Hohlraum (10) von einer Gussform (14) ausgebildet wird und das Moldmaterial (12) durch ein Erhitzen der Gussform (14) verflüssigt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Moldmaterial (12) in einer flüssigen Form in den Hohlraum (10) gefüllt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Hauptoberfläche des Moldmaterials (12) und die aktiven Hauptoberflächen (6) der Halbleiterchips (2) nach dem Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4) in einer gemeinsamen Ebene liegen.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: zumindest teilweises Entfernen des Moldmaterials (12) über den den aktiven Hauptoberflächen (6) der Halbleiterchips (2) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2).
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend nach einem Aushärten des Moldmaterials (12) Vereinzeln des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) in mehrere Wafer-Level Packages.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Moldmaterial (12) mindestens eines von einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einem Polymergemisch umfasst.
  12. Verfahren, umfassend: Anordnen mehrerer Halbleiterchips (2) über einem Träger (4) ; Füllen einer Gussform (14) mit einem nichtflüssigen Moldmaterial (12), wobei die Halbleiterchips (2) von dem Moldmaterial (12) unbedeckt bleiben; Verflüssigen des Moldmaterials (12), wobei eine Bodenfläche der Gussform (14) mit dem flüssigen Moldmaterial (12) bedeckt wird; Anordnen des Trägers (4) mit den darüber angeordneten Halbleiterchips (2) relativ zu der mit dem flüssigen Moldmaterial (12) gefüllten Gussform (14), so dass die über dem Träger (4) angeordneten Halbleiterchips (2) mit Hauptoberflächen der Halbleiterchips (2) in das verflüssigte Moldmaterial (12) gedrückt werden; und Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4), wobei nach dem Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4) aktive Hauptoberflächen (6) der Halbleiterchips (2) frei von dem Moldmaterial (12) sind und den aktiven Hauptoberflächen (6) gegenüberliegende Hauptoberflächen (16) der Halbleiterchips (2) von dem Moldmaterial (12) bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen (6) der Halbleiterchips (2) nach dem Trennen des Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4).
  13. Verfahren nach Anspruch 12, ferner umfassend: Aushärten des flüssigen Moldmaterials (12) nach dem Drücken der Halbleiterchips (2) in das Moldmaterial (12).
  14. Verfahren, umfassend: Anordnen mehrerer Halbleiterchips (2) über einem Träger (4), wobei elektrische Kontakte (8) auf aktiven Hauptoberflächen (6) der Halbleiterchips (2) dem Träger (4) zugewandt sind; Füllen einer Gussform (14) mit einem Moldmaterial (12), wobei sich beim Füllen keine elektronischen Komponenten in der Gussform (14) befinden, wobei eine Bodenfläche der Gussform (14) mit dem Moldmaterial (12) bedeckt wird, wobei die Halbleiterchips (2) von dem Moldmaterial (12) unbedeckt bleiben; Anordnen des Trägers (4) mit den darüber angeordneten Halbleiterchips (2) relativ zu der mit dem Moldmaterial (12) gefüllten Gussform (14), so dass die über dem Träger (4) angeordneten Halbleiterchips (2) mit den aktiven Hauptoberflächen (6) gegenüberliegenden Hauptoberflächen (16) der Halbleiterchips (2) in das Moldmaterial (12) gedrückt werden, wobei sich das Moldmaterial (12) in einem flüssigen Zustand befindet; Aushärten des flüssigen Moldmaterials (12); Trennen des ausgehärteten Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4), wobei die den aktiven Hauptoberflächen (6) gegenüberliegende Hauptoberflächen (16) von dem ausgehärteten Moldmaterial (12) bedeckt sind; und Ausbilden einer Umverdrahtungsstruktur über den aktiven Hauptoberflächen (6) der Halbleiterchips (2) nach dem Trennen des ausgehärteten Moldmaterials (12) mit den darin eingebetteten Halbleiterchips (2) von dem Träger (4).
  15. Verfahren nach Anspruch 14, ferner umfassend: vor dem Füllen der Gussform (14) mit dem Moldmaterial (12) Anordnen einer Folie in der Gussform (14), wobei die Folie Teflon enthält.
  16. Verfahren nach Anspruch 14 oder 15, wobei die Halbleiterchips (2) mit einer Klebefolie (20) über dem Träger (4) angeordnet werden.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111430250B (zh) * 2020-03-05 2021-10-29 广东工业大学 一种抑制芯片漂移与翘曲的封装方法
CN111430249B (zh) * 2020-03-05 2022-02-22 广东工业大学 一种抑制芯片漂移与翘曲的封装方法
CN113223974A (zh) * 2021-05-07 2021-08-06 成都奕斯伟系统技术有限公司 一种半导体封装结构制作方法及半导体封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020015748A1 (en) 1999-03-26 2002-02-07 Fumio Miyajima Resin molding machine and method of resin molding
US20090221114A1 (en) 2008-02-29 2009-09-03 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
US20100233831A1 (en) 2009-03-10 2010-09-16 Infineon Technologies Ag Reconfigured wafer alignment
US20120187598A1 (en) 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages
US20150152260A1 (en) 2012-08-13 2015-06-04 Henkel lP & Holding GmbH Liquid compression modling encapsulants

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4055405B2 (ja) * 2001-12-03 2008-03-05 ソニー株式会社 電子部品及びその製造方法
US7915085B2 (en) * 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
US8012809B2 (en) * 2005-03-23 2011-09-06 Cardxx, Inc. Method for making advanced smart cards with integrated electronics using isotropic thermoset adhesive materials with high quality exterior surfaces
US20080282540A1 (en) * 2007-05-14 2008-11-20 Innovatier, Inc. Method for making advanced smart cards with integrated electronics using isotropic thermoset adhesive materials with high quality exterior surfaces
US8390107B2 (en) * 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
TWI414061B (zh) * 2010-04-06 2013-11-01 Kingpak Tech Inc 具有封裝結構之晶圓級影像感測器模組製造方法
US8012799B1 (en) * 2010-06-08 2011-09-06 Freescale Semiconductor, Inc. Method of assembling semiconductor device with heat spreader
US9061398B2 (en) * 2010-10-26 2015-06-23 Robert N. Poole Hand tool with compound leverage mechanism
US8563417B2 (en) * 2011-11-22 2013-10-22 Alpha & Omega Semiconductor, Inc. Method for packaging ultra-thin chip with solder ball thermo-compression in wafer level packaging process
CN103378226A (zh) * 2012-04-25 2013-10-30 展晶科技(深圳)有限公司 发光二极管的制造方法
US20140085601A1 (en) * 2012-09-25 2014-03-27 Google Inc. Contact lens having a chip integrated into a polymer substrate and method of manufacture
DE102015109186A1 (de) * 2015-06-10 2016-12-15 Infineon Technologies Ag Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020015748A1 (en) 1999-03-26 2002-02-07 Fumio Miyajima Resin molding machine and method of resin molding
US20090221114A1 (en) 2008-02-29 2009-09-03 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
US20100233831A1 (en) 2009-03-10 2010-09-16 Infineon Technologies Ag Reconfigured wafer alignment
US20120187598A1 (en) 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages
US20150152260A1 (en) 2012-08-13 2015-06-04 Henkel lP & Holding GmbH Liquid compression modling encapsulants

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