DE102018119133A1 - Packaging-Schicht-Induktor - Google Patents
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 74
- 239000002184 metal Substances 0.000 claims abstract description 73
- 239000000463 material Substances 0.000 claims abstract description 47
- 238000005538 encapsulation Methods 0.000 claims abstract description 43
- 230000005294 ferromagnetic effect Effects 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 42
- 238000000465 moulding Methods 0.000 claims description 19
- 150000001875 compounds Chemical class 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 143
- 238000004519 manufacturing process Methods 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 239000004020 conductor Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- IRBAWVGZNJIROV-SFHVURJKSA-N 9-(2-cyclopropylethynyl)-2-[[(2s)-1,4-dioxan-2-yl]methoxy]-6,7-dihydropyrimido[6,1-a]isoquinolin-4-one Chemical compound C1=C2C3=CC=C(C#CC4CC4)C=C3CCN2C(=O)N=C1OC[C@@H]1COCCO1 IRBAWVGZNJIROV-SFHVURJKSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004528 spin coating Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000003302 ferromagnetic material Substances 0.000 description 5
- 238000012536 packaging technology Methods 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- QWUZMTJBRUASOW-UHFFFAOYSA-N cadmium tellanylidenezinc Chemical compound [Zn].[Cd].[Te] QWUZMTJBRUASOW-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 230000005291 magnetic effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000012858 packaging process Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- 238000004146 energy storage Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2924/37001—Yield
Abstract
Ein Induktor wird in einer Packaging-Struktur eines IC-Bauelements hergestellt. Die Struktur weist ein Verkapselungsmaterial auf, wobei ein ferromagnetischer Kern in dem Verkapselungsmaterial ausgebildet ist. In dem Verkapselungsmaterial werden mehrere Metallschichten so hergestellt, dass sie eine Induktorspule bilden, die um den ferromagnetischen Kern verläuft, sodass ein Induktor entsteht.
Description
- Hintergrund
- Magnetische Induktoren kommen in vielen elektrischen Anwendungen zum Einsatz. Zum Beispiel wandelt ein Spannungsregler eine Eingangsspannung in eine andere Ausgangsspannung um. Energieverwaltung ist eine notwendige Funktion bei verschiedenen IC-Anwendungen (IC: integrierter Schaltkreis). Ein typischer integrierter Schaltkreis kann verschiedene Systeme aufweisen, die von einer großen Anzahl von miteinander verbundenen Komponenten gebildet werden, die auf einem Halbleiter-Die hergestellt sind, und der Strombedarf für diese integrierten Systeme kann sich stark unterscheiden.
- Bei einigen Spannungsreglern bestimmt der Arbeitszyklus eines Schaltelements, wieviel Strom an eine Last abgegeben wird. Durch Impulsbreitenmodulation wird der Mittelwert der Ausgangsspannung gesteuert. Der Ausgang des Spannungsreglers ist mit einem Induktor verbunden, der als ein Energiespeicherelement fungiert. Zahlreiche Spannungsregler-Anordnungen sind als ICs verfügbar, obwohl der Induktor normalerweise ein diskretes Bauelement ist, das mit dem Spannungsregler-IC verbunden ist.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
-
1 ist ein Blockschaltbild, das Aspekte eines Beispiels für ein IC-Bauelement gemäß einigen Ausführungsformen zeigt. -
2 ist ein Blockschaltbild, das ein Beispiel für eine Packaging-Struktur mit einem Induktor gemäß einigen Ausführungsformen zeigt. -
3 ist ein Prozessablaufdiagramm, das ein Beispiel für ein Verfahren zur Herstellung eines Induktors in einer Packaging-Struktur gemäß einigen Ausführungsformen zeigt. -
4 ist eine perspektivische 3D-Darstellung, die Aspekte eines Beispiels für einen Induktor, der in einem Verkapselungsmaterial hergestellt ist, gemäß einigen Ausführungsformen konzeptionell darstellt. - Die
5 bis11 zeigen ein Beispiel für ein Verfahren zur Herstellung eines Induktors in einer Packaging-Struktur eines IC-Bauelements gemäß einigen Ausführungsformen. - Die
12 bis17 zeigen ein weiteres Beispiel für ein Verfahren zur Herstellung eines Induktors in einer Packaging-Struktur eines IC-Bauelements gemäß einigen Ausführungsformen. - Die
18 bis20 zeigen ein noch weiteres Beispiel für ein Verfahren zur Herstellung eines Induktors in einer Packaging-Struktur eines IC-Bauelements gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Mit der Entwicklung von Halbleitertechnologien werden Halbleiterchips/-Dies immer kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Daher müssen die Halbleiter-Dies immer größere Anzahlen von E/A-Pads haben, die in kleinere Flächen integriert werden, und die Dichte der E/A-Pads nimmt mit der Zeit rasch zu. Dadurch wird das Packaging der Halbleiter-Dies schwieriger, was die Ausbeute des Packaging beeinträchtigen kann.
- Bei einigen Packaging-Technologien werden Dies auf einem Wafer verkappt, bevor sie zersägt werden. Die Packaging-Technologie hat einige Vorzüge, wie etwa einen höheren Durchsatz und niedrigere Kosten. Außerdem wird weniger Unterfüllungs- oder Formmasse benötigt. Bei dieser Art von Packaging-Technologie sind die E/A-Pads jedes Dies jedoch auf den Bereich direkt über der Oberfläche des jeweiligen Dies beschränkt. Die begrenzte Fläche der Dies begrenzt jedoch die Anzahl von E/A-Pads, die auf Grund des Abstands der E/A-Pads möglich ist. Wenn der Abstand der Pads verringert werden soll, können sich Lotbereiche gegenseitig überbrücken, sodass es zu einem Schaltkreisausfall kommt. Außerdem müssen Lotkugeln wegen der erforderlichen festen Kugelgröße eine bestimmte Größe haben, was wiederum die Anzahl von Lotkugeln begrenzt, die auf der Oberfläche eines Dies integriert werden können.
- Bei integrierten Fan-out-Packages (InFO-Packages) können mehr E/A-Pads und Lotkugeln über der Siliziumfläche eines Dies untergebracht werden. Bei InFO-Packages sind ein oder mehrere Dies in einem Packaging-Material (wie etwa einer Formmasse) eingebettet, und in dem Packaging-Material sind Umverteilungsschichten hergestellt. Dadurch können sich Signale fächerförmig zu Bereichen ausbreiten, die größer als die Siliziumfläche des Dies sind, wobei E/A-Pads und Kugeln zu dem Fan-out-Bereich außerhalb der Anschlussfläche des Silizium-Dies für eine höhere Stift-Anzahl auf der Package-Ebene umverteilt werden können.
- Induktoren werden für zahlreiche elektronische Schaltkreise benötigt. Elektronische Systeme umfassen normalerweise zahlreiche Systeme, die von einer großen Anzahl von miteinander verbundenen Komponenten gebildet werden, die auf ein Substrat montiert sind, und der Strombedarf für diese integrierten Systeme kann sehr unterschiedlich sein. Um den unterschiedlichen Strombedarf zu decken, ist daher eine Stromregelung erforderlich.
1 ist ein Blockschaltbild, das ein Beispiel für ein IC-Bauelement10 gemäß Aspekten der vorliegenden Erfindung zeigt. Das in1 gezeigte Beispiel weist eine Spannungsreglerschaltung12 mit einem Induktor100 in einer Package-Struktur101 auf. Bei einigen Ausführungsformen wird die Struktur101 unter Verwendung von InFO-Packaging-Verfahren hergestellt. Bei dem Spannungsregler12 bestimmt der Arbeitszyklus eines Schaltelements, wieviel Strom an eine Last14 abgegeben wird. Durch Impulsbreitenmodulation wird der Mittelwert der Ausgangsspannung gesteuert. Der Ausgang des Spannungsreglers ist mit dem Induktor100 verbunden, der als ein Energiespeicherelement fungiert. - Der Induktor
100 wird in den InFO-Schichten des IC-Bauelements10 hergestellt. Die Montagefläche für diskrete Induktoren, die in einigen bekannten Induktor-Anwendungen verwendet werden, kann größer als die Montagefläche sein, die für eine Hochleistungs-Energieverwaltung benötigt wird, die auf Grund von höheren Integrationsgraden von Produkten erforderlich ist. Spiralinduktoren, die meistens auf einer oder mehreren Metallschichten hergestellt sind, können ebenfalls große Montageflächen sowie einen hohen Widerstand haben. Daher können sie eine eingeschränkte Funktionalität in Spannungswandlern haben. Solenoid-Induktoren mit Luftkern können niedrigere Induktorwerte je Fläche als magnetisch verbesserte Solenoide haben. - Der Induktor
100 , der in den InFO-Schichten des IC-Bauelements10 hergestellt ist, ermöglicht einen niedrigeren Widerstand als Induktoren mit ähnlicher Größe, die in den BEOL-Phasen (BEOL: Back End of Line) der Siliziumherstellung hergestellt werden. Außerdem können einige Beispiele für Induktoren, die hier offenbart werden, eine höhere Induktivität je Flächeneinheit als Induktoren mit Luftkern haben. Darüber hinaus verringern offenbarte Induktoren, die in InFO-Schichten hergestellt sind, die magnetische Interferenz, die von eingebetteten Induktoren verursacht wird, die sich in Metallschichten des Siliziumprozesses befinden, da die Induktoren weiter weg von dem dichten Stromversorgungsnetzwerk des zugehörigen Siliziumchips platziert sind. -
2 ist ein Blockschaltbild, das weitere Aspekte eines Beispiels für das IC-Bauelement10 zeigt. Das IC-Bauelement10 weist den Induktor100 auf, der mit einer Packaging-Technologie wie InFO so hergestellt wird, dass er in ein Verkapselungsmaterial110 eingebettet wird. Die in2 gezeigte Ausführungsform hat einen oder mehrere vollständig hergestellte IC-Chips120 , die verschiedene elektronische Schaltkreise, wie etwa den Spannungsregler12 , implementieren. Über den IC-Chips120 sind verschiedene Schichten des Verkapselungsmaterials110 angeordnet. Bei einigen Ausführungsformen werden die IC-Chips120 vor dem Packaging-Prozess geprüft. Diese IC-Chips120 werden dann in eine Formmasse122 zur konstruktiven Abstützung mit InFO-Packaging-Prozessen eingebettet. -
3 ist ein Ablaufdiagramm, das allgemein Aspekte eines beispielhaften Verfahrens200 zur Herstellung des IC-Bauelements10 zeigt. Im Block210 wird das Verkapselungsmaterial110 bereitgestellt, und im Block212 wird ein ferromagnetischer Kern in das Verkapselungsmaterial110 eingebettet. Im Block214 wird eine Induktorspule mit einer Mehrzahl von Metallschichten in dem Verkapselungsmaterial hergestellt, die um den ferromagnetischen Kern verlaufen, sodass der Induktor100 entsteht. Wie später näher dargelegt wird, werden in einigen offenbarten Beispielen Teile der Induktorspule vor der Herstellung des ferromagnetischen Kerns hergestellt, und in einigen Beispielen werden die Induktorspule oder Teile davon gleichzeitig mit dem ferromagnetischen Kern hergestellt. Weiterhin wird im Block216 eine Mehrzahl von Verbindungsschichten in dem Verkapselungsmaterial hergestellt, die so konfiguriert sind, dass sie den Induktor100 mit den IC-Chips120 verbinden. -
4 ist eine perspektivische 3D-Darstellung, die weitere Aspekte des Induktors100 zeigt, der in dem Verkapselungsmaterial110 hergestellt ist. Die in3 gezeigte Struktur101 zeigt Beispiele von zwei Induktoren100 , die in dem Verkapselungsmaterial110 hergestellt sind. Die Induktoren100 weisen jeweils einen ferromagnetischen Kern140 auf. Die Metallschichten, die die Induktorspule bilden, umfassen erste Metallschichten134 , die unter dem Kern140 angeordnet sind, und zweite Metallschichten144 , die über dem Kern140 angeordnet sind. Auf beiden Seiten des Kerns140 sind mit Metall gefüllte Durchkontaktierungen142 angeordnet, die die ersten und die zweiten Metallschichten134 und144 verbinden, sodass die Induktorspule entsteht, die um den Kern140 verläuft. - Die
5 bis11 zeigen ein Beispiel für ein Verfahren zur Herstellung der Bauelementstruktur10 gemäß offenbarten Ausführungsformen, bei denen der Induktor100 mit einer Packaging-Technologie wie InFO hergestellt wird. In5 werden ein oder mehrere vollständig hergestellte IC-Chips120 bereitgestellt, und in nachfolgenden Prozessen werden darauf verschiedene Packaging-Schichten abgeschieden. Bei einigen Implementierungen werden die IC-Chips120 vor der Abscheidung der nachfolgenden Schichten geprüft und als funktionsfähig verifiziert. Die IC-Chips120 werden zur konstruktiven Abstützung in eine Formmasse122 eingebettet. Die Formmasse122 kann zum Beispiel ein Material auf Polymerbasis sein, und sie kann eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz sein. In einigen Beispielen ist die Oberseite des Verkapselungsmaterials110 auf gleicher Höhe mit den oberen Enden der IC-Chips120 , was mit Verfahren wie chemisch-mechanische Polierung (CMP) erreicht werden kann. - In
6 wird eine Schicht126 aus einem dielektrischen Material auf der Formmasse122 und den IC-Chips120 abgeschieden. In der dielektrischen Schicht126 werden Durchkontaktlöcher128 erzeugt, die dann mit Metall gefüllt werden, um leitfähige Verbindungen mit den IC-Chips120 herzustellen. Die dielektrische Schicht126 kann aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen, oder alternativ aus einem anorganischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen, bestehen. Die dielektrische Schicht126 kann mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden. - Wie in
7 gezeigt ist, schließt sich an die dielektrische Schicht126 , die die mit Metall gefüllten Durchkontaktierungen142 enthält, eine Package-Metallschicht an, die Umverteilungsleitungen (RDLs)130 aufweist. Die RDLs130 umfassen Metallleiterbahnen (Metallleitungen) über der dielektrischen Schicht126 , und sie sind mit den Durchkontaktierungen128 verbunden. Die RDLs130 können durch dielektrische Abscheidung und Ätzung hergestellt werden, woran sich eine Metallabscheidung anschließt, die für die Herstellung einer Metallschicht typisch ist. Als ein Beispiel für die Herstellung der Metallleitungen130 und der Durchkontaktierungen128 wird eine Seedschicht (nicht dargestellt) über der dielektrischen Schicht126 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine Einfachschicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen weist die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Seedschicht kann zum Beispiel durch physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Auf der Seedschicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Struktur der RDLs130 und der Durchkontaktierungen128 . Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und die Teile der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist, werden dann entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden die freigelegten Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa Nass- oder Trockenätzung, entfernt. Die übrigen Teile der Seedschicht und das leitfähige Material bilden die Durchkontaktierungen128 und die RDL-Leitungen130 . - In
8 werden die vorstehend beschriebenen Schritte im Wesentlichen wiederholt, um weitere Metallschichten herzustellen. Insbesondere wird eine weitere dielektrische Schicht126 hergestellt, und es werden weitere Durchkontaktierungen132 und RDL-Metallleitungen134 hergestellt. Die in8 gezeigten RDLs134 werden strukturiert, um den unteren Teil der Induktorspulen herzustellen, der in dem Verkapselungsmaterial der Packaging-Schichten des Bauelements10 eingebettet ist. Somit werden Teile der Induktorspulen vor der Herstellung des ferromagnetischen Kerns hergestellt, wie vorstehend in Verbindung mit3 dargelegt worden ist. - In
9 wird nach der Herstellung der Metallschicht134 , die den unteren Teil der Induktorspule bildet, eine weitere dielektrische Schicht126 abgeschieden, und ein ferromagnetisches Material140 , wie etwa CZT (Cadmiumzinktellurid), wird in der vorstehend beschriebenen Weise abgeschieden, um den Kern des Induktors100 herzustellen. Durchkontaktierungen142 werden in der Regel parallel zu dem ferromagnetischen Material140 hergestellt, das den Induktorkern bildet. Somit bilden die Durchkontaktierungen142 in dieser Schicht einen Teil der Induktorspule zusammen mit den Metallschichten134 . Mit anderen Worten, wie vorstehend in Verbindung mit3 dargelegt worden ist, werden in dem dargestellten Beispiel weitere Teile der Induktorspulen gleichzeitig mit dem ferromagnetischen Kern des Induktors hergestellt. - Diese Prozesse werden weiter wiederholt, und
10 zeigt weitere dielektrische Schichten126 , in denen eine weitere Metallschicht144 abgeschieden wird, die den oberen Teil des Induktors100 bildet. Auf der Metallschicht144 werden weitere Durchkontaktierungen146 hergestellt, um leitfähige Verbindungen mit der Außenseite der Struktur101 herzustellen. Somit zeigt10 RDLs mit Metallleitungen130 und Durchkontaktierungen128 , die elektrische Verbindungen zwischen den IC-Chips120 und dem Induktor100 herstellen, der in der Verkapselungsschicht110 hergestellt ist. Die Metallschichten134 und144 bilden zusammen mit den Durchkontaktierungen142 die Induktorspule, die um den ferromagnetischen Induktorkern140 verläuft, und die Durchkontaktierungen146 stellen leitfähige Verbindungen mit der Oberseite der Verkapselungsschicht110 her. Weitere Metallschichten könnten über und/oder unter den Metallschichten des Induktors hinzugefügt oder entfernt werden, und die Metallschichten, die zum Herstellen des Induktors100 verwendet werden, können auch für Trassierungs- oder andere Zwecke in Teilen der Struktur101 verwendet werden, die keine Induktoren erfordern. - In
11 werden leitfähige Verbindungselemente148 zu der Struktur10 hinzugefügt, die dann auf ein Package-Substrat150 montiert werden kann. Die leitfähigen Verbindungselemente148 können BGA-Verbindungselemente (BGA: Kugelgitter-Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente148 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente148 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei anderen Ausführungsformen sind die leitfähigen Verbindungselemente148 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. - In anderen Beispielen wird die Package-Struktur
101 zunächst getrennt von den IC-Chips120 hergestellt, wie etwa mit einem HDMI-Prozess (HDMI: Heterogeneous Device and Module Integration). Dann werden die IC-Chips120 in einem gesonderten Bearbeitungsschritt integriert/befestigt. In diesen Beispielen wird ein wiederverwendbarer Träger verwendet, um die Package-Struktur101 herzustellen, die im Wesentlichen in der umgekehrten Reihenfolge des bisherigen offenbarten Verfahrens hergestellt wird. Die12 bis17 zeigen ein Beispiel für dieses Verfahren. - In
12 wird ein wiederverwendbarer Träger160 bereitgestellt. In einigen Beispielen kann eine Ablöseschicht (nicht dargestellt) auf dem Träger160 hergestellt werden. Der wiederverwendbare Träger160 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Außerdem kann der Träger160 ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Träger160 hergestellt werden können. Die Ablöseschicht kann aus einem Material auf Polymerbasis bestehen, und sie kann zusammen mit dem Träger160 von den darüber befindlichen Strukturen entfernt werden, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen ist die Ablöseschicht ein sich durch Wärme ablösendes Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa eine LTHC-Ablöseschicht (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht kann als eine Flüssigkeit verteilt werden und gehärtet werden, sie kann eine Laminatschicht, mit der der Träger160 beschichtet wird, oder dergleichen sein. - Auf dem Träger
160 wird eine Schicht aus dem vorstehend beschriebenen dielektrischen Material126 abgeschieden. Das dielektrische Material126 wird dann geätzt, um die Durchkontaktierungen146 herzustellen, die mit Metall gefüllt werden. Wie bei dem früheren Beispiel, das vorstehend beschrieben worden ist, können die dielektrischen Schichten126 , die in Verbindung mit den12 bis17 erwähnt werden, aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen, oder alternativ aus einem anorganischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen, bestehen. Die dielektrischen Schichten126 , die in den12 bis17 gezeigt sind, können mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden. Es ist zu beachten, dass die Durchkontaktierungen146 die Verbindungen mit der Außenseite der Package-Struktur101 herstellen, wie in11 gezeigt ist, da die Schichten in der umgekehrten Reihenfolge des in den5 bis10 gezeigten Verfahrens hergestellt werden. - In
13 wird eine weitere dielektrische Schicht126 abgeschieden, und die Metallschicht144 wird durch Abscheidung und Ätzung eines Dielektrikums und anschließende Abscheidung eines Metalls hergestellt. Die Metallschicht144 wird so strukturiert, dass sie den unteren Teil des Induktors100 enthält. - Als ein Beispiel für die Herstellung der Metallschicht
144 und anderer Metallelemente in den dielektrischen Schichten wird eine Seedschicht (nicht dargestellt) über der dielektrischen Schicht126 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine Einfachschicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen weist die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seedschicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Struktur der Metallschicht144 . Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen hergestellt werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und die Teile der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist, werden dann entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden die freigelegten Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa Nass- oder Trockenätzung, entfernt. Die übrigen Teile der Seedschicht und das leitfähige Material bilden die Metallschicht144 . - Wie in
14 gezeigt ist, wird eine weitere dielektrische Schicht126 abgeschieden, und das ferromagnetische Material140 , wie etwa CZT, wird abgeschieden, um den Kern des Induktors100 herzustellen. Außerdem werden die Durchkontaktierungen142 auf beiden Seiten des abgeschiedenen ferromagnetischen Materials140 hergestellt, um die Induktorspule herzustellen. In15 wird die Metallschicht134 so hergestellt, dass sie durch die Durchkontaktierungen142 mit der Metallschicht144 verbunden wird, um die Induktorspule herzustellen, die um das ferromagnetische Material140 verläuft, sodass der Induktor100 entsteht. Die Metallschichten und die Durchkontaktierungen können in der vorstehend beschriebenen Weise hergestellt werden. -
16 zeigt die weiteren Nicht-Induktor-Metall- und -Durchkontaktierungsschichten132 ,130 und128 in der dielektrischen Schicht126 . Diese RDL-Schichten stellen Verbindungen mit der äußeren Oberseite der Struktur101 her, wie in16 gezeigt ist. Zusätzlich zu dem in der Package-Struktur101 hergestellten Induktor100 , der mit den IC-Chips120 verbunden ist, können auch Prüfsonden162 mit diesen Verbindungen verbunden werden, um den Induktor100 , metallische Verbindungselemente und andere elektrische Strukturen, die in der Packaging-Verkapselungsschicht110 hergestellt sind, zu prüfen, bevor die Package-Struktur101 mit den IC-Chips120 verbunden wird. Die Package-Struktur101 , die nach dem in den12 bis16 gezeigten Verfahren hergestellt wird, ermöglicht die Prüfung der Induktoren100 sowie anderer Komponenten des Packages100 , bevor es an den IC-Chips120 befestigt wird. Dadurch ist eine höhere Gesamtproduktausbeute möglich, da nur Packages mit funktionsfähigen Induktoren100 an den IC-Chips120 befestigt werden. - Nachdem die Packaging-Struktur
101 geprüft worden ist, wird sie an einem oder mehreren IC-Chips120 befestigt, und der Träger160 wird entfernt, wie in17 gezeigt ist. Die IC-Chips120 werden dann zur konstruktiven Abstützung in eine Formmasse122 eingebettet. Die Formmasse122 kann zum Beispiel ein Material auf Polymerbasis sein, und sie kann eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz sein. In einigen Beispielen ist die Oberseite des Verkapselungsmaterials110 auf gleicher Höhe mit den oberen Enden der IC-Chips120 , was zum Beispiel mit einem CMP-Prozess erreicht werden kann. Es werden leitfähige Verbindungselemente148 hinzugefügt, und die Packaging-Struktur101 , die den Induktor100 enthält, der in das Verkapselungsmaterial110 eingebettet ist, kann dann an einem Package-Substrat150 befestigt werden, so wie es vorstehend in Verbindung mit11 dargelegt worden ist. Wie in dem Beispiel, das vorstehend erörtert worden ist, könnten weitere Metallschichten über/unter den Metallschichten, die den Induktor100 bilden, hinzugefügt/entfernt werden. Außerdem können die Metallschichten, die zum Herstellen des Induktors100 verwendet werden, auch für Trassierungs- oder andere Zwecke in Teilen der Package-Struktur101 verwendet werden, die keine Induktoren erfordern. - Die
18 bis20 zeigen ein weiteres Beispiel, bei dem der Induktor100 als ein integriertes passives Bauelement (IPD) implementiert ist. Diese IPD-Bauelemente können zum Beispiel einen „Chip-integrierten“ Induktor umfassen, der mit BEOL-Halbleiter-Herstellungsprozessen (BEOL: Back End of Line) hergestellt wird, die Fachleuten bekannt sind. Außerdem wird das in den18 und19 offenbarte Beispiel zunächst getrennt von den IC-Chips120 hergestellt, zum Beispiel mit einem HDMI-Prozess. Die IC-Chips120 werden dann in einem gesonderten Bearbeitungsschritt integriert/befestigt. - In
18 wird ein wiederverwendbarer Träger160 , wie etwa der, der vorstehend beschrieben worden ist, bereitgestellt. In einigen Beispielen kann eine Ablöseschicht (nicht dargestellt) auf dem Träger160 hergestellt werden. Der wiederverwendbare Träger160 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Außerdem kann der Träger160 ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Träger160 hergestellt werden können. Die Ablöseschicht kann aus einem Material auf Polymerbasis bestehen, und sie kann zusammen mit dem Träger160 von den darüber befindlichen Strukturen entfernt werden, die in späteren Schritten hergestellt werden. Bei einigen Ausführungsformen ist die Ablöseschicht ein sich durch Wärme ablösendes Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa eine LTHC-Ablöseschicht. Bei anderen Ausführungsformen kann die Ablöseschicht ein UV-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht kann als eine Flüssigkeit verteilt werden und gehärtet werden, sie kann eine Laminatschicht, mit der der Träger160 beschichtet wird, oder dergleichen sein. Es wird eine Mehrzahl von dielektrischen Schichten126 abgeschieden, wie in Verbindung mit den bereits offenbarten Beispielen dargelegt worden ist. Insbesondere können die dielektrischen Schichten126 , die in dem Beispiel der18 bis20 gezeigt sind, aus einem Polymer, wie etwa PBO, Polyimid oder dergleichen, oder alternativ aus einem anorganischen Material, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen, bestehen. Die dielektrischen Schichten126 , die in den18 bis20 gezeigt sind, können mit einem geeigneten Abscheidungsverfahren, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen, oder einer Kombination davon hergestellt werden. - In dem dielektrischen Verkapselungsmaterial
110 werden metallische RDL-Strukturen hergestellt, die Metallleitungen170 und Durchkontaktierungen172 umfassen. In einigen Beispielen werden die Metallleitungen170 und die Durchkontaktierungen172 mit einem Verfahren hergestellt, bei dem eine Seedschicht (nicht dargestellt) über der dielektrischen Schicht126 hergestellt wird. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine Einfachschicht oder eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen weist die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seedschicht wird dann ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Struktur der herzustellenden metallischen Strukturelemente. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen hergestellt werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und die Teile der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist, werden dann entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden die freigelegten Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa Nass- oder Trockenätzung, entfernt. Die übrigen Teile der Seedschicht und das leitfähige Material bilden die Metallleitungen170 und die Durchkontaktierungen172 . - Wie in
19 gezeigt ist, werden die Blöcke der Verbindungen170 und172 dann entlang einem IPD180 platziert, das mit Induktoren hergestellt worden ist. Die Verbindungsstruktur170 ,172 wird mit dem IPD-Induktor180 verbunden, und in einigen Beispielen kann die Verbindungsstruktur170 ,172 vor der Endmontage geprüft werden. Nachdem die Packaging-Struktur101 , die den IPD-Induktor180 aufweist, geprüft worden ist, wird sie an einem oder mehreren IC-Chips120 befestigt, und der Träger160 wird entfernt, wie in20 gezeigt ist. - Die hier offenbarten Induktoren, die in Packaging-Strukturen, wie etwa InFO-Schichten, hergestellt sind, ermöglichen einen niedrigeren Widerstand als Induktoren mit einer ähnlichen Größe. Außerdem haben diese Induktoren eine höhere Induktivität je Flächeneinheit als Induktoren mit Luftkern. Darüber hinaus verringern offenbarte Ausführungsformen die magnetische Interferenz, die von eingebetteten Induktoren verursacht wird, die sich in Metallschichten des Siliziumprozesses befinden, da die Induktoren weiter weg von dem dichten Stromversorgungsnetzwerk des zugehörigen Siliziumchips platziert sind. Außerdem können durch Abkoppeln der Induktorherstellung von der Herstellung der darunter befindlichen Chips diese Induktoren in Chips verwendet werden, die vielen verschiedenen Prozess-Generationen entstammen. Dadurch werden die Gesamtkosten für die Induktor-Entwicklung gesenkt, und die Herstellung wird flexibler.
- Offenbarte Ausführungsformen umfassen einen Induktor, der in einer Packaging-Struktur hergestellt ist, die ein Verkapselungsmaterial und einen ferromagnetischen Kern in dem Verkapselungsmaterial aufweist. In dem Verkapselungsmaterial ist eine Mehrzahl von Metallschichten vorgesehen, die eine Induktorspule bilden, die um den ferromagnetischen Kern verläuft, sodass ein Induktor entsteht.
- Gemäß weiteren offenbarten Ausführungsformen weist ein Verfahren zur Herstellung eine Induktors die folgenden Schritte auf: Bereitstellen eines Verkapselungsmaterials; Einbetten eines ferromagnetischen Kerns in das Verkapselungsmaterial; und Einbetten einer Mehrzahl von Metallschichten in das Verkapselungsmaterial, sodass sie um den ferromagnetischen Kern verlaufen, sodass ein Induktor entsteht. Außerdem wird eine Mehrzahl von Verbindungsschichten in das Verkapselungsmaterial eingebettet, wobei die Mehrzahl von Verbindungsschichten so konfiguriert ist, dass sie den hergestellten Induktor mit einem IC-Chip verbindet.
- Gemäß noch weiteren offenbarten Ausführungsformen umfasst ein Verfahren zur Herstellung eines Induktors das Einbetten eines IC-Chips in eine Formmasse. Es wird eine erste dielektrische Schicht hergestellt, und in der ersten dielektrischen Schicht wird eine erste Metallschicht hergestellt. Über der ersten dielektrischen Schicht wird eine zweite dielektrische Schicht hergestellt, und in der zweiten dielektrischen Schicht werden ein ferromagnetischer Kern und eine Mehrzahl von Durchkontaktierungen hergestellt. Die Durchkontaktierungen sind auf einer ersten und einer zweiten Seite des ferromagnetischen Kerns angeordnet. Über der zweiten dielektrischen Schicht wird eine dritte dielektrische Schicht hergestellt, und in der dritten dielektrischen Schicht wird eine zweite Metallschicht hergestellt. Die erste Metallschicht, die zweite Metallschicht und die Durchkontaktierungen werden elektrisch so verbunden, dass sie um den ferromagnetischen Kern verlaufen, sodass ein Induktor entsteht. Der IC-Chip wird mit dem Induktor elektrisch verbunden.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Struktur mit: einem Verkapselungsmaterial; einem ferromagnetischen Kern in dem Verkapselungsmaterial; und einer Mehrzahl von Metallschichten in dem Verkapselungsmaterial, die eine Induktorspule bilden, die um den ferromagnetischen Kern verläuft, sodass ein Induktor entsteht.
- Struktur nach
Anspruch 1 , wobei das Verkapselungsmaterial Folgendes umfasst: eine erste dielektrische Schicht, in der eine erste der Mehrzahl von Metallschichten angeordnet ist; eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht einen darin befindlichen ferromagnetischen Kern aufweist und eine Mehrzahl von Durchkontaktierungen auf einer ersten und einer zweiten Seite des ferromagnetischen Kerns definiert; und eine dritte dielektrische Schicht über der zweiten dielektrischen Schicht, wobei in der dritten dielektrischen Schicht eine zweite der Mehrzahl von Metallschichten angeordnet ist, wobei die Mehrzahl von Durchkontaktierungen die erste und die zweite Metallschicht elektrisch verbindet. - Struktur nach
Anspruch 1 oder2 , die weiterhin eine Mehrzahl von Verbindungsschichten in dem Verkapselungsmaterial aufweist. - Struktur nach einem der vorhergehenden Ansprüche, die weiterhin einen IC-Chip (IC: integrierter Schaltkreis) aufweist, der in einer Formmasse verkappt ist, wobei die Formmasse an dem Verkapselungsmaterial befestigt ist und der IC-Chip durch die Verbindungsschichten mit dem Induktor verbunden ist.
- Struktur nach einem der vorhergehenden Ansprüche, die weiterhin ein Package-Substrat aufweist, wobei das Verkapselungsmaterial an das Package-Substrat angelagert ist.
- Struktur nach einem der vorhergehenden Ansprüche, wobei der Induktor ein integriertes passives Bauelement (IPD) umfasst.
- Verfahren mit den folgenden Schritten: Bereitstellen eines Verkapselungsmaterials; Einbetten eines ferromagnetischen Kerns in das Verkapselungsmaterial; Einbetten einer Mehrzahl von Metallschichten in das Verkapselungsmaterial so, dass sie um den ferromagnetischen Kern verläuft, sodass ein Induktor entsteht; Einbetten einer Mehrzahl von Verbindungsschichten in das Verkapselungsmaterial, wobei die Mehrzahl von Verbindungsschichten derart eingerichtet ist, dass sie den Induktor mit einem IC-Chip verbindet.
- Verfahren nach
Anspruch 7 , das weiterhin Folgendes umfasst: Herstellen einer ersten dielektrischen Schicht; Herstellen einer ersten der Mehrzahl von Metallschichten in der ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Herstellen des ferromagnetischen Kerns in der zweiten dielektrischen Schicht; Herstellen einer Mehrzahl von Durchkontaktierungen in der zweiten dielektrischen Schicht; Herstellen einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; und Herstellen einer zweiten der Mehrzahl von Metallschichten in der dritten dielektrischen Schicht, wobei die erste Metallschicht, die zweite Metallschicht und die Durchkontaktierungen elektrisch verbunden werden, um eine Induktorspule herzustellen, die um den ferromagnetischen Kern verläuft. - Verfahren nach
Anspruch 8 , wobei das Einbetten der Mehrzahl von Verbindungsschichten Folgendes umfasst: Herstellen einer vierten dielektrischen Schicht; und Herstellen einer metallischen Umverteilungsschicht (RDL) in der vierten dielektrischen Schicht, die derart eingerichtet ist, dass sie den Induktor mit einem IC-Chip verbindet. - Verfahren nach einem der
Ansprüche 7 bis9 , das weiterhin Folgendes umfasst: Bereitstellen eines Package-Substrats; und Montieren der Verkapselungsschicht auf das Package-Substrat. - Verfahren nach einem der
Ansprüche 7 bis10 , das weiterhin Folgendes umfasst: Bereitstellen eines IC-Chips, der in einer Formmasse verkappt ist; und Verbinden des Induktors mit dem IC-Chip durch die Mehrzahl von Verbindungsschichten. - Verfahren nach
Anspruch 11 , wobei die Verkapselungsschicht über der Formmasse hergestellt wird. - Verfahren nach
Anspruch 12 , das weiterhin das Prüfen des IC-Chips vor dem Herstellen der Verkapselungsschicht über der Formmasse umfasst. - Verfahren nach einem der
Ansprüche 7 bis13 , das weiterhin das Bereitstellen eines Trägers umfasst, wobei das Verkapselungsmaterial auf dem Träger hergestellt wird. - Verfahren nach einem der
Ansprüche 7 bis14 , wobei der IC-Chip mit der Mehrzahl von Verbindungsschichten verbunden wird, nachdem der Induktor hergestellt worden ist, der in das Verkapselungsmaterial eingebettet ist. - Verfahren nach
Anspruch 15 , das weiterhin das Trennen des Verkapselungsmaterials von dem Träger nach dem Verbinden des IC-Chips mit der Mehrzahl von Verbindungsschichten umfasst. - Verfahren nach einem der
Ansprüche 7 bis16 , das weiterhin Folgendes umfasst: Herstellen einer Mehrzahl von dielektrischen Schichten; Herstellen einer Mehrzahl von metallischen Umverteilungsschichten (RDLs) in der Mehrzahl von dielektrischen Schichten; Einbetten eines IPD-Induktors in das Verkapselungsmaterial; und Verbinden des IPD-Induktors mit der Mehrzahl von RDLs. - Verfahren mit den folgenden Schritten: Einbetten eines IC-Chips in eine Formmasse; Herstellen einer ersten dielektrischen Schicht; Herstellen einer ersten Metallschicht in der ersten dielektrischen Schicht; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Herstellen eines ferromagnetischen Kerns und einer Mehrzahl von Durchkontaktierungen in der zweiten dielektrischen Schicht, wobei die Durchkontaktierungen auf einer ersten und einer zweiten Seite des ferromagnetischen Kerns angeordnet sind; Herstellen einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; Herstellen einer zweiten Metallschicht in der dritten dielektrischen Schicht, wobei die erste Metallschicht, die zweite Metallschicht und die Durchkontaktierungen elektrisch so verbunden werden, dass sie um den ferromagnetischen Kern verlaufen und dass ein Induktor entsteht; und elektrisches Verbinden des IC-Chips mit dem Induktor.
- Verfahren nach
Anspruch 18 , wobei die erste dielektrische Schicht über der Formmasse hergestellt wird. - Verfahren nach
Anspruch 18 oder19 , wobei der IC-Chip, der in die Formmasse eingebettet ist, an der ersten dielektrischen Schicht befestigt wird, nachdem der Induktor hergestellt worden ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/008,948 US11158448B2 (en) | 2018-06-14 | 2018-06-14 | Packaging layer inductor |
US16/008,948 | 2018-06-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018119133A1 true DE102018119133A1 (de) | 2019-12-19 |
DE102018119133B4 DE102018119133B4 (de) | 2022-08-04 |
Family
ID=68724605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018119133.2A Active DE102018119133B4 (de) | 2018-06-14 | 2018-08-07 | Packaging-Schicht-Induktor und Verfahren zur Herstellung |
Country Status (5)
Country | Link |
---|---|
US (1) | US11158448B2 (de) |
KR (3) | KR20190141560A (de) |
CN (1) | CN110610926B (de) |
DE (1) | DE102018119133B4 (de) |
TW (1) | TWI714120B (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108809079B (zh) | 2017-05-05 | 2019-11-05 | 台达电子企业管理(上海)有限公司 | 功率变换器、电感元件以及电感切除控制方法 |
US20200091053A1 (en) * | 2018-09-14 | 2020-03-19 | Intel Corporation | Integrated circuit package supports having inductors with magnetic material |
US11676756B2 (en) * | 2019-01-07 | 2023-06-13 | Delta Electronics (Shanghai) Co., Ltd. | Coupled inductor and power supply module |
US11450595B2 (en) * | 2019-12-27 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package device with integrated inductor and manufacturing method thereof |
CN111863753A (zh) * | 2020-07-10 | 2020-10-30 | 泓林微电子(昆山)有限公司 | 一种器件封装结构及制备方法 |
CN112864136B (zh) * | 2021-01-14 | 2023-04-18 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
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-
2018
- 2018-06-14 US US16/008,948 patent/US11158448B2/en active Active
- 2018-08-07 DE DE102018119133.2A patent/DE102018119133B4/de active Active
- 2018-10-17 KR KR1020180123859A patent/KR20190141560A/ko active Application Filing
-
2019
- 2019-02-02 CN CN201910106363.6A patent/CN110610926B/zh active Active
- 2019-06-11 TW TW108120157A patent/TWI714120B/zh active
-
2021
- 2021-03-15 KR KR1020210033193A patent/KR20210032353A/ko not_active IP Right Cessation
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2022
- 2022-05-13 KR KR1020220058854A patent/KR102439960B1/ko active IP Right Grant
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Publication number | Publication date |
---|---|
KR20190141560A (ko) | 2019-12-24 |
US20190385775A1 (en) | 2019-12-19 |
KR20210032353A (ko) | 2021-03-24 |
CN110610926A (zh) | 2019-12-24 |
KR20220068969A (ko) | 2022-05-26 |
CN110610926B (zh) | 2021-09-03 |
DE102018119133B4 (de) | 2022-08-04 |
US11158448B2 (en) | 2021-10-26 |
TW202002183A (zh) | 2020-01-01 |
KR102439960B1 (ko) | 2022-09-02 |
TWI714120B (zh) | 2020-12-21 |
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