KR20210032353A - 패키징층 인덕터 - Google Patents

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KR20210032353A
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dielectric layer
forming
inductor
chips
metal
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KR1020210033193A
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알랜 로스
닉 삼라
잉-치이 수
에릭 소넨
스테판 루수
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

IC 디바이스 패키징 구조물 내에 인덕터가 형성된다. 구조물은 캡슐화 재료를 포함하고, 캡슐화 재료 내에 강자성 코어가 있다. 인덕터를 형성하도록 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하는 복수의 금속층들이 캡슐화 재료 내에 제공된다.

Description

패키징층 인덕터{PACKAGING LAYER INDUCTOR}
본 발명은 패키징층 인덕터에 관한 것이다.
많은 전기 응용들에서 자기 인덕터들이 사용된다. 예를 들어, 전압 레귤레이터가 입력 전압을 상이한 출력 전압으로 변환한다. 다양한 집적 회로 응용들에서 전력 관리가 필수적인 기능이다. 일반적인 집적 회로(integrated circuit; IC)는 반도체 다이(die) 상에 형성되는 많은 수의 상호연결된 컴포넌트들에 의해 형성되는 다양한 시스템들을 포함할 수 있고, 그러한 집적 시스템들에 대한 전력 요건들이 광범위하게 변화할 수 있다.
일부 전압 레귤레이터들에서, 스위칭 디바이스의 듀티 사이클이 부하에 얼마나 많은 전력이 출력될지를 결정한다. 펄스 폭 변조가 출력 전압의 평균값을 제어한다. 에너지 저장 엘리먼트로서 역할하는 인덕터에 전압 레귤레이터의 출력이 연결된다. 인덕터가 일반적으로 전력 레귤레이터 IC에 연결되는 별도의 컴포넌트이지만, IC들로서 많은 전압 레귤레이터 배열들이 이용가능하다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로(IC) 디바이스의 예시의 양태들을 예시하는 블록도이다.
도 2는 일부 실시예들에 따른 인덕터를 포함하는 패키징 구조물의 예시를 예시하는 블록도이다.
도 3은 일부 실시예들에 따른 패키징 구조물 내에 인덕터를 형성하기 위한 방법의 예시를 예시하는 프로세스 흐름도이다.
도 4는 일부 실시예들에 따른 캡슐화(encapsulation) 재료 내에 형성된 인덕터의 예시의 양태들을 개념적으로 예시하는 3D 사시도이다.
도 5 내지 도 11은 일부 실시예들에 따른 IC 디바이스 패키징 구조물 내에 인덕터를 형성하기 위한 방법의 예시를 예시한다.
도 12 내지 도 17은 일부 실시예들에 따른 IC 디바이스 패키징 구조물 내에 인덕터를 형성하기 위한 방법의 다른 예시를 예시한다.
도 18 내지 도 20은 일부 실시예들에 따른 IC 디바이스 패키징 구조물 내에 인덕터를 형성하기 위한 방법의 추가 예시를 예시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
반도체 기술들의 진화로, 반도체 칩들/다이들이 점점 작아지고 있다. 그러면서, 더 많은 기능들이 반도체 다이들 내에 통합될 필요가 있다. 따라서, 반도체 다이들은 더 작은 면적들 내에 패킹되는(packed) 점점 더 많은 수의 I/O 패드들을 가질 필요가 있고, I/O 패드들의 밀도가 시간이 지남에 따라 빠르게 상승한다. 결과적으로, 반도체 다이들의 패키징이 더 어려워지고, 이는 패키징의 수율(yield)에 악영향을 줄 수 있다.
일부 패키지 기술들에서, 웨이퍼 상의 다이들은 소잉(sawing)되기 전에 패키징된다. 이 패키징 기술은 더 큰 스루풋 및 더 낮은 비용과 같은, 일부 바람직한 특징들을 갖는다. 또한, 언더 필(under fill) 또는 몰딩 화합물이 거의 필요되지 않는다. 그러나, 이 유형의 패키징 기술로는, 각각의 다이의 I/O 패드들이 개별 다이의 표면 바로 위의 영역에 제한된다. 그러나, 다이들의 제한된 면적들이 I/O 패드들의 피치로 인해, 가능한 I/O 패드들의 수를 제한한다. 패드들의 피치가 감소되면, 솔더 영역들이 서로 브리징되어(bridge) 회로 고장을 유발할 수 있다. 추가적으로, 고정된 볼 사이즈 요건 하에서, 솔더 볼들은 일정 사이즈를 가져야만 하고, 이는 결국 다이의 표면에 패킹될 수 있는 솔더 볼들의 수를 제한한다.
집적 팬 아웃(Integrated fan-out; InFO) 패키지들이 다이의 실리콘 면적 위에 수용될 수 있는 I/O 패드들 및 솔더 볼들보다 많은 I/O 패드들 및 솔더 볼들을 허용한다. InFO 패키지들로, 하나 이상의 다이가 (몰딩 화합물과 같은) 패키징 재료 내에 임베딩되고, 패키징 재료 내에 재배선층들이 형성된다. 이는 신호들이 다이의 실리콘 면적보다 큰 영역들로 팬 아웃되도록 하고, I/O 패드들 및 볼들이 패키지 레벨에서의 증가된 핀 수를 위해 실리콘 다이 풋프린트(footprint)의 팬 아웃 영역 외측에 재배선될 수 있다.
많은 전자 회로들에 인덕터들이 요구된다. 전자 시스템들은 일반적으로 기판 상에 마운팅되는 많은 수의 상호연결된 컴포넌트들에 의해 형성되는 많은 시스템들을 포함하고, 그러한 집적 시스템들에 대한 전력 요건들이 광범위하게 변화할 수 있다. 따라서, 그러한 변화되는 전력 요건들을 만족시키기 위해 전력 레귤레이션이 필수적이다. 도 1은 본 개시의 양태들에 따른 IC 디바이스(10)의 예시를 예시하는 블록도이다. 도 1에 도시된 예시는 패키지 구조물(101) 내의 인덕터(100)와 함께 전압 레귤레이터 회로(12)를 포함한다. 일부 실시예들에서, 구조물(101)은 InFO 패키징 기술들을 사용하여 구성된다. 전압 레귤레이터(12)에서, 스위칭 디바이스의 듀티 사이클이 부하(14)에 얼마나 많은 전력이 출력될지를 결정한다. 펄스 폭 변조가 출력 전압의 평균값을 제어한다. 에너지 저장 엘리먼트로서 역할하는 인덕터(100)에 전압 레귤레이터의 출력이 연결된다.
인덕터(100)는 IC 디바이스(10)의 InFO층들 내에 형성된다. 일부 공지된 인덕터 응용들에서 사용되는 별도의 인덕터들은 제품(product)들의 높은 레벨들의 집적도로 인해 필수적인 고성능 전력 관리를 위해 필요되는 풋프린트를 초과할 수 있다. 일반적으로 하나 이상의 금속층 상에 형성되는 나선형(spiral) 인덕터들이 또한 큰 풋프린트들, 또한 큰 저항을 일으킬 수 있다. 이와 같이, 이들은 전압 변환기들에서 제한된 기능을 가질 수 있다. 자기적으로 향상된 솔레노이드들과 비교하여 에어 코어 솔레노이드 인덕터들이 면적당 더 낮은 인덕터값들을 일으킬 수 있다.
IC 디바이스(10)의 InFO층들 내에 형성되는 인덕터(100)는 실리콘 제조의 백 엔드 오브 라인(back end of line; BEOL) 단계들에서 구성되는 유사한 사이즈의 인덕터들보다 낮은 저항을 허용한다. 또한, 본원에서 개시되는 인덕터들의 일부 예시들은 에어 코어 인덕터들과 비교하여 단위 면적당 더 높은 인덕턴스를 가질 수 있다. 또한, InFO층들 내에 형성되는 개시되는 인덕터들은, 인덕터들이 연관 실리콘 칩의 조밀한 전력 전달 네트워크로부터 더 떨어져 배치되기 때문에, 실리콘 프로세스의 금속층들 내에 위치되는 임베딩된 인덕터들에 의해 유발되는 자기적 간섭을 감소시킨다.
도 2는 IC 디바이스(10)의 예시의 추가 양태들을 예시하는 블록도이다. 디바이스(10)는 인덕터(100)가 캡슐화 재료(110) 내에 형성되고 임베딩되도록 하는 InFO과 같은 패키징 기술로 구성되는 인덕터(100)를 포함한다. 도 2에 도시된 실시예는 전압 레귤레이터(12)와 같은 다양한 전자 회로들을 구현하는 하나 이상의 완전 제조된 IC 칩(120)을 갖는다. IC 칩들(120) 위에 캡슐화 재료(110)의 다양한 층들이 위치된다. 일부 실시예들에서, IC 칩들(120)은 패키징 프로세스 전에 테스팅된다. 이 IC 칩들은 이어서 InFO 패키징 프로세스들에 따른 구조적 지지를 위해 몰딩 화합물(122)에 의해 둘러싸인다.
도 3은 디바이스(10)를 생산하기 위한 예시적인 프로세스(200)의 양태들을 일반적으로 예시하는 흐름도이다. 블록(210)에서, 캡슐화 재료(110)가 제공되고, 블록(212)에서 캡슐화 재료(110) 내에 강자성(ferromagnetic) 코어가 임베딩된다. 블록(214)에서, 인덕터(100)를 형성하기 위해 강자성 코어 둘레에서 연장되는 캡슐화 재료 내의 복수의 금속층들에 의해 인덕터 코일이 형성된다. 아래에서 더 논의되는 바와 같이, 일부 개시되는 예시들에서 인덕터 코일의 부분들은 강자성 코어의 형성 전에 형성되고, 일부 예시들에서 인덕터 코일 또는 인덕터 코일의 부분들은 강자성 코어와 동시에 형성된다. 또한, 블록(216)에서, 인덕터(100)를 IC 칩(들)(120)에 커플링하도록 구성되는 복수의 상호연결층들이 캡슐화 재료 내에 형성된다.
도 4는 캡슐화 재료(110) 내에 형성되는 인덕터(100)의 추가 양태들을 예시하는 3D 사시도이다. 도 3에 도시된 구조물(101)은 캡슐화 재료(110) 내에 형성된 2개의 인덕터들(100)의 예시들을 예시한다. 인덕터들(100)은 강자성 코어(140)를 각각 포함한다. 인덕터 코일을 형성하는 금속층들은 코어(140) 아래에 위치되는 제 1 금속층들(134) 및 코어(140) 위에 위치되는 제 2 금속층들(144)을 포함한다. 코어(140)의 양 측부에 금속으로 충전된(metal-filled) 비아들(142)이 위치되고 제 1 및 제 2 금속층들(134, 144)을 연결하여 코어(140) 둘레에서 연장되는 인덕터 코일을 형성한다.
도 5 내지 도 11은, InFO과 같은 패키징 기술로 인덕터(100)가 구성된, 개시되는 실시예들에 따른 디바이스 구조물(10)을 제조하기 위한 방법의 예시를 예시한다. 도 5에서, 하나 이상의 완전 제조된 IC 칩들(120)이 제공되고, 후속 프로세스들에서 다양한 패키징층들이 이들의 최상부에 퇴적된다. 일부 구현예들에서, IC 칩들(120)은 이들 상에 후속 층들을 퇴적하기 전에 기능적으로 테스팅되고 검증되었다. 칩들(120)은 구조적 지지를 위해 몰딩 화합물(122)에 의해 둘러싸인다. 몰딩 화합물(122)은 폴리머 기반 재료일 수 있고, 예를 들어 몰딩 화합물, 몰딩 언더 필, 에폭시, 및/또는 레진을 포함할 수 있다. 일부 예시들에서, 캡슐화 재료(122)의 최상면은 IC 칩들(120)의 최상 단부들과 동일한 높이에 있고, 이는 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 프로세스들을 통해 달성될 수 있다.
도 6에서, 몰딩 화합물(122) 및 IC 칩들(120) 상에 유전체층(126)이 퇴적된다. 유전체층(126) 내에 비아 홀들(128)이 형성되고, 비아 홀들(128)이 금속으로 충전되어 IC 칩들(120)에의 도전성 연결들을 제공한다. 유전체층(126)은 PBO, 폴리이미드 등과 같은 폴리머, 또는 대안적으로 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성될 수 있다. 유전체층(126)은 스핀 코팅, 화학적 기상 증착(chemical vapor deposition; CVD), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다.
도 7에 도시된 바와 같이, 금속으로 충전된 비아들(128)을 포함하는 유전체층(126)에는 재분배 라인(redistribution line; RDL)들(130)을 포함하는 패키지 금속층이 이어진다. RDL들(130)은 유전체층(126) 위의 금속 트레이스들(금속 라인들)을 포함하고 비아들(128)에 연결된다. RDL들은 유전체 퇴적 및 에칭을 통해 형성될 수 있고, 금속층 구성에 일반적인 금속 퇴적이 이어진다. 금속 라인들(130) 및 비아들(128)을 형성하기 위한 예시로서, 유전체층(126) 위에 시드층(미도시)이 형성된다. 일부 실시예들에서, 시드층은 단일층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층, 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 물리적 기상 증착(physical vapor deposition; PVD) 등을 사용하여 형성될 수 있다. 이어서 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 RDL들(128, 130)의 패턴에 대응한다. 패터닝은 포토레지스트를 통해, 시드층을 노출시키는 개구부들을 형성한다. 포토레지스트의 개구부들 내에 그리고 시드층의 노출된 부분들 상에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 도전성 재료가 형성되지 않은 시드층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 허용가능한 애싱(ashing) 또는 스트리핑(stripping) 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 가령 습식 또는 건식 에칭에 의해, 가령 허용가능한 에칭 프로세스를 사용함으로써, 시드층의 노출된 부분들이 제거된다. 시드층의 남아있는 부분들 및 도전성 재료가 RDL 비아들 및 라인들(128, 130)을 형성한다.
도 8에서, 추가 금속층들을 형성하기 위해 위에서 설명된 단계들이 기본적으로 반복된다. 더 구체적으로, 다른 유전체층(126)이 형성되고, 추가 RDL 비아들(132) 및 금속 라인들(134)이 형성된다. 도 8에 도시된 RDL들(134)이 패터닝되어, 디바이스(10)의 패키징층들의 캡슐화 재료 내에 임베딩되는 인덕터 코일들의 바닥부를 형성한다. 따라서, 도 3과 관련하여 언급된 바와 같이, 인덕터 코일들의 부분들은 인덕터의 강자성 코어가 형성되기 전에 형성된다.
이제 도 9를 참조하면, 인덕터 코일의 저부를 형성하는 금속층(134)을 형성한 후, 인덕터(100)의 코어를 형성하기 위한 위에서 설명된 방식으로 다른 유전체층(126)이 퇴적되고 CZT와 같은 강자성 재료(140)가 퇴적된다. 인덕터 코어를 형성하는 강자성 재료(140)와 일반적으로 평행하게 위치되는 비아들(142)이 형성된다. 이와 같이, 이 층 내의 비아들(142)이 금속층들(134)과 함께 인덕터 코일의 일부를 형성한다. 환언하면, 도 3과 관련하여 위에서 언급된 바와 같이, 예시된 예시에서 인덕터 코일들의 추가 부분들이 인덕터의 강자성 코어와 동시에 형성된다.
이 프로세스들이 더 반복되고, 도 10은 추가 유전체층들(126)을 도시하며, 여기서 인덕터(100)의 상부를 형성하는 다른 금속층(144)이 퇴적된다. 구조물(101)의 외부로의 도전성 상호연결부들을 제공하도록 금속층(144)의 최상부에 추가 비아들(146)이 형성된다. 따라서, 도 10은 캡슐화 재료(110) 내에 형성되는 인덕터(100)와 IC 칩들(120) 사이의 전기적 연결들을 제공하는 비아들(128) 및 금속 라인들(130)을 포함하는 RDL들을 예시한다. 금속 라인들(134 및 144)은 강자성 인덕터 코어(140) 둘레에서 연장되는 인덕터 코일을 비아들(142)과 함께 형성하고, 비아들(146)은 캡슐화 재료(110)의 상면에 도전성 상호연결부들을 제공한다. 인덕터 금속층들 위에 그리고/또는 아래에 추가 금속층들이 추가되거나 또는 인덕터 금속층들 위에서 그리고/또는 아래에서 추가 금속층들이 제거될 수 있고, 인덕터(100)를 구성하기 위해 사용된 금속층들이 또한 라우팅 또는 인덕터를 필요로 하지 않는 구조물(101)의 섹션들에 대한 다른 목적들을 위해 사용될 수 있다.
도 11에서, 구조물(10)에 도전성 커넥터들(148)이 추가되고 구조물(10)은 이어서 패키지 기판(150)에 마운팅될 수 있다. 도전성 커넥터들(148)은 BGA 커넥터들, 솔더 볼들, 금속 필러(pillar)들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프들 등일 수 있다. 도전성 커넥터들(148)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터들(148)은 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 그러한 통상적으로 사용되는 방법들을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조물 상에 솔더층이 형성되면, 재료를 원하는 범프 형태들로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예들에서, 도전성 커넥터들(148)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필러와 같은) 금속 필러들일 수 있다. 금속 필러들은 솔더가 없을 수 있고 실질적으로 수직인 측벽들을 가질 수 있다.
다른 예시들에서, 패키지 구조물(101)은 초기에 가령 HDMI(Heterogeneous Device and Module Integration) 프로세스에 의해 IC 칩들(120)과 분리적으로 구성된다. IC 칩들(120)은 이어서 분리적 프로세싱 단계에서 통합/부착된다. 그러한 예시들에서, 기본적으로 이전에 개시된 방법과 반대 순서로 구축되는 패키징 구조물(101)을 구축하기 위해 재사용가능 캐리어가 사용된다. 도 12 내지 도 17은 그러한 프로세스의 예시를 예시한다.
이제 도 12를 참조하면, 재사용가능 캐리어(160)가 제공된다. 일부 예시들에서, 캐리어(160) 상에 릴리즈층(미도시)이 형성될 수 있다. 재사용가능 캐리어(160)는 글래스 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 또한, 캐리어(160)는, 캐리어(160) 상에 다수의 패키지들이 동시에 형성될 수 있도록 하는 웨이퍼일 수 있다. 릴리즈층은, 후속 단계들에서 형성될 그 위에 있는 구조물들로부터 캐리어(160)와 함께 제거될 수 있는 폴리머 기반 재료로 형성될 수 있다. 일부 실시예들에서, 릴리즈층(102)은 LTHC(light-to-heat-conversion) 릴리즈 코팅과 같이, 가열될 때 자신의 접착 특성을 잃는 에폭시 기반 열 릴리즈 재료이다. 다른 실시예들에서, 릴리즈층은 자외선(ultra-violet; UV) 광에 노출될 때 자신의 접착 특성을 잃는 자외선(UV) 아교(glue)일 수 있다. 릴리즈층은 액체로서 디스펜싱되고(dispensed) 경화될 수 있거나, 캐리어(160) 상에 라미네이팅되는 라미네이트막일 수 있거나, 또는 유사한 것일 수 있다.
위에서 설명된 유전체층(126)이 캐리어(160) 상에 퇴적된다. 이어서 유전체층(126)이 에칭되어 금속으로 충전되는 비아들(146)을 형성한다. 위에서 설명된 이전의 예시에서와 같이, 도 12 내지 도 17과 관련하여 지칭되는 유전체층들(126)은 PBO, 폴리이미드 등과 같은 폴리머, 또는 대안적으로 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성될 수 있다. 추가적으로, 도 12 내지 도 17에 도시된 유전체층들(126)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 도 5 내지 도 10에 도시된 프로세스와 반대 순서로 층들이 형성되기 때문에, 비아들(146)이 도 11에 도시된 바와 같은 패키지 구조물(101)의 외측 표면에 상호연결부들을 제공한다는 점을 유념한다.
도 13에서, 추가 유전체층(126)이 퇴적되고, 유전체 퇴적 및 에칭에 이은 금속 퇴적을 통해 금속층(144)이 형성된다. 금속층(144)은 인덕터(100)의 저부를 포함하도록 패터닝된다.
유전체층들 내에 금속층(144) 및 다른 금속 피처들을 형성하기 위한 예시로서, 유전체층(126) 위에 시드층(미도시)이 형성된다. 일부 실시예들에서, 시드층은 단일층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층, 및 티타늄층 위의 구리층을 포함한다. 시드층은, 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속층(144)의 패턴에 대응한다. 패터닝은 포토레지스트를 통해, 시드층을 노출시키는 개구부들을 형성한다. 포토레지스트의 개구부들 내에 그리고 시드층의 노출된 부분들 상에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 도전성 재료가 형성되지 않은 시드층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 가령 습식 또는 건식 에칭에 의해, 가령 허용가능한 에칭 프로세스를 사용함으로써, 시드층의 노출된 부분들이 제거된다. 시드층의 남아있는 부분들 및 도전성 재료가 금속층(144)을 형성한다.
도 14에 도시된 바와 같이, 다른 유전체층(126)이 퇴적되고 CZT와 같은 강자성 재료(140)가 퇴적되어 인덕터(100)의 코어를 형성한다. 또한 인덕터 코일을 형성하기 위해, 퇴적된 강자성 재료(140)의 양 측부에 위치되는 비아들(142)이 또한 형성된다. 도 15에서, 비아들(142)에 의해 금속층(144)에 연결되는 금속층(134)이 형성되어 강자성 코어 재료(140) 둘레에서 연장되는 인덕터 코일을 형성하여 인덕터(100)를 형성한다. 금속층들 및 비아들은 위에서 설명된 방식으로 형성될 수 있다.
도 16은 유전체층(126) 내의 추가 비인덕터(non-inductor) 금속 및 비아층들(132, 130 및 128)을 예시한다. 이 RDL층들은 도 16에 도시된 바와 같이 구조물(101)의 외측 상면에 상호연결부들을 제공한다. 패키지 구조물(101) 내에 형성된 인덕터(100)를 IC 칩들(120)에 연결하는 것에 추가하여, 구조물(101)을 IC 칩들(120)에 연결하기 전에, 패키징 캡슐화 재료(110) 내에 형성된 인덕터(100), 금속 커넥터들, 및 다른 전기적 구조물들을 테스팅하기 위해 테스팅 프로브들(162)이 이 상호연결부들에 커플링될 수 있다. 도 12 내지 도 16에 도시된 프로세스에 따라 생산된 패키지 구조물(101)은, IC 칩들(120)에 부착되기 전에 인덕터(들)(100)뿐만 아니라 패키지(100)의 다른 양태들을 테스팅할 수 있도록 한다. 이는, 작동하는 인덕터들(100)을 갖는 패키지들만이 IC 칩들(120)에 부착되기 때문에, 더 높은 전체 생산 수율을 제공할 수 있다.
따라서, 패키징 구조물(101)이 테스팅되면, 도 17에 도시된 바와 같이 이 패키징 구조물(101)이 하나 이상의 IC 칩들(120)에 부착되고, 캐리어(160)가 제거된다. 칩들(120)은 구조적 지지를 위해 몰딩 화합물(122)에 의해 둘러싸인다. 몰딩 화합물(122)은 폴리머 기반 재료일 수 있고, 예를 들어 몰딩 화합물, 몰딩 언더 필, 에폭시, 및/또는 레진을 포함할 수 있다. 일부 예시들에서, 캡슐화 재료(122)의 최상면은 IC 칩들(120)의 최상 단부들과 동일한 높이에 있고, 이는 예를 들어 CMP 프로세스를 통해 달성될 수 있다. 도전성 커넥터들(148)이 추가되고, 캡슐화 재료(110) 내에 임베딩된 인덕터(100)를 포함하는 패키징 구조물(101)은 이어서 도 11과 관련하여 위에서 설명된 방식으로 패키지 구조물(150)에 부착될 수 있다. 위에서 논의된 예시에서와 같이, 인덕터(100)를 형성하는 금속층들 위에/아래에 추가 금속층들이 추가되고/인덕터(100)를 형성하는 금속층들 위에서/아래에서 추가 금속층들이 제거될 수 있다. 또한, 인덕터(100)를 형성하기 위해 사용된 금속층들은 라우팅 또는 인덕터들을 필요로 하지 않는 패키지 구조물(101)의 섹션들에 대한 다른 목적들을 위해 사용될 수 있다.
도 18 내지 도 20은 인덕터(100)가 집적 수동 디바이스(Integrated Passive Device; IPD)들로서 구현되는 다른 예시를 예시한다. 그러한 IPD 디바이스들은, 예를 들어 당업자에게 잘 알려진 BEOL(back-end-of-line) 반도체 제조 프로세스들에 의해 형성된 “온 칩(on-chip)” 인덕터를 포함할 수 있다. 또한, 도 18 및 도 19에 개시된 예시는 HDMI 프로세스와 같이 초기에 IC 칩들(120)과 분리적으로 구성된다. IC 칩들(120)은 이어서 분리적 프로세싱 단계에서 통합/부착된다.
도 18에서, 위에서 설명된 것과 같은 재사용가능 캐리어(160)가 제공된다. 일부 예시들에서, 캐리어(160) 상에 릴리즈층(미도시)이 형성될 수 있다. 재사용가능 캐리어(160)는 글래스 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 또한, 캐리어(160)는, 캐리어(160) 상에 다수의 패키지들이 동시에 형성될 수 있도록 하는 웨이퍼일 수 있다. 릴리즈층은, 후속 단계들에서 형성될 그 위에 있는 구조물들로부터 캐리어(160)와 함께 제거될 수 있는 폴리머 기반 재료로 형성될 수 있다. 일부 실시예들에서, 릴리즈층(102)은 LTHC 릴리즈 코팅과 같이, 가열될 때 자신의 접착 특성을 잃는 에폭시 기반 열 릴리즈 재료이다. 다른 실시예들에서, 릴리즈층은 UV 광에 노출될 때 자신의 접착 특성을 잃는 UV 아교일 수 있다. 릴리즈층은 액체로서 디스펜싱되고 경화될 수 있거나, 캐리어(160) 상에 라미네이팅되는 라미네이트막일 수 있거나, 또는 유사한 것일 수 있다. 이전에 개시된 예시들과 연관하여 개시된 바와 같이 복수의 유전체층들(126)이 퇴적된다. 더 구체적으로, 도 18 내지 도 20의 예시에 도시된 유전체층들(126)은 PBO, 폴리이미드 등과 같은 폴리머, 또는 대안적으로 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성될 수 있다. 도 18 내지 도 20에 도시된 유전체층들(126)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속 라인들(170) 및 비아들(172)을 포함하는 금속 RDL 구조물들이 유전체 캡슐화 재료(110) 내에 형성된다. 일부 예시들에서, 금속 라인들(170) 및 비아들(172)은, 유전체층(126) 위에 시드층(미도시)이 형성되는 프로세스에 의해 형성된다. 일부 실시예들에서, 시드층은 단일층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층, 및 티타늄층 위의 구리층을 포함한다. 시드층은, 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 형성될 금속 피처들의 패턴에 대응한다. 패터닝은 포토레지스트를 통해, 시드층을 노출시키는 개구부들을 형성한다. 포토레지스트의 개구부들 내에 그리고 시드층의 노출된 부분들 상에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 도전성 재료가 형성되지 않은 시드층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 가령 습식 또는 건식 에칭에 의해, 가령 허용가능한 에칭 프로세스를 사용함으로써, 시드층의 노출된 부분들이 제거된다. 시드층의 남아있는 부분들 및 도전성 재료가 금속 라인들(170) 및 비아들(172)을 형성한다.
도 19에 도시된 바와 같이, 상호연결부들(170, 172)의 이 블록들이 이어서 인덕터들로 제조된 IPD(180)와 나란히 위치된다. 상호연결 구조물들(170, 172)은 IPD 인덕터(180)에 연결되고, 일부 예시들에서 상호연결 구조물(170, 172)은 최종 조립 전에 테스팅될 수 있다. IPD 인덕터(180)를 포함하는 패키징 구조물(101)이 테스팅되면, 도 20에 도시된 바와 같이 이 패키징 구조물(101)이 하나 이상의 IC 칩들(120)에 부착되고, 캐리어(160)가 제거된다.
InFO층들과 같은 패키징 구조물들 내에 형성된 본원에서 개시된 인덕터들은 유사한 사이즈의 인덕터들보다 낮은 저항을 가능하게 한다. 또한, 이 인덕터들은 에어 코어 인덕터들과 비교하여 단위 면적당 더 높은 인덕턴스를 또한 갖는다. 또한, 개시된 실시예들은, 인덕터들이 연관 실리콘 칩의 조밀한 전력 전달 네트워크로부터 더 떨어져 배치되기 때문에, 실리콘 프로세스의 금속층들 내에 위치되는 임베딩된 인덕터들에 의해 유발되는 자기적 간섭을 감소시킨다. 또한 계속해서, 인덕터 제조를 기저(underlying) 칩 제조와 분리함으로써, 이 인덕터들이 많은 상이한 프로세스 세대들로부터의 칩들에 추가될 수 있다. 이는 인덕터 개발의 전체 비용을 감소시키고 제조에 대한 유연성을 추가한다.
개시된 실시예들은, 캡슐화 재료(캡슐화 재료 내에 강자성 코어가 있음)를 포함하는 패키징 구조물 내에 형성된 인덕터를 포함한다. 인덕터를 형성하도록 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하는 복수의 금속층들이 캡슐화 재료 내에 제공된다.
또한 개시되는 실시예들에 따르면, 인덕터를 형성하기 위한 방법은, 캡슐화 재료를 제공하는 단계, 캡슐화 재료 내에 강자성 코어를 임베딩하는 단계, 및 인덕터를 형성하도록 강자성 코어 둘레에서 연장되는 복수의 금속층들을 캡슐화 재료 내에 임베딩하는 단계를 포함한다. 캡슐화 재료 내에 복수의 상호연결층들이 또한 임베딩되고, 복수의 상호연결층들은 형성된 인덕터를 IC 칩에 커플링하도록 구성된다.
또한 개시되는 실시예들에 따르면, 인덕터를 형성하는 방법은 몰딩 화합물 내에 IC 칩을 임베딩하는 단계를 포함한다. 제 1 유전체층이 형성되고, 제 1 유전체층 내에 제 1 금속층이 형성된다. 제 1 유전체층 위에 제 2 유전체층이 형성되고, 제 2 유전체층 내에 강자성 코어 및 복수의 비아들이 형성된다. 비아들은 강자성 코어의 제 1 측부 및 제 2 측부 상에 위치된다. 제 2 유전체층 위에 제 3 유전체층이 형성되고, 제 3 유전체층 내에 제 2 금속층이 형성된다. 제 1 금속층, 제 2 금속층, 및 비아들은 강자성 코어 둘레에서 연장되고 인덕터를 형성하도록 전기적으로 연결된다. IC 칩이 인덕터에 전기적으로 연결된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 구조물에 있어서,
캡슐화(encapsulation) 재료;
상기 캡슐화 재료 내의 강자성(ferromagnetic) 코어;
인덕터를 형성하도록 상기 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하는, 상기 캡슐화 재료 내의 복수의 금속층들을 포함하는, 구조물.
실시예 2. 실시예 1에 있어서, 상기 캡슐화 재료는,
상기 복수의 금속층들 중 제 1 금속층을 내부에 갖는 제 1 유전체층;
상기 제 1 유전체층 위의 제 2 유전체층 - 상기 제 2 유전체층은 상기 강자성 코어를 내부에 갖고 상기 강자성 코어의 제 1 측부 및 제 2 측부 상의 복수의 비아들을 규정함 - ;
상기 제 2 유전체층 위에 있고 상기 복수의 금속층들 중 제 2 금속층을 내부에 갖는 제 3 유전체층을 포함하고,
상기 복수의 비아들은 상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하는 것인, 구조물.
실시예 3. 실시예 1에 있어서, 상기 캡슐화 재료 내의 복수의 상호연결층들을 더 포함하는, 구조물.
실시예 4. 실시예 3에 있어서,
몰딩 화합물(molding compound) 내에 패키징된 IC 칩을 더 포함하고,
상기 몰딩 화합물은 상기 캡슐화 재료에 부착되며,
상기 IC 칩은 상기 상호연결층들에 의해 상기 인덕터에 커플링되는 것인, 구조물.
실시예 5. 실시예 4에 있어서,
패키지 기판을 더 포함하고,
상기 패키지 기판에 상기 캡슐화 재료가 마운팅되는 것인, 구조물.
실시예 6. 실시예 1에 있어서, 상기 인덕터는 집적 수동 디바이스(integrated passive device; IPD)를 포함하는 것인, 구조물.
실시예 7. 방법에 있어서,
캡슐화 재료를 제공하는 단계;
상기 캡슐화 재료 내에 강자성 코어를 임베딩하는 단계;
인덕터를 형성하도록 상기 강자성 코어 둘레에서 연장되는 복수의 금속층들을 상기 캡슐화 재료 내에 임베딩하는 단계;
상기 캡슐화 재료 내에 복수의 상호연결층들 - 상기 복수의 상호연결층들은 상기 인덕터를 IC 칩에 커플링하도록 구성됨 - 을 임베딩하는 단계를 포함하는, 방법.
실시예 8. 실시예 7에 있어서,
제 1 유전체층을 형성하는 단계;
상기 제 1 유전체층 내에 상기 복수의 금속층들 중 제 1 금속층을 형성하는 단계;
상기 제 1 유전체층 위에 제 2 유전체층을 형성하는 단계;
상기 제 2 유전체층 내에 상기 강자성 코어를 형성하는 단계;
상기 제 2 유전체층 내에 복수의 비아들을 형성하는 단계;
상기 제 2 유전체층 위에 제 3 유전체층을 형성하는 단계;
상기 제 3 유전체층 내에 상기 복수의 금속층들 중 제 2 금속층을 형성하는 단계를 포함하고,
상기 제 1 금속층, 상기 제 2 금속층, 및 상기 비아들은 상기 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하도록 전기적으로 연결되는 것인, 방법.
실시예 9. 실시예 8에 있어서, 상기 복수의 상호연결층들을 임베딩하는 단계는,
제 4 유전체층을 형성하는 단계;
상기 인덕터를 IC 칩에 커플링하도록 구성되는 재배선 금속층(redistribution metal layer; RDL)을 상기 제 4 유전체층 내에 형성하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
패키지 기판을 제공하는 단계; 및
상기 패키지 기판 상에 상기 캡슐화 재료를 마운팅하는 단계를 더 포함하는, 방법.
실시예 11. 실시예 7에 있어서,
몰딩 화합물 내에 패키징된 IC 칩을 제공하는 단계; 및
상기 복수의 상호연결층들에 의해 상기 인덕터를 상기 IC 칩에 커플링하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 캡슐화 재료는 상기 몰딩 화합물 위에 형성되는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 몰딩 화합물 위에 상기 캡슐화 재료를 형성하기 전에 상기 IC 칩을 테스팅하는 단계를 더 포함하는, 방법.
실시예 14. 실시예 11에 있어서,
캐리어를 제공하는 단계를 더 포함하고,
상기 캡슐화 재료는 상기 캐리어 상에 형성되는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 IC 칩은, 상기 캡슐화 재료 내에 임베딩되는 상기 인덕터를 형성한 후 상기 복수의 상호연결층들에 연결되는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 IC 칩을 상기 복수의 상호연결층들에 연결한 후 상기 캡슐화 재료를 상기 캐리어로부터 분리하는 단계를 더 포함하는, 방법.
실시예 17. 실시예 7에 있어서,
복수의 유전체층들을 형성하는 단계;
상기 복수의 유전체층들 내에 복수의 재배선 금속층(RDL)들을 형성하는 단계;
상기 캡슐화 재료 내에 IPD 인덕터를 임베딩하는 단계; 및
상기 IPD 인덕터를 상기 복수의 RDL들에 연결하는 단계를 더 포함하는, 방법.
실시예 18. 방법에 있어서,
몰딩 화합물 내에 IC 칩을 임베딩하는 단계;
제 1 유전체층을 형성하는 단계;
상기 제 1 유전체층 내에 제 1 금속층을 형성하는 단계;
상기 제 1 유전체층 위에 제 2 유전체층을 형성하는 단계;
상기 제 2 유전체층 내에 강자성 코어 및 복수의 비아들 - 상기 비아들은 상기 강자성 코어의 제 1 측부 및 제 2 측부 상에 위치됨 - 들을 형성하는 단계;
상기 제 2 유전체층 위에 제 3 유전체층을 형성하는 단계;
상기 제 3 유전체층 내에 제 2 금속층을 형성하는 단계로서, 상기 제 1 금속층, 상기 제 2 금속층, 및 상기 비아들은 상기 강자성 코어 둘레에서 연장되고 인덕터를 형성하도록 전기적으로 연결되는 것인, 상기 제 2 금속층을 형성하는 단계; 및
상기 IC 칩을 상기 인덕터에 전기적으로 연결하는 단계를 포함하는, 방법.
실시예 19. 실시예 18에 있어서, 상기 제 1 유전체층은 상기 몰딩 화합물 위에 형성되는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 몰딩 화합물 내에 임베딩된 상기 IC 칩은 상기 인덕터가 형성된 후 상기 제 1 유전체층에 부착되는 것인, 방법.

Claims (10)

  1. 반도체 패키지 구조물에 있어서,
    최상면 및 바닥면을 포함하는 캡슐화(encapsulation) 재료;
    상기 캡슐화 재료 내의 강자성(ferromagnetic) 코어;
    인덕터를 형성하도록 상기 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하는, 상기 캡슐화 재료 내의 복수의 금속층들;
    상기 캡슐화 재료 내의 복수의 상호연결층들;
    몰딩 화합물(molding compound)에 의해 둘러싸인 복수의 IC 칩들을 포함하는 패키지; 및
    패키지 기판
    을 포함하고,
    상기 패키지의 상기 복수의 IC 칩들의 최상 단부와 상기 몰딩 화합물의 최상면과 동일한 높이에 있고,
    상기 복수의 IC 칩들의 최상 단부와 상기 몰딩 화합물의 최상면은 상기 캡슐화 재료의 바닥면에 직접적으로 접촉하며,
    상기 패키지의 상기 복수의 IC 칩들은 상기 상호연결층들에 의해 상기 인덕터에 커플링되며,
    상기 캡슐화 재료는 상기 캡슐화 재료의 최상면이 상기 패키지 기판에 직접 접촉하도록 상기 패키지 기판 상에 마운팅 되는 것인, 반도체 패키지 구조물.
  2. 제 1 항에 있어서, 상기 캡슐화 재료는,
    상기 복수의 금속층들 중 제 1 금속층을 내부에 갖는 제 1 유전체층;
    상기 제 1 유전체층 위의 제 2 유전체층 - 상기 제 2 유전체층은 상기 강자성 코어를 내부에 갖고 상기 강자성 코어의 제 1 측부 및 제 2 측부 상의 복수의 비아들을 규정함 - ;
    상기 제 2 유전체층 위에 있고 상기 복수의 금속층들 중 제 2 금속층을 내부에 갖는 제 3 유전체층을 포함하고,
    상기 복수의 비아들은 상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하는 것인, 반도체 패키지 구조물.
  3. 제 1 항에 있어서, 상기 인덕터는 집적 수동 디바이스(integrated passive device; IPD)를 포함하는 것인, 반도체 패키지 구조물.
  4. 반도체 패키지를 형성하는 방법에 있어서,
    최상면 및 바닥면을 포함하는 캡슐화 재료를 제공하는 단계;
    상기 캡슐화 재료 내에 강자성 코어를 임베딩하는 단계;
    인덕터를 형성하도록 상기 강자성 코어 둘레에서 연장되는 복수의 금속층들을 상기 캡슐화 재료 내에 임베딩하는 단계;
    상기 캡슐화 재료 내에 복수의 상호연결층들을 임베딩하는 단계;
    몰딩 화합물에 의해 둘러싸인 복수의 IC 칩들을 포함하는 패키지를 제공하는 단계로서, 상기 패키지의 상기 복수의 IC 칩들의 최상 단부는 상기 몰딩 화합물의 최상면과 동일한 높이에 있고, 상기 복수의 IC 칩들의 최상 단부와 상기 몰딩 화합물의 최상면은 상기 캡슐화 재료의 상기 바닥면에 직접적으로 접촉하는, 상기 패키지를 제공하는 단계;
    패키지 기판을 제공하는 단계 - 상기 캡슐화 재료는 상기 캡슐화 재료의 최상면이 상기 패키지 기판에 직접 접촉하도록 상기 패키지 기판 상에 마운팅 됨 -;
    상기 인덕터를 상기 복수의 상호연결층들에 의해 상기 패키지의 상기 복수의 IC 칩들에 커플링하는 단계를 포함하고,
    상기 캡슐화 재료는 상기 몰딩 화합물 위에 형성되는 것인, 반도체 패키지를 형성하는 방법.
  5. 제 4 항에 있어서,
    제 1 유전체층을 형성하는 단계;
    상기 제 1 유전체층 내에 상기 복수의 금속층들 중 제 1 금속층을 형성하는 단계;
    상기 제 1 유전체층 위에 제 2 유전체층을 형성하는 단계;
    상기 제 2 유전체층 내에 상기 강자성 코어를 형성하는 단계;
    상기 제 2 유전체층 내에 복수의 비아들을 형성하는 단계;
    상기 제 2 유전체층 위에 제 3 유전체층을 형성하는 단계;
    상기 제 3 유전체층 내에 상기 복수의 금속층들 중 제 2 금속층을 형성하는 단계를 더 포함하고,
    상기 제 1 금속층, 상기 제 2 금속층, 및 상기 비아들은 상기 강자성 코어 둘레에서 연장되는 인덕터 코일을 형성하도록 전기적으로 연결되는 것인, 반도체 패키지를 형성하는 방법.
  6. 제 4 항에 있어서,
    상기 몰딩 화합물 위에 상기 캡슐화 재료를 형성하기 전에 상기 복수의 IC 칩들을 테스팅하는 단계를 더 포함하는 것인, 반도체 패키지를 형성하는 방법.
  7. 제 4 항에 있어서,
    캐리어를 제공하는 단계를 더 포함하고,
    상기 캡슐화 재료는 상기 캐리어 상에 형성되는 것인, 반도체 패키지를 형성하는 방법.
  8. 제 4 항에 있어서,
    복수의 유전체층들을 형성하는 단계;
    상기 복수의 유전체층들 내에 복수의 재배선 금속층(RDL)들을 형성하는 단계;
    상기 캡슐화 재료 내에 IPD 인덕터를 임베딩하는 단계; 및
    상기 IPD 인덕터를 상기 복수의 RDL들에 연결하는 단계를 더 포함하는, 반도체 패키지를 형성하는 방법.
  9. 반도체 패키지를 형성하는 방법에 있어서,
    패키지를 형성하기 위해 몰딩 화합물 내에 복수의 IC 칩들을 임베딩하는 단계로서, 상기 복수의 IC 칩들의 최상 단부는 상기 몰딩 화합물의 최상면과 동일한 높이에 있는, 상기 복수의 IC 칩들을 임베딩하는 단계;
    제 1 유전체층을 형성하는 단계;
    상기 제 1 유전체층 내에 제 1 금속층을 형성하는 단계;
    상기 제 1 유전체층 위에 제 2 유전체층을 형성하는 단계;
    상기 제 2 유전체층 내에 강자성 코어 및 복수의 비아들 - 상기 비아들은 상기 강자성 코어의 제 1 측부 및 제 2 측부 상에 위치됨 - 을 형성하는 단계;
    상기 제 2 유전체층 위에 제 3 유전체층을 형성하는 단계;
    상기 제 3 유전체층 내에 제 2 금속층을 형성하는 단계로서, 상기 제 1 금속층, 상기 제 2 금속층, 및 상기 비아들은 상기 강자성 코어 둘레에서 연장되고 인덕터를 형성하도록 전기적으로 연결되는 것인, 상기 제 2 금속층을 형성하는 단계;
    패키지 기판을 형성하는 단계; 및
    상기 복수의 IC 칩들을 상기 인덕터에 전기적으로 연결하는 단계를 포함하고,
    상기 제 1 유전체층은 상기 몰딩 화합물 위에 형성되고, 상기 복수의 IC 칩들의 최상 단부와 상기 몰딩 화합물의 최상면은 상기 제 1 유전체층의 바닥 면에 직접적으로 접촉하며,
    상기 제 3 유전체층은 상기 제 3 유전체층의 최상면이 상기 패키지 기판에 직접 접촉하도록 상기 패키지 기판 상에 마운팅 되는 것인, 반도체 패키지를 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 몰딩 화합물 내에 임베딩된 상기 복수의 IC 칩들 각각의 제 1 측면은 상기 인덕터가 형성된 후 상기 제 1 유전체층에 부착되는 것인, 반도체 패키지를 형성하는 방법.
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