DE19517367A1 - Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-Modul - Google Patents
Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-ModulInfo
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Description
Die Erfindung betrifft ein Verfahren zum Anschließen der
Ausgangsbereiche eines Chips mit integrierter Schaltung und
einen unter Verwendung dieses Verfahrens gefertigten Mehr-
Chip-Modul. Bereiche, wie die vorstehend genannten Aus
gangsbereiche werden in der Fachsprache auch als "Pads"
bezeichnet. Diese Bezeichnung wird im folgenden ebenfalls
verwendet werden.
Am häufigsten sind die Verdrahtungs-Bereiche bzw. Verdrah
tungs-Pads integrierter Schaltungen am Umfang dieser Schal
tungen angeordnet. Dies ermöglicht kurze Verbindungen zu
dem die Schaltungen tragenden Substrat. Die Hauptausnahme
hiervon betrifft bestimmte Speicher: die Ausgangsbereiche
10 können an anderer Stelle als am Umfang angeordnet sein,
bspw. längs einer Mittelachse des Silizium-Chips 12 (Fig.
1 und 2).
Fig. 3 zeigt eine Anordnung der Bereiche bzw. Pads 14 in
zwei Reihen zu beiden Seiten der kurzen Achse des Chips 16;
einige optionelle, zu den axialen Bereichen bzw. Pads all
gemein redundante Bereiche bzw. Pads 18 können am Umfang
angeordnet sein (Fall von Chips, die mittels des sogenann
ten "Flip-Chip"- oder "C4"-Verfahrens montiert werden müs
sen). Diese Anordnungen sind zur Montage der Chips in um
gekehrter Stellung (Flip-Chip) vorgesehen oder zur Verdrah
tung eines metallischen Gitters ("lead frame"), das auf dem
Chip angeordnet ist und die Ausgänge eines aufgeformten
bzw. aufgegossenen Gehäuses bildet.
Eine derartige axiale Anordnung der Pads führt dazu, daß
die direkte Verdrahtung mittels Aluminium- oder Gold-Dräh
ten ("wire bonding"), wie sie herkömmlich eingesetzt wer
den, unmöglich ist.
Tatsächlich geben die Verdrahtungsnormen allgemein einen
Maximalabstand zwischen den Enden jedes angeschweißten
Drahtes vor. Dieser Maximalabstand muß bspw. kleiner sein
als das 125fache des Drahtdurchmessers (militärische Nor
men) oder als das 100fache des Durchmessers (Weltraum-Nor
men). Es ist offensichtlich, daß bei großen Chips (10 bis
20 mm lang und 6 bis 9 mm breit) die Verdrahtung mit normalen
Drähten (Durchmesser von 25 bis 38 µm), insbesondere in
der Konfiguration der Fig. 1, bei welcher ein Auffächern
der Drähte erforderlich ist, immer problematischer wird.
Und zwar sieht man am Beispiel der Fig. 4, daß die Drähte
d und d′ eine hänge von mehr als 5 mm erreichen können.
Ein zweiter Nachteil dieser axialen Anordnungen liegt da
rin, daß es unmöglich ist, die Chips gemäß den Verfahren
mit sogenannten "gekreuzten Paaren" (siehe EP-A-0 489 643)
übereinander zu montieren. Und zwar bedecken die oberen
Chips hierbei die Ausgangs-Pads der unteren Chips. Eine Art
und Weise, dieses Problem zu umgehen, konnte durch eine
dachziegelartige Montage von Chips mit verlegten Ausgängen
vorgeschlagen werden (siehe EP-A-0 614 190). Das Umleiten
bzw. Verlegen (reroutage) der Ausgänge wird mit Hilfe von
Abscheidungen dünner Polyimid/Kupfer-Lagen auf der Ober
seite des die Ausgangs-Pads umfassenden Chips bewerkstel
ligt. Diese Polyimid/Kupfer-Lagen weisen neben ihrer rela
tiven Komplexität den Nachteil auf, daß sie nur vom Her
steller der Chips, nicht aber vom Montagepersonal herge
stellt werden können.
Neben den vorstehend genannten "Flip-Chip"-, "lead frame"-
und Verlegungs- bzw. Umleitungs-Verfahren ist es zum An
schließen der axialen Ausgangs-Pads eines Speicherchips
ferner bekannt, den Chip in umgekehrter Stellung auf ein
keramisches Substrat zu kleben, das eine den Ausgangs-Pads
des Chips gegenüberliegende Öffnung aufweist. Letztere Lö
sung erlaubt es, mehrere Chip/Substrat-Paare übereinander
zu stapeln, wobei jedes Substrat mit seitlichen Verbindun
gen zum Anschluß an eine Käfigwicklung (cage d′´cureuil)
versehen ist, die die gesamte Anordnung umgibt. Die den
Ausgangs-Pads des Chips gegenüberliegenden Ränder der Öff
nung des Substrats müssen mehrstufig sein, wobei sie eine
Abmessung aufweisen, die die Bildung eines ausreichend kom
pakten Stapels der Chip/Substrat-Paare ermöglicht. Diese
Öffnung ist somit schwierig herzustellen. Sie impliziert
insbesondere die Bildung des Substrats aus zusammenge
backenen Schichten. Darüber hinaus hat der dieser Öffnung
gegenüberliegende Teil der Unterseite des dem Stapel be
nachbarten Chips keinen guten thermischen Kontakt mit
einem Material, das die Wärmeableitung begünstigt.
Aufgabe der Erfindung ist es, eine neue Technik zum An
schließen der Ausgangs-Pads eines Chips mit integrierter
Schaltung vorzuschlagen, bei welcher wenigstens einige der
vorstehend genannten Probleme zumindest in geringerem Maße
auftreten.
Die Erfindung schlägt hierzu ein Verfahren vor zum An
schließen von Ausgangsbereichen eines Chips mit-integrier
ter Schaltung, der mit seiner Unterseite auf einem Substrat
befestigt ist, wobei die Ausgangsbereiche auf der Oberseite
des Chips angeordnet sind und zumindest einige der Aus
gangsbereiche an einer anderen Stelle als am Umfang der
Oberseite des Chips angeordnet sind. Man setzt wenigstens
einen Verdrahtungsadapter in Form eines Plättchens ein,
dessen Oberseite erste Anschlußbereiche längs wenigstens
eines ersten Rands, zweite Anschlußbereiche längs wenig
stens eines zweiten Rands und elektrische Verbindungen
zwischen den ersten und zweiten Anschlußbereichen aufweist.
Man klebt den Verdrahtungsadapter mit seiner Unterseite auf
die Oberseite des Chips derart, daß der erste Rand einer
Reihe von Ausgangsbereichen benachbart angeordnet ist, wel
che an einer anderen Stelle als am Umfang der Oberseite des
Chips angeordnet sind, und der zweite Rand dem Umfang des
Chips benachbart ist. Man schweißt Verbindungsdrähte einer
seits zwischen die Ausgangsbereiche der Reihe und die er
sten Anschlußbereiche und andererseits zwischen die zweiten
Anschlußbereiche und leitfähige Bereiche des Substrats. Der
Verdrahtungsadapter ist bspw. ein Keramikplättchen geringer
Dicke, das mit aufgedruckten Leitern versehen ist, oder ein
Silizium-Substrat mit Aluminiumanschlüssen oder eine bieg
same gedruckte Polyimid/Kupfer-Schaltung. Es können zwei
Adapter zu beiden Seiten einer Achse des Chips angebracht
werden, wenn der Chip auf dieser Achse Ausgangs-Pads auf
weist.
Die Erfindung erlaubt es darüber hinaus, die Chips gemäß
einer dreidimensionalen Anordnung zu stapeln.
Gemäß einer ersten Ausführungsform eines erfindungsgemäßen
Mehr-Chip-Moduls, bei der die Chips rechteckige Gestalt
aufweisen und jeweils eine Reihe von Ausgangsbereichen um
fassen, die zu ihren langen Seiten parallel verlaufen, sind
zur Bildung einer ersten Lage von Chips wenigstens zwei
Chips auf das Substrat aufgeklebt, wobei ihre kurzen Seiten
zueinander ausgerichtet und zwei lange Seiten benachbart
sind, und ist zur Bildung einer zweiten Lage von Chips
wenigstens ein zusätzlicher Chip mit seiner Unterseite auf
die Oberseiten der beiden benachbarten Chips der ersten
Lage geklebt, wobei der Chip der zweiten Lage derart ange
ordnet ist, daß seine kurzen Seiten zu jenen der darunter
liegenden Chips ausgerichtet sind und seine langen Seiten
derart versetzt sind, daß die Reihe der Ausgangsbereiche
der darunterliegenden Chips freiliegt. Ein erster Verdrah
tungsadapter ist auf den Teil der Oberseite eines ersten
Chips der ersten Lage geklebt, der von dem Chip der zweiten
Lage freigelassen ist, und ein zweiter Verdrahtungsadapter
ist auf den Chip der zweiten Lage geklebt, wobei der zweite
Rand des zweiten Verdrahtungsadapters jener langen Seite
des Chips der zweiten Lage benachbart ist, die oberhalb des
ersten Chips der ersten Lage angeordnet ist, wobei die er
sten und zweiten Anschlußbereiche jedes Verdrahtungsadap
ters längs der beiden entgegengesetzten, zu den langen Sei
ten der Chips parallel verlaufenden Rändern angeordnet sind
und mittels parallel zu den kurzen Seiten der Chips verlau
fender, elektrischer Verbindungen verbunden sind. Erste
Verbindungsdrähte sind zwischen die ersten Anschlußbereiche
des ersten Verdrahtungsadapters und die Ausgangsbereiche
des ersten Chips der ersten Lage geschweißt, zweite Verbin
dungsdrähte sind zwischen die ersten Anschlußbereiche des
zweiten Verdrahtungsadapters und die Ausgangsbereiche des
Chips der zweiten Lage geschweißt, dritte Verbindungsdrähte
sind zwischen die zweiten Anschlußbereiche des zweiten Ver
drahtungsadapters und die ersten Anschlußbereiche des er
sten Verdrahtungsadapters geschweißt und vierte Verbin
dungsdrähte sind zwischen die zweiten Anschlußbereiche des
ersten Verdrahtungsadapters und leitfähige Bereiche des
Substrats geschweißt.
In einer zweiten Ausführungsform, in der die Chips recht
eckige längliche Gestalt aufweisen und jeweils wenigstens
eine Reihe von Ausgangsbereichen umfassen, die parallel zu
ihren kurzen Seiten verlaufen und in der Nähe einer Mittel
achse angeordnet sind, sind zur Bildung einer ersten Lage
von Chips wenigstens zwei Chips auf das Substrat aufge
klebt, wobei ihre kurzen Seiten und ihre Reihe von Aus
gangsbereichen zueinander ausgerichtet sind und zwei lange
Seiten jeweils benachbart sind, und sind zur Bildung einer
zweiten Lage von Chips wenigstens zwei zusätzliche Chips
mit ihrer Unterseite auf die Oberseite der beiden benach
barten Chips der ersten Lage geklebt, wobei die Chips der
zweiten Lage mit ihren kurzen Seiten und ihren Reihen von
Ausgangsbereichen parallel zur Richtung der langen Seiten
der darunterliegenden Chips ausgerichtet angeordnet sind
und mit ihren jeweiligen langen Seiten im Abstand vonein
ander angeordnet sind, so daß die Reihen von Ausgangsberei
chen der darunterliegenden Chips freiliegen. Wenigstens
zwei Verdrahtungsadapter sind auf die beiden Chips der
zweiten Lage an diagonal gegenüberliegenden Stellen ge
klebt, wobei erste Anschlußbereiche jedes dieser Verdrah
tungsadapter längs zweier zueinander orthogonaler Ränder
verteilt sind, die jeweils einer Reihe von Ausgangsberei
chen des Chips, auf welchen dieser Adapter geklebt ist,
sowie zu einer Reihe von Ausgangsbereichen eines darunter
liegenden Chips benachbart und mit Ausgangsbereichen dieser
Reihen jeweils über angeschweißte Verbindungsdrähte verbun
den sind.
Weitere Einzelheiten und Vorteile der Erfindung ergeben
sich aus der nachfolgenden Beschreibung bevorzugter, jedoch
nicht beschränkender Ausführungsbeispiele mit Bezug auf die
beigefügten Zeichnungen, in welchen:
Fig. 1 bis 4, die vorstehend diskutiert wurden, schema
tische Draufsichten verschiedener Arten von Chips
zeigen, bei welchen die Ausgangsbereiche an anderen
Stellen als am Umfang angeordnet sind;
Fig. 5 eine Draufsicht einer ersten Ausführungsform eines
erfindungsgemäßen Mehr-Chip-Moduls zeigt;
Fig. 6 eine Draufsicht einer zweiten Ausführungsform eines
erfindungsgemäßen Mehr-Chip-Moduls zeigt;
Fig. 7 eine schematische Seitenansicht des Moduls der
Fig. 6 aus der Richtung VII in Fig. 6 zeigt; und
Fig. 8 und 9 eine Drauf- bzw. eine Seitenansicht einer
dritten Ausführungsform eines erfindungsgemäßen
Mehr-Chip-Moduls zeigen.
In dem in Fig. 5 dargestellten Ausführungsbeispiel sind
zwei Chips 16 des in Fig. 3 dargestellten Typs mit ihren
Unterseiten auf ein Substrat 20 geklebt. Sie sind derart
angeordnet, daß ihre kurzen Seiten und ihre Reihen von Aus
gangsbereichen bzw. Ausgangs-Pads 14 zueinander ausgerich
tet sind. Auf jeden der beiden Chips 16 klebt man zwei
quadratische Verdrahtungsadapter 22, die jeweils etwa die
Hälfte der Oberfläche des jeweiligen Chips einnehmen. Je
der Verdrahtungsadapter 22 weist Anschlußbereiche bzw. An
schluß-Pads 24 auf, die längs eines ersten Rands 26 ange
ordnet sind, sowie weitere Anschlußbereiche bzw. Anschluß-
Pads 28, die längs eines zum ersten Rand 26 orthogonal ver
laufenden zweiten Rands 30 angeordnet sind. Die Anschluß-
Pads 24 und 28 sind miteinander über Leiterbahnen 32 ver
bunden.
Der erste Rand 26 jedes Adapters 22 ist in der Nähe einer
Reihe von Ausgangs-Pads 14 des darunterliegenden Chips an
geordnet, und Verbindungsdrähte 34 sind zwischen die diesem
ersten Rand 26 benachbarten Anschluß-Pads 24 und die Aus
gangs-Pads 14 dieser Reihe geschweißt. Der zweite Rand 30
jedes Adapters 22 ist in der Nähe des Umfangs des darunter
liegenden Chips längs dessen langer Seite angeordnet. Ver
bindungsdrähte 36 sind zwischen die diesem zweiten Rand 30
benachbarten Anschluß-Pads 28 und leitfähige Bereiche bzw.
leitfähige Pads 38 geschweißt, welche auf dem Substrat 20
in der Nähe der langen Seite des Chips vorgesehen sind.
Somit sind die axialen Ausgangs-Pads 14 der Chips über die
Drähte 34, 36, die Anschluß-Pads 24, 28 und die Bahnen 32
mit dem Substrat verbunden, wobei die Drähte 34, 36 dank
der Verdrahtungsadapter relativ kurz sein können.
Das Substrat 20 umfaßt nicht dargestellte Leiter zum Ver
binden der leitfähigen Pads 38 mit der Umgebung des Moduls.
Der Verdrahtungsadapter 22 ist bspw. aus einem Keramik
plättchen geringer Dicke gebildet, auf welchem die An
schluß-Pads 24, 28 und die Leiterbahnen 32 mittels einer
herkömmlichen Drucktechnik, insbesondere Siebdrucktechnik,
dicklagig gebildet sind. Zum Aufkleben der Verdrahtungsad
apter 22 setzt man einen hochreinen, elektrisch isolieren
den Kleber ein, der eine mittlere Nachgiebigkeit bzw. Bieg
samkeit aufweist, um die Absorption unterschiedlicher Deh
nungen zu ermöglichen, gleichzeitig jedoch die Ultraschall
energie beim Anschweißen der Verbindungsdrähte 34, 36 (die
ser Vorgang wird in der Fachsprache auch als "Bonden" be
zeichnet) nur geringfügig zu dämpfen. Es kann dies ein
Kleber eines bei der Montage von Hybridschaltungen häufig
eingesetzten Typs sein, bspw. einer der unter den Bezeich
nungen Epoteck oder Ablefilm. bekannten Kleber.
Fig. 6 und 7 zeigen eine Anordnung von drei Chips des in
Fig. 2 dargestellten Typs auf einem Substrat 20. Der ein
facheren Darstellung der Fig. 6 halber sind die Anschlüsse
der Chips nur im unteren Teil dieser Fig. 6 dargestellt.
Eine erste Lage von Chips ist von zwei rechteckförmigen
Chips 40, 42 gebildet, die mit ihren Unterseiten auf das
Substrat 20 geklebt sind, wobei ihre kurzen Seiten zueinan
der ausgerichtet und ihre beiden langen Seiten 41 bzw. 43
einander benachbart sind. Eine zweite Lage ist von einem
zusätzlichen Chip 44 gebildet, der mit seiner Unterseite
auf die Oberseiten der Chips 40, 42 der ersten Lage geklebt
ist. Der Chip 44 der zweiten Lage ist derart angeordnet,
daß seine kurzen Seiten zu jenen der darunterliegenden
Chips 40, 42 ausgerichtet sind. Jeder Chip 40, 42, 44 um
faßt eine Reihe axialer Ausgangsbereiche bzw. Ausgangs-Pads
46, die zu ihren langen Seiten parallel verläuft. Der Chip
44 der zweiten Lage ist derart angeordnet, daß die axialen
Ausgangs-Pads 46 der Chips der ersten Lage freiliegen.
Wie in Fig. 6 und 7 links dargestellt ist, sind die
Chips ausreichend breit, um die direkte Verdrahtung zum
Substrat der axialen Ausgangs-Pads der ersten Lage zu den
leitfähigen Bereichen bzw. leitfähigen Pads 48 des Sub
strats 20 mittels Verbindungsdrähten 50 zu ermöglichen,
welche parallel zu den kurzen Seiten verlaufen und kein
zu großes Länge/Durchmesser-Verhältnis aufweisen.
Im Gegensatz hierzu ist eine derartige direkte Verdrahtung
für den Chip 44 der zweiten Lage nicht möglich. Die Anord
nung der Fig. 6 und 7 greift daher auf zwei rechteckige
längliche Verdrahtungsadapter 52, 54 (typischerweise etwa
2,5 × 15 mm) zurück. Der erste Adapter 52 ist auf den von
dem Chip 44 freigelassenen Teil der Oberseite des Chips 40
geklebt. Der zweite Adapter 54 ist aufseiten des Chips 40
auf den Chip 44 der zweiten Lage geklebt. Die ersten An
schlußbereiche bzw. Anschluß-Pads 56 bzw. die zweiten An
schlußbereiche bzw. Anschluß-Pads 58 jedes Adapters 52, 54
sind längs der beiden einander gegenüberliegenden Ränder
angeordnet, die zu den langen Seiten der Chips parallel
verlaufen. Die Anschluß-Pads 56, 58 sind miteinander über
Leiterbahnen 60 verbunden, die zu den kurzen Seiten der
Chips parallel verlaufen. Eine Folge von vier Verbindungs
drähten 64, 66, 68, 70 sind zur Verbindung der Ausgangs-
Pads 46 der Chips 40 und 44 mit den leitfähigen Bereichen
bzw. leitfähigen Pads 62 des Substrats 20 eingesetzt. Die
Drähte 64 verbinden die ersten Anschluß-Pads 56 des Adap
ters 52 mit den Ausgangs-Pads 46 des Chips 40. Die Drähte
66 verbinden die ersten Anschluß-Pads 56 des Adapters 54
mit den Ausgangs-Pads 46 des Chips 44 der zweiten Lage. Die
Drähte 68 verbinden die zweiten Anschluß-Pads 58 des Adap
ters 54 mit den ersten Anschluß-Pads 56 des Adapters 52.
Die Drähte 70 schließlich verbinden die zweiten Anschluß-
Pads 58 des Adapters 52 mit den leitfähigen Pads 62 des
Substrats 20. Man sieht somit, daß die Verdrahtungsadap
ter 52, 54 den Anschluß der Ausgangs-Pads 46 in einer drei
dimensionalen Anordnung mit relativ kurzen Verbindungsdräh
ten ermöglichen.
Fig. 8 und 9 zeigen eine Anordnung von vier Chips 16 des
in Fig. 3 dargestellten Typs auf einem Substrat 20. Es
handelt sich ebenfalls um eine dreidimensionale Anordnung.
Eine erste Lage von Chips ist von zwei Chips 16A gebildet,
die auf das Substrat geklebt sind, wobei ihre kurzen Seiten
ebenso wie ihre Reihen von Ausgangs-Pads zueinander ausge
richtet sind und wobei ihre jeweiligen langen Seiten zuein
ander benachbart angeordnet sind. Die zweite Lage ist von
zwei Chips 16B gebildet, die mit ihrer Unterseite auf die
Oberseiten der Chips 16A der ersten Stufe geklebt sind. Die
Chips 16B sind gekreuzt angeordnet derart, daß die axialen
Ausgangs-Pads der Chips 16A der ersten Lage freiliegen. So
sind die kurzen Seiten und die Reihen von Ausgangs-Pads der
Chips 16B der zweiten Lage zur Richtung der langen Seiten
der darunterliegenden Chips parallel verlaufend ausgerich
tet, und ihre langen Seiten sind von dem zentralen Teil der
Anordnung im Abstand angeordnet.
Die Anordnung der Fig. 8 und 9 verwendet vier quadrati
sche Verdrahtungsadapter 72, die auf die Oberseiten der
Chips 16B der zweiten Lage geklebt sind. Erste Anschlußbe
reiche bzw. Anschluß-Pads 74 jedes Adapters 72 sind längs
der beiden orthogonalen Ränder 76, 78 verteilt, und zweite
Anschlußbereiche bzw. Anschluß-Pads 80 jedes Adapters 72
sind längs eines weiteren Rands 82 verteilt. Dieser Rand 82
ist der kurzen Seite des Chips 16B benachbart angeordnet,
welche ihrerseits in der Nähe der leitfähigen Bereiche bzw.
leitfähigen Pads 84 des Substrats 20 angeordnet ist. Ver
bindungsdrähte 86 sind zwischen die zweiten Anschluß-Pads
80 der Adapter 72 und die benachbarten leitfähigen Pads 84
des Substrats geschweißt. Der Rand 76 jedes Adapters 72 ist
der nächstgelegenen Reihe von axialen Ausgangs-Pads 14 des
Chips 16B angeordnet, auf welchen er geklebt ist. Verbin
dungsdrähte 88 verbinden die Ausgangs-Pads 14 mit ersten
Anschluß-Pads 74, die längs des Rands 76 angeordnet sind.
Der Rand 78 jedes Adapters 72 ist einer langen Seite des
Chips 16B benachbart angeordnet, auf welchen er geklebt
ist. Diese lange Seite ist ihrerseits einer Reihe von Aus
gangs-Pads 14 eines darunterliegenden Chips 16A der ersten
Lage benachbart angeordnet. Verbindungsdrähte 90 verbinden
diese Pads 14 mit den ersten Anschluß-Pads 74, die längs
des Rands 78 angeordnet sind.
Eine Anordnung wie jene der Fig. 8 und 9 kann in be
stimmten Fällen zum Überkreuzen der die ersten und zweiten
Anschluß-Pads 74, 80 in den Verdrahtungsadaptern verbinden
den Leiterbahnen führen. In einem solchen Fall sind die
Adapter 72 mit mehreren Leiterniveaus ausgebildet. Diese
beiden Niveaus können entweder durch Vielschichtanordnungen
auf ein und derselben Seite eines isolierenden Plättchens
oder durch Anordnungen erhalten werden, bei welchen die
Leiterebenen auf den beiden entgegegesetzten Seiten eines
isolierenden Plättchens gebildet sind, wobei an geeigneten
Stellen die beiden Seiten verbindende metallisierte Löcher
vorgesehen sind. In diesem letzteren Fall ist es nicht er
forderlich, die aufgeklebte Seite durch eine zusätzliche
dielektrische Schicht zu isolieren, die Funktion der elek
trischen Isolierung wird durch die Passivierungsschicht des
Chips und durch den Kleber sichergestellt. Jedenfalls wird
in der Mehrzahl der Fälle die Topologie der anzuschließen
den Ausgangs-Pads kompatibel mit Verdrahtungsadaptern sein,
die ein einziges Leiterniveau aufweisen.
Die vorstehend beschriebenen Ausführungsformen können in
verschiedener Weise abgewandelt werden, ohne vom Rahmen der
Erfindung abzuweichen. Wenn bspw. die Chips der Fig. 8
und 9 durch Chips des in Fig. 1 dargestellten Typs ersetzt
werden, kann man eine ähnliche Anordnung mit gekreuzten
Paaren vorsehen, bei welcher man nur zwei Verdrahtungsadap
ter, bspw. 72, an diagonal gegenüberliegenden Stellen auf
den Chips der zweiten Lage einsetzt.
In der Anordnung der Fig. 8 und 9 können zwischen die
beiden Lagen der Chips 16A und 16B Füllstücke eingebracht
werden. Sofern diese Füllstücke geringfügig kleinere Abmes
sungen aufweisen als die Chips, ist es möglich, auch am Um
fang angeordnete Ausgangs-Pads der Chips der ersten Lage zu
verdrahten. Dies ist auch für die Chips der zweiten Lage
möglich, wenn man geringfügig breitere Adapter verwendet
(bspw. mit Abmessungen der Adapter, wie sie in Fig. 5 dar
gestellt sind). Man kann ferner auf die Adapter 72 ein oder
mehrere isolierende Füllstücke kleben, die die Aufgabe ha
ben, die Verbindungsdrähte 86, 88 in dem Fall zu schützen,
daß in der Nähe eine metallische Abdeckung (Gehäuse) ange
ordnet ist.
Claims (6)
1. Verfahren zum Anschließen von Ausgangsbereichen eines
Chips mit integrierter Schaltung (16; 40, 44), der mit
seiner Unterseite auf einem Substrat (20) befestigt
ist, wobei die Ausgangsbereiche auf der Oberseite des
Chips angeordnet sind und zumindest einige der Aus
gangsbereiche (14; 46) an einer anderen Stelle als am
Umfang der Oberseite des Chips angeordnet sind,
dadurch gekennzeichnet,
daß man wenigstens einen Verdrahtungsadapter (22; 52, 54; 72) in Form eines Plättchens einsetzt, dessen Oberseite erste Anschlußbereiche (24; 56, 74) längs wenigstens eines ersten Rands, zweite Anschlußbereiche (28; 58; 80) längs wenigstens eines zweiten Rands und elektrische Verbindungen (32; 60) zwischen den ersten und zweiten Anschlußbereichen aufweist,
daß man den Verdrahtungsadapter mit seiner Unter seite auf die Oberseite des Chips aufklebt derart, daß der erste Rand einer Reihe von Ausgangsbereichen (14; 46) benachbart angeordnet ist, welche an einer anderen Stelle als am Umfang der Oberseite des Chips angeordnet sind, und der zweite Rand dem Umfang des Chips benach bart ist, und
daß man Verbindungsdrähte (34, 36; 64, 66, 68, 70; 86, 88, 90) einerseits zwischen die Ausgangsbereiche der Reihe und die ersten Anschlußbereiche und anderer seits zwischen die zweiten Anschlußbereiche und leit fähige Bereiche des Substrats schweißt.
daß man wenigstens einen Verdrahtungsadapter (22; 52, 54; 72) in Form eines Plättchens einsetzt, dessen Oberseite erste Anschlußbereiche (24; 56, 74) längs wenigstens eines ersten Rands, zweite Anschlußbereiche (28; 58; 80) längs wenigstens eines zweiten Rands und elektrische Verbindungen (32; 60) zwischen den ersten und zweiten Anschlußbereichen aufweist,
daß man den Verdrahtungsadapter mit seiner Unter seite auf die Oberseite des Chips aufklebt derart, daß der erste Rand einer Reihe von Ausgangsbereichen (14; 46) benachbart angeordnet ist, welche an einer anderen Stelle als am Umfang der Oberseite des Chips angeordnet sind, und der zweite Rand dem Umfang des Chips benach bart ist, und
daß man Verbindungsdrähte (34, 36; 64, 66, 68, 70; 86, 88, 90) einerseits zwischen die Ausgangsbereiche der Reihe und die ersten Anschlußbereiche und anderer seits zwischen die zweiten Anschlußbereiche und leit fähige Bereiche des Substrats schweißt.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß der Chip (16) rechteckige Gestalt aufweist und zwei zu seinen kurzen Seiten parallel verlaufende Rei hen von Ausgangsbereichen (14) aufweist, welche in der Nähe einer Mittelachse angeordnet sind, und
daß man auf die Oberseite des Chips zwei Verdrah tungsadapter (22; 72) klebt, von denen jeder etwa die Hälfte der Oberfläche des Chips einnimmt, wobei der erste Rand jedes Verdrahtungsadapters einer der beiden Reihen von Ausgangsbereichen des Chips benachbart ange ordnet ist.
daß der Chip (16) rechteckige Gestalt aufweist und zwei zu seinen kurzen Seiten parallel verlaufende Rei hen von Ausgangsbereichen (14) aufweist, welche in der Nähe einer Mittelachse angeordnet sind, und
daß man auf die Oberseite des Chips zwei Verdrah tungsadapter (22; 72) klebt, von denen jeder etwa die Hälfte der Oberfläche des Chips einnimmt, wobei der erste Rand jedes Verdrahtungsadapters einer der beiden Reihen von Ausgangsbereichen des Chips benachbart ange ordnet ist.
3. Mehr-Chip-Modul, umfassend
Chips mit integrierter Schaltung (16; 40, 42, 44), die mit ihrer Unterseite auf einem Substrat (20) befe stigt sind und auf ihrer Oberseite Ausgangsbereiche aufweisen, wobei wenigstens einige der Ausgangsbereiche (14; 46) an einer anderen Stelle als am Umfang der Oberseite des Chips angeordnet sind, und
Anschlußmittel zum Anschließen der Ausgangsbereiche an das Substrat, dadurch gekennzeichnet,
daß die Anschlußmittel wenigstens einen Verdrah tungsadapter (22; 52, 54; 72) in Form eines Plättchens umfassen, dessen Oberseite erste Anschlußbereiche (24; 56; 74) längs wenigstens eines ersten Rands, zweite Anschlußbereiche (28; 58; 80) längs wenigstens eines zweiten Rands und elektrische Verbindungen (32; 60) zwischen den ersten und zweiten Anschlußbereichen aufweist,
daß der Verdrahtungsadapter mit seiner Unterseite auf die Oberseite eines Chips derart aufgeklebt ist, daß der erste Rand einer Reihe von Ausgangsbereichen (14; 60) benachbart ist, die an einer anderen Stelle angeordnet sind als am Umfang der Oberseite des Chips, und der zweite Rand dem Umfang des Chips benachbart ist, und
daß Verbindungsdrähte (34, 36; 64, 66, 68, 70; 86, 88, 90) einerseits zwischen die Ausgangsbereiche der Reihe und die ersten Anschlußbereiche und andererseits zwischen die zweiten Anschlußbereiche und leitfähige Bereiche des Substrats geschweißt sind.
Chips mit integrierter Schaltung (16; 40, 42, 44), die mit ihrer Unterseite auf einem Substrat (20) befe stigt sind und auf ihrer Oberseite Ausgangsbereiche aufweisen, wobei wenigstens einige der Ausgangsbereiche (14; 46) an einer anderen Stelle als am Umfang der Oberseite des Chips angeordnet sind, und
Anschlußmittel zum Anschließen der Ausgangsbereiche an das Substrat, dadurch gekennzeichnet,
daß die Anschlußmittel wenigstens einen Verdrah tungsadapter (22; 52, 54; 72) in Form eines Plättchens umfassen, dessen Oberseite erste Anschlußbereiche (24; 56; 74) längs wenigstens eines ersten Rands, zweite Anschlußbereiche (28; 58; 80) längs wenigstens eines zweiten Rands und elektrische Verbindungen (32; 60) zwischen den ersten und zweiten Anschlußbereichen aufweist,
daß der Verdrahtungsadapter mit seiner Unterseite auf die Oberseite eines Chips derart aufgeklebt ist, daß der erste Rand einer Reihe von Ausgangsbereichen (14; 60) benachbart ist, die an einer anderen Stelle angeordnet sind als am Umfang der Oberseite des Chips, und der zweite Rand dem Umfang des Chips benachbart ist, und
daß Verbindungsdrähte (34, 36; 64, 66, 68, 70; 86, 88, 90) einerseits zwischen die Ausgangsbereiche der Reihe und die ersten Anschlußbereiche und andererseits zwischen die zweiten Anschlußbereiche und leitfähige Bereiche des Substrats geschweißt sind.
4. Mehr-Chip-Modul nach Anspruch 3,
dadurch gekennzeichnet,
daß die Chips rechteckige Gestalt aufweisen und jeweils eine Reihe von Ausgangsbereichen (46) umfassen, die zu ihren langen Seiten parallel verlaufen,
daß zur Bildung einer ersten Lage von Chips wenig stens zwei Chips (40, 42) auf das Substrat (20) auf geklebt sind, wobei ihre kurzen Seiten zueinander aus gerichtet und zwei lange Seiten benachbart sind, und zur Bildung einer zweiten Lage von Chips wenigstens ein zusätzlicher Chip (44) mit seiner Unterseite auf die Oberseiten der beiden benachbarten Chips der ersten Lage geklebt ist, wobei der Chip der zweiten Lage der art angeordnet ist, daß seine kurzen Seiten zu jenen der darunterliegenden Chips ausgerichtet sind und seine langen Seiten derart versetzt sind, daß die Reihe der Ausgangsbereiche der darunterliegenden Chips freiliegt,
daß ein erster Verdrahtungsadapter (52) auf den Teil der Oberseite eines ersten Chips (40) der ersten Lage geklebt ist, der von dem Chip (44) der zweiten Lage freigelassen ist, und ein zweiter Verdrahtungsadapter (54) auf den Chip (44) der zweiten Lage geklebt ist, wobei der zweite Rand des zweiten Verdrahtungsadapters jener langen Seite des Chips der zweiten Lage benach bart ist, die oberhalb des ersten Chips der ersten Lage angeordnet ist, wobei die ersten und zweiten Anschluß bereiche (56, 58) jedes Verdrahtungsadapters (52, 54) längs der beiden entgegengesetzten, zu den langen Sei ten der Chips parallel verlaufenden Rändern angeordnet sind und mittels parallel zu den kurzen Seiten der Chips verlaufender, elektrischer Verbindungen (60) verbunden sind, und
daß erste Verbindungsdrähte (64) zwischen die ersten Anschlußbereiche des ersten Verdrahtungsadapters und die Ausgangsbereiche des ersten Chips der ersten Lage geschweißt sind, zweite Verbindungsdrähte (66) zwischen die ersten Anschlußbereiche des zweiten Verdrahtungs adapters und die Ausgangsbereiche des Chips der zweiten Lage geschweißt sind, dritte Verbindungsdrähte (68) zwischen die zweiten Anschlußbereiche des zweiten Ver drahtungsadapters und die ersten Anschlußbereiche des ersten Verdrahtungsadapters geschweißt sind und vierte Verbindungsdrähte (70) zwischen die zweiten Anschluß bereiche des ersten Verdrahtungsadapters und leitfähige Bereiche (62) des Substrats geschweißt sind.
daß die Chips rechteckige Gestalt aufweisen und jeweils eine Reihe von Ausgangsbereichen (46) umfassen, die zu ihren langen Seiten parallel verlaufen,
daß zur Bildung einer ersten Lage von Chips wenig stens zwei Chips (40, 42) auf das Substrat (20) auf geklebt sind, wobei ihre kurzen Seiten zueinander aus gerichtet und zwei lange Seiten benachbart sind, und zur Bildung einer zweiten Lage von Chips wenigstens ein zusätzlicher Chip (44) mit seiner Unterseite auf die Oberseiten der beiden benachbarten Chips der ersten Lage geklebt ist, wobei der Chip der zweiten Lage der art angeordnet ist, daß seine kurzen Seiten zu jenen der darunterliegenden Chips ausgerichtet sind und seine langen Seiten derart versetzt sind, daß die Reihe der Ausgangsbereiche der darunterliegenden Chips freiliegt,
daß ein erster Verdrahtungsadapter (52) auf den Teil der Oberseite eines ersten Chips (40) der ersten Lage geklebt ist, der von dem Chip (44) der zweiten Lage freigelassen ist, und ein zweiter Verdrahtungsadapter (54) auf den Chip (44) der zweiten Lage geklebt ist, wobei der zweite Rand des zweiten Verdrahtungsadapters jener langen Seite des Chips der zweiten Lage benach bart ist, die oberhalb des ersten Chips der ersten Lage angeordnet ist, wobei die ersten und zweiten Anschluß bereiche (56, 58) jedes Verdrahtungsadapters (52, 54) längs der beiden entgegengesetzten, zu den langen Sei ten der Chips parallel verlaufenden Rändern angeordnet sind und mittels parallel zu den kurzen Seiten der Chips verlaufender, elektrischer Verbindungen (60) verbunden sind, und
daß erste Verbindungsdrähte (64) zwischen die ersten Anschlußbereiche des ersten Verdrahtungsadapters und die Ausgangsbereiche des ersten Chips der ersten Lage geschweißt sind, zweite Verbindungsdrähte (66) zwischen die ersten Anschlußbereiche des zweiten Verdrahtungs adapters und die Ausgangsbereiche des Chips der zweiten Lage geschweißt sind, dritte Verbindungsdrähte (68) zwischen die zweiten Anschlußbereiche des zweiten Ver drahtungsadapters und die ersten Anschlußbereiche des ersten Verdrahtungsadapters geschweißt sind und vierte Verbindungsdrähte (70) zwischen die zweiten Anschluß bereiche des ersten Verdrahtungsadapters und leitfähige Bereiche (62) des Substrats geschweißt sind.
5. Mehr-Chip-Modul nach Anspruch 3,
dadurch gekennzeichnet,
daß die Chips rechteckige läng liche Gestalt aufweisen und jeweils wenigstens eine Reihe von Ausgangsbereichen (14) umfassen, die parallel zu ihren kurzen Seiten verlaufen und in der Nähe einer Mittelachse angeordnet sind,
daß zur Bildung einer ersten Lage von Chips wenig stens zwei Chips (16A) auf das Substrat (20) aufgeklebt sind, wobei ihre kurzen Seiten und ihre Reihe von Aus gangsbereichen zueinander ausgerichtet sind und zwei lange Seiten jeweils benachbart sind, zur Bildung einer zweiten Lage von Chips wenigstens zwei zusätzliche Chips (16B) mit ihrer Unterseite auf die Oberseite der beiden benachbarten Chips (16A) der ersten Lage geklebt sind, wobei die Chips der zweiten Lage mit ihren kurzen Seiten und ihren Reihen von Ausgangsbereichen parallel zur Richtung der langen Seiten der darunterliegenden Chips ausgerichtet angeordnet sind und mit ihren jewei ligen langen Seiten im Abstand voneinander angeordnet sind, so daß die Reihen von Ausgangsbereichen der dar unterliegenden Chips freiliegen,
daß wenigstens zwei Verdrahtungsadapter (72) auf die beiden Chips (16B) der zweiten Lage an diagonal gegen überliegenden Stellen geklebt sind, wobei erste An schlußbereiche (74) jedes dieser Verdrahtungsadapter längs zweier zueinander orthogonaler Ränder (76, 78) verteilt sind, die jeweils einer Reihe von Ausgangsbe reichen des Chips (16B), auf welchen dieser Adapter ge klebt ist, sowie zu einer Reihe von Ausgangsbereichen eines darunterliegenden Chips (16A) benachbart und je weils mit Ausgangsbereichen (14) dieser Reihen über an geschweißte Verbindungsdrähte (88, 90) verbunden sind.
daß die Chips rechteckige läng liche Gestalt aufweisen und jeweils wenigstens eine Reihe von Ausgangsbereichen (14) umfassen, die parallel zu ihren kurzen Seiten verlaufen und in der Nähe einer Mittelachse angeordnet sind,
daß zur Bildung einer ersten Lage von Chips wenig stens zwei Chips (16A) auf das Substrat (20) aufgeklebt sind, wobei ihre kurzen Seiten und ihre Reihe von Aus gangsbereichen zueinander ausgerichtet sind und zwei lange Seiten jeweils benachbart sind, zur Bildung einer zweiten Lage von Chips wenigstens zwei zusätzliche Chips (16B) mit ihrer Unterseite auf die Oberseite der beiden benachbarten Chips (16A) der ersten Lage geklebt sind, wobei die Chips der zweiten Lage mit ihren kurzen Seiten und ihren Reihen von Ausgangsbereichen parallel zur Richtung der langen Seiten der darunterliegenden Chips ausgerichtet angeordnet sind und mit ihren jewei ligen langen Seiten im Abstand voneinander angeordnet sind, so daß die Reihen von Ausgangsbereichen der dar unterliegenden Chips freiliegen,
daß wenigstens zwei Verdrahtungsadapter (72) auf die beiden Chips (16B) der zweiten Lage an diagonal gegen überliegenden Stellen geklebt sind, wobei erste An schlußbereiche (74) jedes dieser Verdrahtungsadapter längs zweier zueinander orthogonaler Ränder (76, 78) verteilt sind, die jeweils einer Reihe von Ausgangsbe reichen des Chips (16B), auf welchen dieser Adapter ge klebt ist, sowie zu einer Reihe von Ausgangsbereichen eines darunterliegenden Chips (16A) benachbart und je weils mit Ausgangsbereichen (14) dieser Reihen über an geschweißte Verbindungsdrähte (88, 90) verbunden sind.
6. Mehr-Chip-Modul nach Anspruch 5,
dadurch gekennzeichnet, daß die Chips jeweils zwei
Reihen paralleler Ausgangsbereiche umfassen, die ihrer
Mittelachse benachbart sind und daß jeder Chip (16B)
der zweiten Lage zwei Verdrahtungsadapter (72) auf
weist, die auf seine Oberseite geklebt sind, und je
weils etwa die Hälfte der Oberfläche dieses Chips
einnehmen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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FR9406183A FR2720190B1 (fr) | 1994-05-20 | 1994-05-20 | Procédé de raccordement des plages de sortie d'une puce à circuit intégré, et module multipuces ainsi obtenu. |
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DE19517367A1 true DE19517367A1 (de) | 1995-11-23 |
Family
ID=9463390
Family Applications (1)
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DE1995117367 Withdrawn DE19517367A1 (de) | 1994-05-20 | 1995-05-11 | Verfahren zum Anschließen der Ausgangsbereiche eines Chips mit integrierter Schaltung und so erhaltener Mehr-Chip-Modul |
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Country | Link |
---|---|
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JP (1) | JPH08274128A (de) |
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FR (1) | FR2720190B1 (de) |
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Date | Code | Title | Description |
---|---|---|---|
8141 | Disposal/no request for examination |