DE10255289A1 - Elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung - Google Patents

Elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung Download PDF

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Wolfgang Hetzel
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Abstract

Die Erfindung betrifft ein elektronisches Bauteil (1) mit einem Chipstapel (2), wobei der Chipstapel (2) einen ersten Halbleiterchip (3), einen zweiten Halbleiterchip (4) und eine Vielzahl dazwischen angeordneter Flachleiter (5) mit einem die Halbleiterchips tragenden Mittenabschnitt (7) aufweist. Erste Bondverbindungen (12) verbinden den ersten Halbleiterchip (3) und zweite Bondverbindungen (13) verbinden den zweiten Halbleiterchip (4) mit Innenabschnitten (6) bzw. Übergangsabschnitten (8) der Flachleiter (5), die mit Außenabschnitten (9) aus einem Gehäuse (15) herausragen.

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung unter Einsatz eines Flachleiterrahmens.
  • Ein Stapeln von Halbleiterchips, um eine höhere Schaltungs- und/oder Speicherdichte zu erreichen, erfordert eine komplexe Anpassung des Layouts der einzelnen Halbleiterchips. Beim Stapeln von Halbleiterchips durch Anordnen ihrer Rückseiten aufeinander werden entweder spiegelbildliche Layouts für die Halbleiterchips vorgesehen, oder Bondverbindungen sind komplex und in kreuzenderweise anzuordnen oder entsprechend komplexe Umverdrahtungsfolien müssen den spiegelbildlichen Aufbau liefern. Diese Komplexität kann auch nicht durch ein zueinander Anordnen der aktiven Oberseiten der Halbleiterchips überwunden werden.
  • Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das eine einfache und kostengünstige Anordnung für gestapelte Halbleiterchips aufweist.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein elektronisches Bauteil geschaffen, das einen Chipstapel mit einem ersten Halbleiterchip und einem zweiten Halbleiterchip aufweist. Darüber hinaus weist das elektronische Bauteil eine Vielzahl von Flachleitern mit ei nem Innenabschnitt, einem Mittenabschnitt, einem Übergangsabschnitt und einem Außenabschnitt auf. Außerdem weist das elektronische Bauteil ein Gehäuse auf, in das der Chipstapel eingepackt ist und aus dem die Außenabschnitte der Flachleiter herausragen. Die Innenabschnitte und die Mittenabschnitte der Flachleiter sind zwischen den beiden Halbleiterchips angeordnet. Außerdem sind Bondflächen des ersten Halbleiterchips über erste Bondverbindungen mit Innenabschnitten der Flachleiter verbunden. Bondflächen des zweiten Halbleiterchips sind über zweite Bondverbindungen mit den Übergangsabschnitten der Flachleiter verbunden.
  • Ein derartiges elektronisches Bauteil hat den Vorteil, dass zwei vollständig identische Halbleiterchips übereinander gestapelt werden können, ohne dass komplexe Änderungen des Layouts für die aufeinander zu stapelnden Halbleiterchips vorzusehen sind. Lediglich die erste und die zweite Bondverbindung unterscheiden sich dadurch voneinander, dass sich die erste Bondverbindung zu dem jeweiligen Innenabschnitt eines Flachleiters erstreckt und sich die zweite Bondverbindung für den zweiten Halbleiterchip bis zu dem Übergangsabschnitt eines Flachleiters erstreckt. Dabei werden komplexe Kreuzungen der Bondverbindungen vermieden und spiegelbildliche Anordnungen der Bondflächen des ersten Halbleiterchips zu den Bondflächen des zweiten Halbleiterchips sind ebenfalls nicht erforderlich. Vielmehr sind die erste und die zweite Bondverbindung des ersten und des zweiten Halbleiterchips mit einem Innenabschnitt beziehungsweise einem Übergangsabschnitt desselben Flachleiters elektrisch verbunden. Dieser Flachleiter verbindet somit gleich wirkende Elektroden der beiden Halbleiterchips.
  • Die Bondflächen des ersten und des zweiten Halbleiterchips können an zueinander kongruenten Positionen angeordnet sein. Das hat den Vorteil, dass die beiden Halbleiterchips vor dem Zusammenbau zu einem Chipstapel mit identischen Testwerkzeugen auf ihre Funktionstüchtigkeit getestet werden können und keinerlei Umprogrammierungen des Testablaufs beziehungsweise des Testwerkzeugs erforderlich werden. Diese Möglichkeit des Testens mit identischen Anlagen sowohl des ersten als auch des zweiten Halbleiterchips vor einem Stapeln hat den Vorteil, dass der Chipstapel eine wesentlich höhere Ausbeute an funktionsfähigen Stapeln zulässt. Besteht eine derartige Möglichkeit nicht, so geht die Einzelausbeute für das jeweilige Halbleiterchip quadratisch in die Gesamtausbeute für den Stapel ein.
  • Sind die Bondflächen des ersten und des zweiten Halbleiterchips in zentralen Bondkanälen angeordnet, so ist es von Vorteil, wenn die Halbleiterchips flächendeckend bzw. kongruent zueinander angeordnete Bondkanäle aufweisen. Dieses erleichtert auch die Zuordnung der ersten und zweiten Bondverbindungen zu den Innenabschnitten bzw. zu den Übergangsabschnitten der Flachleiter beim Zusammenbau und Bonden der Chipstapel in einem Flachleiterrahmen. Innerhalb der Bondkanäle können die Bondpads ein- oder mehrseitig angeordnet sein. Eine weitere Erhöhung der Zuverlässigkeit und der Einzeltestbarkeit der Halbleiterchips vor einem Stapeln wird erreicht, wenn beide Halbleiterchips eine identische Umverdrahtungsebene aufweisen. Diese Umverdrahtungsebene kann durch einen Interposer für Wirebonding oder durch ein Tape für Leadbonding oder ein Dünnfilm/Redistribution für Wafer-Level-Package realisiert sein. Die dadurch bewirkte Auffächerung der Kontakte des Halbleiterchips erleichtert einen zeitweisen Zugriff mit Testnadeln eines externen Prüfgeräts.
  • Eine gefahrlose Testbarkeit kann dadurch gewährleistet werden, dass die Verbindung über Umverdrahtungsleitungen zwischen den Bondflächen und der Umverdrahtungsebene durch eine Verkapselung in Form einer Schutzschicht gewährleistet wird. Eine solche Schutzschicht kann durch Drucken, Molden, Dispensen oder Abscheiden erreicht werden. Um ein einfaches und wirkungsvolles Stapeln für erste und zweite Halbleiterchips mit zentralem Bondkanal und nebeneinander angeordneten Reihen von Bondflächen zu erreichen, wird der erste Halbleiterchip mit seiner aktiven Oberseite auf Mittenabschnitten von Flachleitern befestigt und der zweite Halbleiterchip mit seiner Rückseite auf diesen Mittenabschnitten angebracht. Dabei sind die Mittenabschnitte der Flachleiter zwischen den beiden Halbleiterchips angeordnet. Somit sind sowohl der erste Halbleiterchip als auch der zweite Halbleiterchip mit den entsprechenden Abschnitten der zugehörigen Flachleiter auf einfache Weise verbunden, ohne die Position der Bondflächen spiegeln zu müssen und ohne kreuzende Bonddrähte vorzusehen.
  • Die Außenabschnitte der Flachleiter, die aus dem Gehäuse herausragen, können eine z-förmige Abwinklung aufweisen, die derart ausgerichtet ist, dass die Halbleiterchips mit ihren aktiven Oberseiten in Richtung der Abwinklung ausgerichtet sind. In diesem Fall entsteht ein elektronisches Bauteil mit einem Chipstapel, bei dem eine sogenannte "Face-down"-Struktur entsteht, bei der die aktiven Oberseiten der Halbleiterchips zur Unterseite des elektronischen Bauteils ausgerichtet sind. Durch Abwinklung der Außenabschnitte der Flachleiter in die entgegengesetzte Richtung entsteht eine sogenannte "Face-up"-Struktur, bei der die aktiven Oberseiten der Halbleiterchips in Richtung auf die Oberseite des elektronischen Bauteils ausgerichtet ist. Diese beiden Strukturen kön nen für den Wärmehaushalt des elektronischen Bauteils von entscheidender Bedeutung sein, insbesondere wenn das elektronische Bauteil eine auf das Gehäuse aufgebrachte Wärmesenke aufweist.
  • Außerdem ist es möglich, dass innerhalb der Verpackung der Übergangsabschnitt der Flachleiter eine Abwinklung in Richtung auf die aktive Oberseite des zweiten Halbleiterchips aufweist. Eine derartige innere Abwinklung des Flachleiters im Bereich des Übergangsabschnitts hat den Vorteil, dass einerseits die Verankerung des Flachleiters in der Gehäusepackung verbessert wird und andererseits die Bondfläche auf dem Übergangsabschnitt auf das Niveau der aktiven Oberseite des zweiten Halbleiterchips angehoben wird. Die Bonddrahtlänge der zweiten Bondverbindung wird verkürzt. Ferner ist vorteilhafterweise ein Bonden zwischen dem zweiten Halbleiterchip und dem Übergangsabschnitt des Flachleiters auf gleichem Niveau möglich.
  • Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Chipstapel weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein erster und ein zweiter Halbleiterchip mit kongruent angeordneten Bondflächen für einen Chipstapel bereitgestellt. Anschließend werden für jeden der Halbleiterchips getrennt Funktionstests durchgeführt. Dazu werden mehrere Bondflächen während des Funktionstests von einem Testwerkzeug kontaktiert, wobei Nadeln oder Balls zum Einsatz kommen können.
  • Sind die Bondflächen nicht unmittelbar im Bondkanal angeordnet, sondern auf einer Umverdrahtungsebene, so kann die Kontaktierung über die Bondflächen auf der Umverdrahtungsebene erfolgen. Während des Tests kann die übrige aktive Oberseite bzw. Bondungen des Halbleiterchips insbesondere im Bondkanal durch eine Verkapselungsschicht geschützt sein. Diese Verkapselungsschicht kann unter Freilassen der Bondflächen durch Drucken, Molden, Dispensen oder Abscheiden hergestellt werden. Die Verkapselungsschicht auf dem ersten Halbleiterchip kann beim Zusammenbau des Stapels gleichzeitig zur mechanischen Fixierung des darüber angeordneten zweiten Halbleiterchips dienen.
  • Nach einem getrennten Durchführen der Funktionstests der beiden Halbleiterchips steigt die Wahrscheinlichkeit für die Funktionsfähigkeit des elektronischen Bauteils mit Chipstapel erheblich an. Nach erfolgreichem Funktionstest werden die funktionsgetesteten ersten Halbleiterchips ausgerichtet und auf einer Seite von Mittenabschnitten von Flachleitern in einer Bauteilposition eines Flachleiterrahmens fixiert.
  • Um die Höhe des Bauteils niedrig zu halten und Kosten zu sparen wird auf zusätzliche, die Halbleiterchips tragende Chipinseln verzichtet. Der erste Halbleiterchip wird somit lediglich von einer Seite der Mittenabschnitte einer Vielzahl der Flachleitern getragen. Anschließend wird die erste Bondverbindung zwischen den Bondflächen des ersten Halbleiterchips und entsprechenden Innenabschnitten von Flachleitern hergestellt. Somit kann ein nur geringfügig geänderter Prozessfluss, wie er bereits für nicht gestapelte Flachleiterrahmen-Techniken eingesetzt wird, auch für die erfindungsgemäße Lösung mit "beide Halbleiterchips nach oben" kostengünstig ausgeführt werden.
  • Nach dem Anbringen des ersten unteren Halbleiterchips wird der zweite obere Halbleiterchip auf einer gegenüberliegenden Seite der Mittenabschnitte der Flachleiter fixiert. Dazu wird die Rückseite des zweiten Halbleiterchips auf diesen Mittenabschnitten befestigt. Danach werden zweite Bondverbindungen zwischen den Bondflächen des zweiten Halbleiterchips und entsprechenden Übergangsabschnitten der Flachleiter hergestellt. Abschließend wird dieser Aufbau gemoldet. Dazu wird der Chipstapel mit Bondverbindungen und Flachleitern an Bauteilpositionen eines Flachleiterrahmens in eine Kunststoffgehäusemasse unter Herausragen lassen von Außenabschnitten der Flachleiter des Flachleiterrahmens verpackt.
  • An jeder Bauteilposition des Flachleiterrahmens befindet sich somit ein erfindungsgemäßer Chipstapel, der die doppelte Schaltungsdichte und doppelte Speicherdichte erreicht, ohne dass die Standardgehäusehöhe von 1,2mm überschritten wird. Dazu wird eine Klebefolie für das Kleben der Halbleiterchips an die Mittenabschnitten der Flachleiter eingesetzt, die nur wenige Mikrometer dick ist.
  • Nach dem Verpacken der Chipstapel werden die Bauteilpositionen aus dem Flachleiterrahmen unter Abwinkeln der Außenabschnitte ausgestanzt. Bei diesem Ausstanzen werden gleichzeitig Querverbindungs- und Haltestege zwischen den Flachleitern, die der Stabilisierung des Flachleiterrahmens dienen, abgetrennt. Die Richtung der Abwinklung hängt davon ab, ob eine "Face-up"-Struktur oder eine "Face-down"-Struktur erreicht werden soll.
  • Bei einer weiteren Verfahrensvariante ist es vorgesehen, dass auf die aktive Oberseite des ersten und des zweiten Halbleiterchips vor dem Zusammenbau eine Umverdrahtungsfolie bzw. Umverdrahtungsschicht aufgebracht wird. Diese Umverdrahtungsfolie weist Umverdrahtungsleitungen auf und besitzt größere Bondflächen, als sie in dem zentralen Bondkanal möglich sind.
  • Diese Umverdrahtungsleitungen auf der aktiven Oberseite des Halbleiterchips sind durch Kontakte mit Kontaktflächen im zentralen Bondkanal elektrisch verbunden. Anstelle von abgebogenen Umverdrahtungsleitungen können hier auch zusätzliche Bonddrähte für zusätzliche Bondverbindungen vorgesehen werden. In diesem Fall weist die Umverdrahtungsfolie eine Umverdrahtungsstruktur auf, die Bondflächen für ein Verbinden mit den Flachleitern aufweist und Umverdrahtungsleitungen, die von diesen Bondflächen zu Bondfingern führen. Dabei sind die Bondfinger im Randbereich des zentralen Bondkanals angeordnet und von diesen Bondfingern gehen die zusätzlichen Bondverbindungen zu den Kontaktflächen in dem zentralen Bondkanal der Halbleiterchips aus.
  • Zusammenfassend ist festzustellen, dass mit der erfindungsgemäßen Lösung eine Erhöhung der Speicherdichte durch Stapeln bei gleichbleibender Gesamthöhe von Standardgehäusen erreicht werden kann. Ferner können in dem Stapel Halbleiterchips mit doppelreihigen Bondflächen eingesetzt werden, ohne dass spiegelbildliche Layouts für den zweiten Halbleiterchip im Stapel erforderlich sind. Durch die Kongruenz der Bondflächenpositionen ist es darüber hinaus möglich, mit herkömmlichen Testwerkzeugen und Testanlagen die Funktionsfähigkeit jedes einzelnen Halbleiterchips vor einem Zusammenbau zu testen, was die Ausbeute für das elektronische Bauteil mit Chipstapel verbessert.
  • Die Erfindung wird nun anhand der beiliegenden Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil gemäß einer ersten Ausführungsform der Erfindung,
  • 2 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil gemäß einer zweiten Ausführungsform der Erfindung,
  • 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil gemäß einer dritten Ausführungsform der Erfindung,
  • 4 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil gemäß einer vierten Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 gemäß einer ersten Ausführungsform der Erfindung. In einem Gehäuse 15 aus einer Kunststoffmasse ist ein Chipstapel 2 angeordnet. Dieser Chipstapel 2 weist einen ersten Halbleiterchip 3 und einen zweiten Halbleiterchip 4 auf, die bei dieser ersten Ausführungsform der Erfindung eine "beide Chips nach oben"-Struktur bilden. Der in dieser Ausführungsform untere, erste Halbleiterchip 3 ist mit seiner aktiven Oberseite 20 an Mittenabschnitten 7 einer Vielzahl von Flachleitern 5 angeklebt. Diese Flachleiter weisen noch einen Innenabschnitt 6, einen Übergangsabschnitt 8 und einen Außenabschnitt 9 auf. Der Außenabschnitt 9 ragt aus dem Gehäuse 15. Der Übergangsabschnitt 8 erstreckt sich in das Gehäuse 15 hinein. Der Innenabschnitt 6 und der Mittenabschnitt 7 sind zwischen den Halbleiterchips 3 und 4 angeordnet.
  • Eine Klebstofffolie 32 verbindet mechanisch die Oberseite 20 des ersten Halbleiterchips 3 mit einer Seite des Mittenabschnitts 7. Ein weiteres Klebstofffolie 33 verbindet die ge genüberliegende Seite des Mittenabschnitts 7 mit einer Rückseite 21 des zweiten Halbleiterchips 4. Beide Halbleiterchips 3 und 4 sind identisch aufgebaut und weisen in ihrem Zentrum einen langgestreckten Bondkanal 16 beziehungsweise 17 auf. Diese Bondkanäle 16 und 17 haben zweireihig nebeneinander angeordnete Bondflächen 10 und 11. Die Bondflächen 10 und 11 des ersten und zweiten Halbleiterchips 3 und 4 in den entsprechenden Bondkanälen 16 und 17 sind deckungsgleich bzw. kongruent zueinander angeordnet. Diese kongruente Anordnung der Bondflächen erleichtert das Bonden in dem in 1 gezeigten Aufbau mit einem Chipstapel 2.
  • In der Ausführungsform der Erfindung gemäß 1 ist die Bonddrahtlänge der ersten Bondverbindung 12 wesentlich kürzer als die Bonddrahtlänge der zweiten Bondverbindung 13, da die erste Bondverbindung zwischen Bondflächen 10 des Bondkanals 16 mit Innenabschnitten 6 der Flachleiter 5 verbunden ist und die zweite Bondverbindung 13 mit ihrem Bonddraht die Entfernung zwischen Bondkanal 17 des zweiten elektronischen Bauteils 4 und den Übergangsabschnitten 8 der Flachleiter 5 zu überwinden hat.
  • Die Gehäusedicke h ist mit 1,2 mm nicht größer als die Standardgehäusedicke elektronischer Bauteile mit nur einem Halbleiterchip im Gehäuse. Die Außenabschnitte 9 der Vielzahl der Flachleiter 5 weisen eine z-förmige Abwinklung 24 auf, die in dieser Ausführungsform gemäß 1 derart nach unten abgewinkelt ist, dass die aktiven Oberseiten 20 und 21 der Halbleiterchips 3 und 4 in Richtung auf die Oberseite 34 des Gehäuses 15 ausgerichtet sind. Eine derartige Struktur wird auch "Face-up"-Struktur genannt.
  • Das elektronische Bauteil 1 gemäß der 1 wird in einem Prozessfluss hergestellt, der sich geringfügig von der Prozessierung von nicht gestapelten Halbleiterchips in elektronischen Bauteilen unterscheidet. Auf einen Flachleiterrahmen mit mehreren Bauteilpositionen und Flachleitern 5 werden beidseitig klebende Klebstoffolien 32 und 33 aufgebracht. Zunächst wird der untere Halbleiterchip 3 angebracht. Anschließend erfolgt die elektrische Kontaktierung mittels Drahtbonden zwischen Bondflächen 10 des ersten unteren Halbleiterchips 3 und Innenabschnitten 6 der Flachleiter 5. Danach wird der obere zweite Halbleiterchip 4 auf der Klebstofffolie 33 fixiert und ebenfalls mittels Drahtbonden elektrisch mit Übergangsabschnitten 8 der Flachleiter 5 kontaktiert. Anschließend wird der Aufbau gemoldet, wobei das Gehäuse 15 erzeugt wird.
  • Eine Abschätzung der Gesamthöhe des elektronischen Bauteils mit einem Chipstapel 2 zeigt, dass die Dicke h des Moldkörpers unverändert gegenüber Standardgehäusehöhen belassen werden kann. Vor dem Einbauen der beiden Halbleiterchips 3 und 4 werden diese auf ihre Funktionsfähigkeit getestet, so dass nur funktionsfähige Halbleiterchips für den Aufbau eines Chipstapels berücksichtigt werden.
  • 2 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 120 gemäß einer zweiten Ausführungsform der Erfindung. Komponenten in den nachfolgenden 2 bis 4, die gleiche Funktionen wie in 1 aufweisen, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Ein Unterschied zwischen der ersten Ausführungsform der Erfindung gemäß 1 und der zweiten Ausführungsform gemäß 2 liegt darin, dass die Abwinklung 24 der Außenabschnitte 9 der Flachleiter 5 entgegengesetzt gerichtet ist zu der Abwinklung 24 der 1. Die aktiven Seiten 20 und 21 des Chips 3 und des Chips 4 sind bezüglich der Bauteilkontaktierung nach unten ausgerichtet. Deswegen liegt in 2 eine "Face-down"-Struktur vor. Eine derartige "Face-down"-Struktur kann intensiv von der Rückseite des ersten Halbleiterchips 3 aus gekühlt werden, wenn auf der Oberseite 34 des Gehäuses 15 ein in dieser Ansicht nicht gezeigter zusätzlicher Kühlkörper angeordnet wird.
  • 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 130 gemäß einer dritten Ausführungsform der Erfindung. Die Ausführungsform gemäß 3 unterscheidet sich von den vorhergehenden Ausführungsformen gemäß 1 und 2 dadurch, dass die Kontaktflächen 30 und 31 in den Bondkanälen 16 und 17 über eine Bondverbindung 14 mit einer Umverdrahtungsebene 18 bzw. 19 verbunden sind, auf der sich größere Bondflächen 10 und 11 für die erste und zweite Bondverbindung 12 und 13 befinden. Dadurch wird eine Auffächerung der Kontaktflächen bewirkt. Dies erleichtert einen Funktionstest jedes einzelnen Halbleiterchips 3 und 4 mit demselben Testwerkzeug vor dem Zusammenbau zu einem Chipstapel 2, womit die Ausbeute funktionsfähiger Bauteile 1 mit Chipstapel 2 erhöht wird. Die zusätzliche Bondverbindung 14 in der Ausführungsform nach 3 wird durch Umverdrahtungsleitungen, die sich bis auf die aktiven Oberseiten 20 beziehungsweise 21 in dem jeweiligen Bondkanal 16 beziehungsweise 17 erstrecken realisiert. Während 3 ein Ausführungsbeispiel einer "Face-down"-Struktur zeigt, wird in der 4 eine "Face-up"-Struktur gezeigt. Die Umverdrahtungsebene 18, 19 ist hier ein zusätzlicher Interposer, also ein Leiterplattenmaterial mit Kupferschicht. In hier nicht dargestellten Ausführungsformen ist sie ein Tape-Material mit Leiterbahn, die mit einem Tape-automated-bonding-Verfahren kontaktiert ist, oder eine einfache Metallisierungsschicht auf den Chipoberflächen die passiviert worden sind.
  • 4 zeigt einen schematischen Querschnitt eines elektronischen Bauteils 140 gemäß einer vierten Ausführungsform der Erfindung. Ein Unterschied der Ausführungsform gemäß 4 zu der Ausführungsform gemäß 3 besteht darin, dass neben der Umkehr der Ausrichtungen der Halbleiterchips eine zusätzliche Abwinklung 25 für die Übergangsabschnitte 8 innerhalb des Gehäuses 15 aus Kunststoff vorgesehen ist. Diese Abwinklung 25 ist in Richtung der aktiven Oberseite 23 des zweiten Halbleiterchips 4 angeordnet, so dass die Länge des Bonddrahtes der zweiten Bondverbindung 13 gegenüber dem Bonddraht der 3. Ausführungsform gemäß 3 verkürzt ist. Außerdem ist die Länge der zweiten Bondverbindung 13 durch die Anordnung von Bondflächen 11 auf einer Umverdrahtungsebene verkürzt. Darüber hinaus wird mit der Abwinklung des Übergangsabschnittes 8 eine verbesserte Verankerung des Flachleiters 5 in dem Gehäuse 15 aus Kunststoff erreicht.
    • 1
    elektronisches Bauteil
    2
    Chipstapel
    3
    erstes Halbleiterchip
    4
    zweites Halbleiterchip
    5
    Flachleiter
    6
    Innenabschnitt
    7
    Mittenabschnitt
    8
    Übergangsabschnitt
    9
    Außenabschnitt
    10
    Bondflächen des ersten Halbleiterchips
    11
    Bondflächen des zweiten Halbleiterchips
    12
    erste Bondverbindung
    13
    zweite Bondverbindung
    14
    zusätzliche Bondverbindung
    15
    Gehäuse
    16
    Bondkanal des ersten Halbleiterchips
    17
    Bondkanal des zweiten Halbleiterchips
    18
    Umverdrahtungsschicht des ersten Halbleiterchips
    19
    Umverdrahtungsschicht des zweiten Halbleiterchips
    20
    aktive Oberseite des ersten Halbleiterchips
    21
    aktive Oberseite des zweiten Halbleiterchips
    22
    Rückseite des ersten Halbleiterchips
    23
    Rückseite des zweiten Halbleiterchips
    24
    z-förmige Abwinklung
    25
    Abwinklung des Übergangsabschnitts
    26
    Seite eines Flachleitermittenabschnitts
    27
    gegenüberliegende Seite eines Mittenabschnitts
    28
    Umverdrahtungsfolie des ersten Halbleiterchips
    29
    Umverdrahtungsfolie des zweiten Halbleiterchips
    30
    Kontaktfläche des ersten Halbleiterchips
    31
    Kontaktfläche des zweiten Halbleiterchips
    32
    Klebeband
    33
    Klebeband
    34
    Oberseite des Gehäuses
    120,
    130,140
    elektronische Bauteile
    h
    Gehäusedicke des elektronischen Bauteils

Claims (11)

  1. Elektronisches Bauteil das folgende Merkmale aufweist: – einen Chipstapel (2) mit – einem ersten Halbleiterchip (3) und – einem zweiten Halbleiterchip (4) – eine Vielzahl vom Flachleitern (5) mit – einem Innenabschnitt (6), – einem Mittenabschnitt (7), – einem Übergangsabschnitt (8) und – einem Außenabschnitt (9), – ein Gehäuse (15) wobei der Innenabschnitt (6) und der Mittenabschnitt (7) zwischen den Halbleiterchips (3, 4) angeordnet sind, und wobei Bondflächen (10) des ersten Halbleiterchips (3) über erste Bondverbindungen (12) mit Innenabschnitten (6) von Flachleitern (5) verbunden sind, und wobei Bondflächen (11) des zweiten Halbleiterchips (4) über zweite Bondverbindungen (13) mit Übergangsabschnitten (8) von Flachleitern (5) verbunden sind.
  2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die erste und die zweite Bondverbindung (12, 13) mit einem Innen- (6) bzw. Übergangsabschnitt (8) desselben Flachleiters (5) elektrisch verbunden sind.
  3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Bondflächen (10, 11) des ersten und des zweiten Halbleiterchips (3, 4) an zueinander kongruenten Positionen angeordnet sind.
  4. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (3, 4) in kongruent zueinander angeordneten Bondkanälen (16, 17) des ersten und des zweiten Halbleiterchips (3, 4) Bondflächen (10, 11) aufweisen.
  5. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bondflächen (10, 11) des ersten und des zweiten Halbleiterchips (3, 4) auf Umverdrahtungsschichten (18, 19) oder Umverdrahtungsfolien der Halbleiterchips (3, 4) angeordnet sind.
  6. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Halbleiterchip (3) mit seiner aktiven Oberseite (20) auf Mittenabschnitten (7) von Flachleitern (5) befestigt ist, und dass der zweite Halbleiterchip (4) mit seiner Rückseite (23) auf Mittenabschnitten (7) von Flachleitern (5) befestigt ist.
  7. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Außenabschnitte (9) der Flachleiter (5) eine z-förmige Abwinklung (24) aufweisen, die derart ausgerichtet ist, daß die Halbleiterchips (3, 4) mit Ihren aktiven Oberseiten (20, 21) entweder in Richtung der Abwinklung (24) oder entgegen der Richtung der Abwinklung (24) ausgerichtet sind.
  8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Übergangsabschnitt (8) der Flachleiter (5) eine Abwinklung (25) in Richtung auf die aktive Oberseite (21) des zweiten Halbleiterchips (4) aufweist.
  9. Verfahren zur Herstellung eines elektronischen Bauteils, das folgende Verfahrensschritte aufweist: – Bereitstellen von einem ersten und einem zweiten Halbleiterchip (3, 4) mit kongruent angeordneten Bondflächen (10, 11) für einen Chipstapel (2), – Ausrichten und Aufbringen des ersten Halbleiterchips (3) auf einer Seite (26) von Mittenabschnitten (7) von Flachleitern (5) einer Bauteilposition eines Flachleiterrahmens, indem eine aktive Oberseite (20) des ersten Halbleiterchips (3) auf den Mittenabschnitten (7) befestigt wird und erste Bondverbindungen (12) zwischen den Bondflächen (10) des ersten Halbleiterchips (3) und entsprechenden Innenabschnitten (6) von Flachleitern (5) hergestellt werden, – Ausrichten und Stapeln des zweiten Halbleiterchips (4) auf einer gegenüberliegenden Seite (27) der Mittenabschnitte (7), indem eine Rückseite (23) des zweiten Halbleiterchips (4) auf den Mittenabschnitten (7) befestigt wird und zweite Bondverbindungen (13) zwischen den Bondflächen (11) des zweiten Halbleiterchips (4) und entsprechenden Übergangsabschnitten (8) der Flachleiter (5) hergestellt werden, – Verpacken der Chipstapel (2) mit Bondverbindungen (12, 13, 14) und Flachleitern (5) an Bauteilpositionen des Flachleiterrahmens in einer Kunststoffgehäusemasse unter Herausragenlassen von Außenabschnitten (9) der Flachleiter (5) des Flachleiterrahmens.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass nach dem Verpacken der Chipstapel (2) die Bauteilpositionen aus dem Fachleiterrahmen unter Abwinkeln der Außenabschnitte (9) der Flachleiter (5) gestanzt werden.
  11. Verfahren nach Anspruch 9 oder Anspruch 10, dadurch gekennzeichnet, dass auf die aktive Oberseite (20, 21) des ersten und des zweiten Halbleiterchips (3, 4) eine Umverdrahtungsfolie (28, 29) aufgebracht wird, die einen zentralen Bondkanal (16, 17) aufweist und anschließend zusätzliche Bondverbindungen (14) von der Umverdrahtungsfolie (28, 29) zu Kontaktflächen (30, 31) in dem zentralen Bondkanal (16, 17) hergestellt werden.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
US20070109756A1 (en) * 2005-02-10 2007-05-17 Stats Chippac Ltd. Stacked integrated circuits package system
US7495321B2 (en) * 2006-07-24 2009-02-24 Stats Chippac, Ltd. Leaded stacked packages having elevated die paddle
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
TW200847385A (en) * 2007-05-18 2008-12-01 Chipmos Technologies Inc Chip-on-lead and lead-on-chip stacked structure
TWI378547B (en) * 2007-09-14 2012-12-01 Chipmos Technologies Inc Multi-chip stacked package structure
TWI364802B (en) * 2007-09-14 2012-05-21 Chipmos Technologies Inc Method for fabricating multi-chip stacked package
US7687920B2 (en) * 2008-04-11 2010-03-30 Stats Chippac Ltd. Integrated circuit package-on-package system with central bond wires
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
US20110147910A1 (en) * 2009-12-21 2011-06-23 Micron Technology, Inc. Method for stacking die in thin, small-outline package
US11694946B2 (en) * 2021-05-24 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices having a plurality of offsets in leads supporting stacked components and methods of manufacturing thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539250A (en) * 1990-06-15 1996-07-23 Hitachi, Ltd. Plastic-molded-type semiconductor device
US5691570A (en) * 1993-09-29 1997-11-25 Kabushiki Kaisha Toshiba Integrated circuits having patterns of mirror images and packages incorporating the same
DE19647105A1 (de) * 1996-11-14 1998-05-20 Wolfram Prof Dr Ing Klingsch Brandschutzanordnung
US5804874A (en) * 1996-03-08 1998-09-08 Samsung Electronics Co., Ltd. Stacked chip package device employing a plurality of lead on chip type semiconductor chips
DE10003670A1 (de) * 2000-01-28 2001-08-09 Wichmann Workx Ag Information Halbleiterbauelement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
SG74657A1 (en) 1998-09-15 2000-08-22 Texas Instr Singapore Pte Ltd Multichip semiconductor assembly
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
US6483181B2 (en) * 2001-04-19 2002-11-19 Walton Advanced Electronics Ltd. Multi-chip package
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
US6593649B1 (en) * 2001-05-17 2003-07-15 Megic Corporation Methods of IC rerouting option for multiple package system applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539250A (en) * 1990-06-15 1996-07-23 Hitachi, Ltd. Plastic-molded-type semiconductor device
US5691570A (en) * 1993-09-29 1997-11-25 Kabushiki Kaisha Toshiba Integrated circuits having patterns of mirror images and packages incorporating the same
US5804874A (en) * 1996-03-08 1998-09-08 Samsung Electronics Co., Ltd. Stacked chip package device employing a plurality of lead on chip type semiconductor chips
DE19647105A1 (de) * 1996-11-14 1998-05-20 Wolfram Prof Dr Ing Klingsch Brandschutzanordnung
DE10003670A1 (de) * 2000-01-28 2001-08-09 Wichmann Workx Ag Information Halbleiterbauelement

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Publication number Publication date
US20040108585A1 (en) 2004-06-10
US6977427B2 (en) 2005-12-20

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