DE10101875A1 - Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips - Google Patents
Elektronisches Bauteil mit aufeinander gestapelten HalbleiterchipsInfo
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips (1), die auf ihrer aktiven Oberseite Leiterbahnen zur Umverdrahtung zu Kontaktflächen aufweisen, wobei Durchkontakte (6) auf den gesägten Rändern (5) des Halbleiterchips (1) angeordnet sind, um die elektronischen Bauteile von darüber (1A) und darunter liegenden (1B) Halbleiterchips über Durchkontakte (6) miteinander zu verbinden.
Description
Die Erfindung betrifft ein elektronisches Bauteil mit aufein
ander gestapelten Halbleiterchips und ein Verfahren zu seiner
Herstellung gemäß den unabhängigen Ansprüchen.
Das Stapeln elektronischer Bauteile zu größeren Hybrideinhei
ten erfolgt nach Vollenden jedes einzelnen Bauteils mit einem
Halbleiterchip und einem Systemträger. Über die unterschied
lichen Systemträger werden die übereinander gestapelten fer
tigen Bauteile zu einem elektronischen Bauteil mit aufeinan
der gestapelten Halbleiterchips verbunden, in dem die äußeren
Flachleiter der Systemträger über entsprechende Außenkontakt
stifte miteinander verbunden werden. Derartig gebildete elek
tronische Bauteile aus gestapelten Einzelbauteilen haben den
Nachteil, dass sie nicht in einer kompakten Bauweise dar
stellbar sind, zumal jeder Systemträger zwischen den Bautei
len einen großen Raumbedarf aufweist.
Aufgabe der Erfindung ist es, ein elektronisches Bauteil und
ein Verfahren zu seiner Herstellung anzugeben, bei dem die
Vorteile der Planartechnologie eingesetzt werden können und
bei dem wesentlich kompaktere Strukturen für elektronische
Bauteile aus gestapelten Einzelteilen erzielt werden können.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen An
sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der
Erfindung ergeben sich aus den abhängigen Ansprüchen.
Erfindungsgemäß besteht das elektronische Bauteil aus aufein
ander gestapelten Halbleiterchips, die auf ihrer aktiven
Oberseite Kontaktflächen und Leiterbahnen zur Umverdrahtung
zu Kontaktflächen darüber oder darunter liegender Halbleiter
chips aufweisen. Dazu sind die Leiterbahnen zur Umverdrahtung
auf der Oberseite des Halbleiterchips angeordnet und mit den
Kontaktflächen verbunden. Die Leiterbahnen zur Umverdrahtung
erstrecken sich von den Kontaktflächen auf der aktiven Ober
seite der Halbleiterchips zu den Rändern des Halbleiterchips
und sind mit darüber und darunter liegenden Halbleiterchips
über Durchkontakte verbunden, die auf gesägten Rändern des
Halbleiterchips angeordnet sind.
Ein derartiges elektronisches Bauteil hat den Vorteil, dass
mehrere aufeinander gestapeltete Halbleiterchips angeordnet
werden können, ohne dass dazwischen aufwendige Systemträger
anzuordnen sind. Vielmehr werden die Verbindungen zwischen
übereinander gestapelten Halbleiterchips durch die auf gesäg
ten Rändern des Halbleiterchips angeordneten Durchkontakte
verwirklicht. Bei dieser Technologie wird der Vorteil der
Planartechnologie voll eingesetzt, indem noch vor dem Trennen
eines Wafers sämtliche Durchkontakte im Bereich der Sägespu
ren fertiggestellt werden können und erst beim Trennen des
Wafers zu einzelnen Halbleiterchips Durchkontakte entstehen,
die im Querschnitt kreissegmentförmig ausgestaltet sind.
Durch das Aufsägen wird gewährleistet, dass die Durchkontakte
am Rand eines jeden Chips angeordnet sind und somit zum Ver
binden mit den darunter befindlichen Leitungsbahnen zur Um
verdrahtung leicht zugänglich sind.
In einer Ausführungsform der Erfindung weist der unterste
Halbleiterchip anstelle von Durchkontakten Lotdepots auf.
Diese können in einer weiteren bevorzugten Ausführungsform
der Erfindung Siebdruck-Lotdepots sein. Diese Lotdepots kön
nen bewirken, dass beim Aufsetzen des nächstfolgenden Halb
leiterchips und einer Erwärmung auf Löttemperatur die Lot
schmelze aufgrund kapillarer Wirkung in den am Rand darüber
liegenden Halbleiterchips angeordneten Durchkontaktlöchern
aufsteigt. Dazu weisen die Durchkontaktlöcher einerseits eine
Haftvermittlerschicht auf und andererseits eine lötbare Be
schichtung, vorzugsweise aus Kupfer, Silber, Gold oder Legie
rungen derselben. Diese Metalle zeichnen sich dadurch aus,
dass sie gut benetzbar sind und folglich eine hohe Kapillar
wirkung für die Durchkontakte zeigen.
Zwischen den gestapelten Halbleiterchips ist in einer weite
ren Ausführungsform der Erfindung jeweils eine Umverdrah
tungsebene angeordnet. Diese Umverdrahtungsebenen entsprechen
in keiner Weise einem Systemträger eines elektronischen Bau
teils mit Halbleiterchips. Die Umverdrahtungsebene wird le
diglich aus den Leiterbahnen zur Umverdrahtung gebildet, die
in einer weiteren Ausführungsform der Erfindung auf einer
Isolierschicht auf der aktiven Halbleiteroberseite angeordnet
sind. Diese Isolierschicht ist derart strukturiert, dass die
Kontaktflächen zum Zugang zu den elektronischen Schaltungen
des Halbleiterchips freigelegt bleiben und die Leiterbahnen
ungehindert mit relativ preiswerten Mitteln zur Umverdrahtung
aufgebracht werden können. Dazu gehört auch das Siebdrucken
von derartigen Leiterbahnen auf der Isolierschicht.
Die Durchkontakte selbst weisen in einer weiteren Ausfüh
rungsform der Erfindung auf ihrer Innenwand eine Haftvermitt
lerschicht auf, die vorzugsweise aus Titan und/oder einer Ti
tanlegierung aufgebaut sein kann. Diese Haftvermittlerschicht
soll den Übergang von dem Halbleitermaterial zu dem Lötmate
rial erleichtern und gleichzeitig dafür sorgen, dass eine
lötbare Oberflächenbeschichtung auf der Innenwandung des
Durchgangsloches möglich wird. Eine derartige Innenbeschich
tung kann wie oben erwähnt wiederum aus Kupfer, Silber oder
Gold gebildet sein, um die Benetzung mit einem Lotmaterial zu
verbessern.
Die Isolierschicht, die zwischen der Halbleiterchipoberfläche
und den Leiterbahnen zur Umverdrahtung angebracht wird, ist
vorzugsweise ein Polymer, insbesondere eine Polyimidschicht.
Da die Durchkontakte die Beschichtung der Innenwandung der
Durchkontakte und das Anbringen der Leiterbahnen zur Umver
drahtung auf einem Waferniveau, d. h. für viele Halbleiterchips
gleichzeitig, durchgeführt werden kann, hat dieses
elektronische Bauteil den Vorteil, dass es mit Hilfe der
Planartechnik überwiegend herstellbar wird. Durchkontakte auf
den gesägten Rändern des Halbleiterchips entstehen, wenn da
für gesorgt wird, dass die Durchkontakte bereits in den Säge
spuren des Wafers vorhanden sind, bevor ein Sägeblatt, dessen
Dicke kleiner ist als der Durchmesser der Durchkontakte die
Chips an ihren Rändern vereinzelt. Bei dem Vereinzeln entste
hen aus den zylindrischen Durchkontakten Durchkontakte, die
im Querschnitt Kreissegmente aufweisen. Werden in den Halb
leiterwafer rechteckige oder dreieckige Durchkontakte einge
arbeitet, so entstehen nach dem Sägen säulenförmige Struktu
ren, die jeweils nur einen Teil des Querschnitts der ur
sprünglich eingebrachten viereckigen und dreieckigen Säulen
aufweisen, da der Mittenbereich jeder Säule durch den Trenn
vorgang herausgesägt ist
In einer weiteren Ausführungsform der Erfindung weisen die
Halbleiterchips Speicherchips auf. Insbesondere bei Speicher
chips besteht der Bedarf, möglichst eine hohe Volumendichte
an Speicherplätzen zu realisieren, was durch die erfindungs
gemäße Vorrichtung nun möglich ist, da sämtliche Systemträger
entfallen und keinerlei Gehäusestrukturen das Volumen des
elektronischen Bauteils mit gestapelten Halbleiterchips ver
größern.
Mit der erfindungsgemäßen Vorrichtung ist es demnach möglich,
äußerst kompakte elektronische Bauteile zu realisieren, wobei
durch Dünnschleifen der Halbleiterchips ein weiterer Verdich
tungseffekt erzielt werden kann. Dazu werden Dünnschleiftech
nologien angewandt, welche die Ausgangsdicke eines Halblei
terwafers von ungefähr 500 bis 800 µm um mindestens eine Grö
ßenordnung auf 50 bis 80 µm verringern, so dass aus einem
Halbleiterwafer einer Dicke von mehreren 100 µm ein Halblei
terwafer von mehreren 10 µm wird. Wenn Halbleiterchips aus
derartigen dünngeschliffenen Wafern für das erfindungsgemäße
elektronische Bauteil eingesetzt werden, so erhöht sich die
Raumdichte der Speicherfunktion um mindestens eine Größenord
nung.
Ein Verfahren zur Herstellung eines elektronischen Bauteils,
das aufeinander gestapelte Halbleiterchips aufweist, die über
Umverdrahtungsebenen und Durchkontakte verbunden sind, welche
auf gesägten Rändern des Halbleiterchips angeordnet sind,
weist folgende Verfahrensschritte auf:
- - Bereitstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vor gesehenen Sägespurbereichen,
- - Aufbringen einer Isolierschicht zum Schutz und zur Iso lation der aktiven Oberseite des Halbleiterchips,
- - Einbringen von Durchkontaktlöchern in den Sägespurberei chen, deren Durchmesser größer ist als die Dicke des Sä geblattes zum Trennen und Vereinzeln des Halbleiterwa fers,
- - Beschichten der Innenwandung der Durchkontaktlöcher mit einem Haftvermittler und/oder einer lötbaren Oberflä chenbeschichtung,
- - Auffüllen der Durchkontaktlöcher mit Lotmaterial zu Durchkontakten,
- - Strukturieren der Isolierschicht unter Freilegen von Kontaktflächen auf der aktiven Oberseite des Halbleiter chips und Aufbringen von Leiterbahnen zur Umverdrahtung auf der Isolierschicht, wobei die Leiterbahnen zur Um verdrahtung einzelne Kontaktanschlussflächen mit den Durchkontakten verbinden,
- - Vereinzeln des Halbleiterwafers zu Halbleiterchips,
- - Stapeln von mehreren Halbleiterchips zu einem elektroni schen Bauteil.
Dieses Verfahren hat den Vorteil, dass die überwiegende An
zahl der Verfahrensschritte auf dem Halbleiterwafer selbst
durchgeführt werden und somit die Verfahrensschritte gleich
zeitig für viele Halbleiterchips realisiert werden. Im Prin
zip wird damit erreicht, dass jeder Halbleiterchip an seinem
gesägten Rand mit entsprechenden Durchkontakten versehen ist
und auf seiner aktiven Oberseite eine Umverdrahtungsebene mit
Umverdrahtungsleitungen von den Kontaktflächen zu den Durch
kontakten aufweist.
Nach einem Trennen in einzelne Halbleiterchips mit derartigen
Randstrukturen und Oberflächenstrukturen können die einzelnen
Halbleiterchips aufeinander gestapelt werden und in einem
einfachen Temperprozess, bei dem die Löttemperatur erreicht
wird, miteinander im gestapelten Zustand verbunden werden.
In einer bevorzugten Ausführungsform der Erfindung werden die
Leiterbahnen zur Umverdrahtung mittels Siebdruck auf die
strukturierte Isolierschicht aufgebracht. Da die Leiterbahnen
für die Umverdrahtung nicht mehr mikroskopisch klein auszu
bilden sind, wie die Verbindungsleiterbahnen innerhalb der
integrierten Schaltungsstrukturen, ist ein Siebdruckverfahren
für eine preiswerte Massenproduktion möglich. Dieses Sieb
druckverfahren kann auf der gesamten Waferoberfläche ange
wandt werden, d. h. als weiterer planarer Technologieschritt
und nicht für jedes vereinzelne Halbleiterchip. Ferner kann
für die untersten Halbleiterchips eines Stapels ein Wafer
vorbereitet werden, der keine Durchkontakte aufweist, sondern
an den entsprechenden Stellen Lötdepots vorsieht. Diese Löt
depots haben dann die Aufgabe, beim Aufheizen des Stapels auf
eine Löttemperatur in den Durchkontaktöffnungen über Kapil
larkräfte bis zum obersten Halbleiterchip aufzusteigen, falls
die Durchkontakte bis zum obersten Halbleiterchip durchgehend
vorgesehen sind. Für Verbindungen, die nicht bis hinunter zum
Basischip gehen sollen, wird die Durchkontaktöffnung bereits
auf dem Waferlevel mit Lötmaterial gefüllt. Aber auch dieses
Füllen kann mit Siebdruck erfolgen.
Eine weitere Durchführung des Verfahrens sieht vor, dass das
Lötmaterial galvanisch abgeschieden wird.
Um ein Benetzen der Durchkontaktöffnungen mit Lötmaterial zu
gewährleisten, wird bei einem weiteren Durchführungsbeispiel
des Verfahrens zunächst ein Haftvermittler vorzugsweise aus
Titan oder einer Titanlegierung auf die Innenwandung der
Durchkontakte aufgebracht und anschließend werden Oberflä
chenschichten aus Kupfer, Silber oder Gold oder deren Legie
rungen aufgebracht.
Dieses Aufbringen kann mit Hilfe der Sputtertechnik, oder ei
ner CVD-Abscheidung (Abscheidung aus der Gasphase) erfolgen.
Das Einbringen von Durchkontaktlöchern in den Wafer im Be
reich der Sägespuren kann durch reaktives Ionenätzen, Laser
verdampfen und/oder durch elektrolytisches Ätzen mit Hilfe
von Kanülen erfolgen. Die kleinsten Durchkontaktlöcher sind
durch reaktives Ionenätzen erreichbar, bei dem Ionen geradli
nig beschleunigt werden und in orthogonaler Richtung auf die
Halbleiteroberfläche auftreffen, so dass nahezu senkrechte
gleichmäßige Durchgangsbohrungen hergestellt werden können.
Für größere Durchmesser eignet sich das Laserverdampfen, bei
dem ein fokussierter Laserstrahl das Halbleitermaterial ver
dampft und dadurch ein Durchgangsloch erzeugen kann. Größere
Durchmesser werden mit der elektrolytischen Ätzung unter Zu
hilfenahme einer Kanüle erreicht, bei dem innerhalb der Kanü
le ein auf Anodenpotential liegender Metalldraht von wenigen
Mykrometern Durchmesser angeordnet ist und ein ständiger
Elektrolytstrom das auf Kathodenpotential liegende Wafermate
rial abträgt.
Die Größenordnungen dieser Durchgangsbohrungen sind beim re
aktiven Ionenätzen zwischen 10 und 50 µm, beim Laserätzen
zwischen 100 und 250 µm und beim elektrolytischen Ätzen zwi
schen 150 und 250 µm. Das Strukturieren der Isolierschicht
unter Freilegung von Kontaktflächen auf der aktiven Oberseite
des Halbleiterchips kann durch ein Photolithographieverfahren
erreicht werden oder durch Lasersputtern oder Laserverdampfen
der Isolierschicht zur Freilegung der Kontaktflächen auf der
aktiven Oberseite des Halbleiterchips.
Das Aufbringen der Leiterbahn kann in einem weiteren Durch
führungsbeispiel des Verfahrens mittels Siebdruck auf die
strukturierte Isolierschicht erfolgen. Da sowohl die Kontakt
flächen als auch die Leiterbahnen zur Umverdrahtung relativ
breit gestaltbar sind und nicht mehr mikroskopisch klein, so
dass sie nur über ein Lichtmikroskop meßbar sind, können die
Leiterbahnen zur Umverdrahtung mit einem preiswerten Sieb
druckverfahren unmittelbar auf dem Wafer realisiert werden.
In einem besonderen Durchführungsbeispiel des Verfahrens wer
den noch vor dem Vereinzeln mehrere Halbleiterwafer aufeinan
der gestapelt und ein Verbinden der Durchkontakte mit den
Leiterbahnen der Umverdrahtung darüberliegender oder darun
terliegender Halbleiterwafer durch eine thermische Behandlung
erzielt. Erst nachdem die Halbleiterwafer somit dicht gepackt
aufeinandergebracht wurden, werden sie dann zu gestapelten
Halbleiterchips vereinzelt. Mit diesem Verfahren wird prak
tisch die Planartechnologie noch für das Stapeln der Halblei
terchips eingesetzt. Erst nachdem gestapelte Halbleiterwafer
vorliegen, wird der Sägeschritt durchgeführt und ergibt auto
matisch gestapelte und untereinander verbundene Halbleiter
chips mit einer hohen Volumen- und Schaltfunktionsdichte.
Das Verbinden der Durchkontakte mit den Leiterbahnen darüber
oder darunter liegender Halbleiterwafer der aufeinander ge
stapelten Halbleiterwafer kann durch Erwärmen des Stapels von
Halbleiterwafern auf Löttemperatur erreicht werden.
Bei einem alternativen Verfahren werden Halbleiterwafer von
der Rückseite unmittelbar unter den Kontaktflächen geätzt und
anschließend werden diese Ätzstrukturen metallisiert. Mit ei
nem derartigen Verfahren lassen sich jedoch keine engen
Schrittweiten zwischen den Durchkontaktlöchern erzielen, da
aufgrund der Kristallrichtung des Halbleiters insbesondere
des Siliziums immer Pyramidenformen mit einem Flankenwinkel
von ca. 54° beim Ätzen ausgebildet werden, wodurch die Öff
nung auf der Rückseite des Wafers deutlich größer ist als auf
der Vorderseite. Dies ist insbesondere, bei ungedünnten Wafern
in einer Dicke von ca. 500 bis 800 µm ein erhebliches Pro
blem, da die Ätzöffnungen auf der Rückseite 500 µm und mehr
erreichen können und somit die Schrittweite der Kontaktan
schlussflächen auf der Vorderseite, die normalerweise bei ca.
200 µm liegt, voll überschritten wird. Zudem schränken derar
tige Ätzungen den aktiven Bereich der Oberseite des Halblei
terchips enorm ein, so dass die nutzbare Fläche auf der akti
ven Oberseite stark eingeschränkt wird.
Die Computer- und Softwareindustrie verlangt nach Speicher
und Speichermodulen in immer größerer Speicherkapazität. Da
normalerweise auch die zur Verfügung stehende Fläche begrenzt
ist, wird mit der vorliegenden Erfindung vorgeschlagen, meh
rere Wafer aufeinander zu stapeln. Gestapelte Halbleiterwafer
bieten bei einem verhältnismäßig geringen Platzbedarf ein Ma
ximum an Speicherkapazität.
Der Halbleiterwaferstapel besteht in einer Ausführungsform
der Erfindung aus einem Basiswafer ohne Durchkontaktlöcher,
aber mit entsprechenden Lotdepots und einer Anzahl n zusätz
licher Wafer, die als Stapelwafer mit Kontaktlöchern versehen
worden sind.
Da der Sägespurbereich zwischen einzelnen Halbleiterchips auf
einem Halbleiterwafer zwischen 70 und 120 µm Breite aufweist,
wird eine solche Sägespur in vorteilhafter Weise bei der Chi
pherstellung für Funktionstests benutzt. Jedoch wird die Sä
gespur nach Fertigstellung der Chips bisher keiner weiteren
Nutzung zugeführt. Deshalb sieht die vorliegende Erfindung
vor im Bereich der Sägespur der Stapelwafer Durchkontaktlö
cher einzubringen, über die dann ein vertikaler Kontakt er
folgen kann. Somit läßt sich ein elektronisches Bauteil aus
gestapelten Halbleiterchips durch vier Arbeitsschritte her
stellen:
- 1. Anfertigen der Kontaktlöcher in dem Sägespurbereich der Stapelwafer. Die Durchkontaktlöcher können dabei trockenge ätzt werden, beispielsweise von der Vorder- zur Rückseite, oder durch Laserbohren oder durch ein elektrolytisches Ver fahren erzeugt werden. Der Durchmesser der Löcher kann bis zur Breite der Sägespurbereiche reichen, d. h. zwischen 40 und 120 µm. Nach dem Erzeugen der Durchkontaktlöcher müssen die Löcher elektrisch leitend metallisiert werden. Diese Metalli sierung kann aus mehreren Schichten, im wesentlichen aber aus einer Haft- und einer Leitschicht, bestehen. Die Leitschicht muss von einem Weichlot gut benetzbar sein. Das Schichtsystem kann entweder durch Aufdampfen oder durch eine chemische Gas phasenabscheidung oder durch eine physikalische Gasphasenab scheidung oder auch galvanisch erfolgen.
- 2. Die Wafer werden danach mit einer Umverdrahtung versehen. Das heißt, die elektrischen Kontakte werden von der Mitte (oder bei Kontaktanschlussflächen an den Aussenkontakten von diesen, in jedem Fall aber von den Kontaktflächen zu den Durchkontaktflächen) belegt. Zusätzlich erhält der Basiswafer für die Umverdrahtung Lotdepots an den Stellen, die später den Kontaktanschlussflächen des darüber liegenden Wafers ent sprechen.
- 3. Die Wafer können dann mit einer doppelseitig klebenden Fo lie versehen werden, welche entweder ebenfalls metallisierte Kontaktlöcher aufweist, oder die Wafer können mit einem Kle ber aufeinander geklebt werden, wobei darauf zu achten ist, dass die Kontaktlöcher nicht verschlossen werden. Gegebenen falls muss in einem zusätzlichen Schritt das Durchkontaktloch wieder geöffnet und nachmetallisiert werden. Die Halbleiter wafer werden somit aufeinandergeklebt. Der Kleber muss dazu genügend temperaturstabil sein, um die anschließenden Löttem peraturen zu überstehen. Als Kleber kann ein Kleber auf Polyimidbasis eingesetzt werden. Weitere Möglichkeiten die Wafer miteinander zu verbinden bestehen im eutektischen oder auch im Legierungsbonden. Dazu werden entsprechende Metallflächen auf den Wafern vorgesehen, die Materialkomponenten aufweisen, die miteinander eutektische niedrigschmelzende Legierungen bilden.
- 4. Die Wafer werden anschließend in einem Ofen soweit er wärmt, dass das Lot durch die Durchkontaktlöcher nach oben mittels Kapillarwirkung steigt und somit die Durchkontakte miteinander verbindet.
Mit einem derartigen Verfahren werden die folgenden Vorteile
erzielt:
- 1. Es wird eine extrem hohe Speicherdichte erreicht.
- 2. Es muss keine Chipfläche für zusätzliche Durchgangskon takte freigehalten werden.
- 3. Es können verhältnismäßig ungenaue Verfahren, z. B. Gal vanik, Lotpastendruck, und somit kostengünstige Verfah ren, eingesetzt werden.
- 4. Die Wafer können, müssen aber nicht dünngeschliffen wer den, so dass eine Einsparung von Handling und Prozess schritten möglich ist.
- 5. Für dieses Verfahren können Standardwafer, d. h. Wafer ohne spezielle Vorbehandlung, verwendet werden.
- 6. Die Anzahl der Stapelwafer ist nicht limitiert und kann beliebig erhöht werden.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug
auf die beiliegenden Figuren näher erläutert.
Fig. 1 zeigt eine schematische Draufsicht auf einen Aus
schnitt eines Randbereichs eines Halbleiterchips
einer ersten Ausführungsform der Erfindung,
Fig. 2 zeigt eine schematische, perspektivische Ansicht
von mehreren gestapelten Halbleiterchips einer
zweiten Ausführungsform der Erfindung,
Fig. 3 zeigt eine schematische, perspektivische Ansicht
von mehreren gestapelten Halbleiterchips einer
dritten Ausführungsform der Erfindung,
Fig. 4 zeigt eine schematische Draufsicht auf einen Ober
flächenausschnitt eines Halbleiterwafers für unter
ste Halbleiterchips gestapelter Halbleiterwafer ei
ner vierten Ausführungsform der Erfindung,
Fig. 5 zeigt eine schematische Draufsicht auf einen Ober
flächenausschnitt eines Halbleiterwafers für gesta
pelte Halbleiterchips der vierten Ausführungsform
der Erfindung,
Fig. 6 zeigt eine schematische Draufsicht auf einen Halb
leiterwafer mit Sägespurbereichen,
Fig. 7 zeigt eine schematische Draufsicht auf einen Halb
leiterchipbereich eines Halbleiterwafers mit den
Halbleiterchipbereich umgebenden Sägespurbereichen,
Fig. 8 zeigt eine schematische Draufsicht auf einen Halb
leiterchipbereich eines Halbleiterwafers mit einge
brachten Durchkontakten im Sägespurbereich des
Halbleiterwafers,
Fig. 9 zeigt eine schematische Draufsicht auf einen Halb
leiterchipbereich eines Halbleiterwafers mit Kon
taktflächen, Leiterbahnen für einen Umverdrahtung
und Durchkontakten,
Fig. 10 zeigt einen schematischen, perspektivischen Aufbau
von Innenwandbeschichtungen eines Durchgangsloches
für einen Durchkontakt,
Fig. 11 zeigt schematisch die Stapelung von Halbleiterwa
fern für gestapelte Halbleiterchips eines elektro
nischen Bauteils.
Fig. 1 zeigt eine schematische Draufsicht auf einen
Ausschntt eines Randbereichs 23 eines Halbleiterchips 1 einer
ersten Ausführungsform der Erfindung. Der Halbleiterchip kann
beispielsweise monokristallines Silicium als Halbleitermate
rial aufweisen. In dem Randbereich 23 sind auf der aktiven
Oberseite 2 des Halbleiterchips 1 Kontaktflächen 3 in einer
Isolierschicht 14 freigehalten. Auf der Isolierschicht 14
führen Leiterbahnen 4 zur Umverdrahtung von den Kontaktflä
chen 3 zu Durchkontakten 6 auf dem Rand 5 des Halbleiterchips
1. Der Rand 5 des Halbleiterchips 1 entsteht beim Vereinzeln
eines Halbleiterwafers beispielsweise eines Siliciumwafers
mittels Sägetechnik. Dazu ist im gezeigten Randbereich 23 ei
ne Sägespurbereich 17 vorgesehen, der von aktiven Bauelemen
ten des Halbleiterchips 1 freigehalten wird. Die Durchkontak
te 6 können in den Sägespurbereich 17 eingebracht werden, be
vor ein Halbleiterwafer zu Halbleiterchips 1 zerteilt wird.
Dabei erstrecken sich die Durchkontakte 6 über die gesamte
Dicke des Halbleiterwafers im Sägespurbereich 17. Beim Trenn
verfahren mittels Sägetechnik werden die Durchkontakte 6 am
Rand zu Säulen mit Kreissegmentquerschnitten auseinander ge
sägt. Über diese am Rand 5 des Halbleiterchips 1 angeordneten
kreissegmentförmigen und säulenartigen Durchkontakte können
Kontaktflächen 3 unterschiedlicher aufeinandergestapelter
Halbleiterchips 1 miteinander über die Umverdrahtungsleitun
gen 4 verbunden werden.
Die auf dem Halbleiterwafer hergestellten Durchkontakte 6
weisen eine Innenwandung 11 auf, die zunächst mit einem Haft
vermittler zu einer Haftvermittlungsschicht 12 verbunden ist.
der Haftvermittler besteht in dieser Ausführungsform aus Ti
tan oder einer Titanlegierung. Auf die Haftvermittlungs
schicht 12 wird zur weiteren Herstellung eines Durchkontak
tes 6 eine lötfähige Oberflächenbeschichtung 13 aufgebracht,
die in dieser Ausführungsform aus Kupfer, Silber, Gold oder
deren Legierung besteht, und die nur wenige Nanometer dick
ist. Diese lötbare Oberflächenbeschichtung 13 kann dann mit
einem Lotmaterial 19 zu einem Durchkontakt 6 aufgefüllt wer
den.
Die Isolierschicht 14 auf der aktiven Oberseite 2 des Halb
leiterchips 1 sorgt dafür, dass die interne Verdrahtung der
aktiven Oberseite 2 des Halbleiterchips 1 von den für die Uv
vorgesehenen Leiterbahnen 4 zur Umverdrahtung isoliert bleibt
und besteht in dieser Ausführungsform aus einer Polyi
midschicht. Diese Polyimidschicht kann mittels Siebdruck un
ter Aussparung der Kontaktflächen 3 aufgebracht werden oder
die Polyimid kann geschlossen mittels Schleudern, Aufsprühen
oder Tauchen aufgebracht werden. Anschließend werden mittels
Photolithographiemaske die Kontaktflächen 3 wieder freige
legt. Die Leiterbahnen 4 zur Umverdrahtung können ebenfalls
mittels eines Siebdruckverfahrens aufgebracht sein oder mit
tels Aufdampftechnik durch eine Maske strukturiert sein.
Fig. 2 zeigt eine schematische perspektivische Ansicht von
mehreren gestapelten Halbleiterchips 1, 1A, 1B und 1C einer
zweiten Ausführungsform der Erfindung. Bei dieser Ausfüh
rungsform sind an dem gesägten Rand 5 der gestapelten Halb
leiterchips 1, 1A, 1B und 1C übereinander ausgerichtete
Durchkontaktlöcher 18 vorgesehen, deren Innenwandung 11 mit
einer Haftvermittlungsschicht und einer lötbaren Oberflächen
beschichtung beschichtet sein können. Der unterste Halblei
terchip 1C weist anstelle von Durchkontaktlöchern 18 ein Lot
depot 7 auf, das bei Erwärmung mittels Kapillarwirkung in den
Durchkontaktlöchern 18 aufsteigt und einen Durchkontakt bil
det.
Der Stapel 21 kann aus nicht gesägten Halbleiterwafern 20,
20A, 20B und 20C bestehen, wobei der unterste Halbleiterwafer
20C an den Stellen der Durchkontaktlöcher 18 Lötdepots 7 auf
weist. Noch vor dem Vereinzeln der aufeinandergestapelten
Halbleiterwafer 20, 20A, 20B und 20C kann durch Erwärmen des
Stapels 21 auf Löttemperatur das Lotdepot 7 in den Durchkon
taktlöchern 18 mit entsprechender lötbarer Oberflächenbe
schichtung aufgrund von Kapillarwirkung aufsteigen und Durch
kontakte durch die drei darüber liegenden Stapel-
Halbleiterwafer 20, 20A und 20B bilden. Auf jeder der aktiven
Oberseiten 2 der Halbleiterchips 1, 1A, 1B und 1C sind Umver
drahtungsebenen 8, 9, 10 und 24 angeordnet, über welche die
Kontaktflächen der einzelnen Halbleiterchips 1, 1A, 1B und 1C
mit den Durchkontakten 6 verbunden sind.
Fig. 3 zeigt eine schematische perspektivische Ansicht von
mehreren gestapelten Halbleiterchips 1, 1A, 1B und 1C einer
dritten Ausführungsform der Erfindung. Komponenten mit glei
cher Funktion wie in den Fig. 1 und 2 werden mit gleichen
Bezugszeichen in Fig. 3 gekennzeichnet. Ein Unterschied zwi
schen der zweiten Ausführungsform der Fig. 2 und der dritten
Ausführungsform der Fig. 3 besteht darin, dass in den Rand
bereichen 5 der Halbleiterchips 1, 1A, 1B und 1C die Durch
kontaktlöcher 18 versetzt zueinander angeordnet sind, so dass
eine Kodierung der Zuordnungen zwischen unterschiedlichen
Kontaktanschlussflächen unterschiedlicher Halbleiterchips
möglich ist. Eine derartige Kodierung hilft insbesondere bei
gestapelten Speicherelementen unterschiedliche Adressierungen
zu verwirklichen.
Fig. 4 zeigt eine schematische Draufsicht auf einen Oberflä
chenausschnitt eines Halbleiterwafers 20C für unterste Halb
leiterchips 1C gestapelter Halbleiterwafer einer vierten Aus
führungsform der Erfindung. Bei der vierten Ausführungsform
der Erfindung wird davon ausgegangen, dass zunächst unter
schiedliche Halbleiterwafer präpariert werden und diese noch
vor dem Trennen in einzelne Chips gestapelt mit Zwischenebe
nen und Durchkontakten versehen miteinander verbunden werden.
Komponenten mit gleicher Funktion wie in den vorhergehenden
Fig. 1-3 sind mit gleichen Bezugszeichen bezeichnet.
Der Oberflächenausschnitt dieses Halbleiterwafers 20C zeigt
einen Sägespurbereich 17, wobei auf beiden Seiten des Säge
spurbereiches Oberflächenausschnitte von Halbleiterchips 1C
angeordnet sind. Der Sägespurbereich 17 weist eine größere
Breite auf als es die eigentliche Dicke d eines Sägeblattes
erfordert. Die Sägeblattspur 22 ist folglich mit ihrer Breite
d kleiner als der Durchmesser der Lotdepots 7, die anstelle
von stapelbaren Halbleiterwafern mit Durchkontaktlöchern auf
dem untersten Halbleiterwafer 20C angeordnet sind. Ein Lotde
pot 7 verfügt über eine ausreichende Menge Lot, um darüberliegende
Durchkontaktlöcher mit Lot aufzufüllen. Das Lotdepot
ist auf einer Leiterbahn 4 angeordnet, die mit einer Kontakt
fläche 3 der aktiven Oberseite 2 eines Halbleiterchips ver
bunden ist. Erst nach dem Stapeln von Halbleiterwafern beste
hend aus einem untersten Halbleiterwafer 20C und darüber sta
pelbarer Halbleiterwafer 20, 20A und 20B wird beispielsweise
dieser Waferstapel in einzelne gestapelte Halbleiterchips
aufgetrennt, wobei die Chipränder 5 entstehen.
An den Chiprändern 5 werden die Umverdrahtungsebenen aus Lei
terbahnen 4 und Isolierschicht 14 sichtbar, wobei die Iso
lierschicht 14 die Leiterbahnen 4 für die Umverdrahtung von
den internen Leiterbahnen der aktiven Oberseite 2 des Halb
leiterchips isolieren.
Fig. 5 zeigt eine schematische Draufsicht auf einen Oberflä
chenausschnitt eines Halbleiterwafers 20 für gestapelte Halb
leiterchips 1 der vierten Ausführungsform der Erfindung. Der
Halbleiterwafer 20 unterscheidet sich vom untersten Halblei
terwafer 20C dadurch, dass er Durchkontakte 6 aufweist. Die
Durchkontaktlöcher für die Durchkontakte 6 erstrecken sich
über die gesamte Dicke des Halbleiterwafers 20. Sie sind in
dieser Ausführungsform der Erfindung entweder durch Laserver
dampfen hergestellt oder durch Ionensputtern bzw. Ionenzer
stäuben, oder auch durch reaktives Ionenätzen. Mit diesen
Techniken können relativ kleine Durchmesser zwischen 50-100 µm
erreicht werden, die ein gleichmäßig geformtes zylindrisches
Durchgangsloch erzeugen.
Auch ein anodisches Ätzen mit einer dünnen Kanüle ist denk
bar, bei der innerhalb der Kanüle ein Anodendraht von wenigen
Mikrometern Durchmesser für ein Anodenpotential sorgt, wäh
rend der Halbleiterwafer auf negativem Kathodenpotential
liegt. Beim anodischen Ätzen von derartigen Durchkontaktlö
chern sind die erreichbaren Durchmesser etwas größer und lie
gen zwischen 100-250 µm. In der Ausführungsform der Fig. 5
sind die Durchkontaktlöcher bereits zu Durchkontakten bearbeitet,
indem zunächst eine Haftvermittlungsschicht 12 bei
spielsweise aus Titan oder einer Titanlegierung aufgebracht
wird und anschließend eine wenige Nanometer dicke lötbare
Oberflächenbeschichtung aus Kupfer, Silber oder Gold aufge
bracht wird. Diese dünne lötbare Oberflächenbeschichtung aus
einem Edelmetall kann durch Sputtern, Aufdampfen oder chemi
sche Gasphasenabscheidung sowie physikalische Gasphasenab
scheidung erfolgen. Nachdem die Innenwandung der Durchkon
taktlöcher derart präpariert ist, kann beispielsweise aus ei
nem darunter liegenden Lotdepot ein geschmolzenes Lot kapil
lar in dem Durchkontaktloch aufsteigen und dieses zu einem
Durchkontakt auffüllen.
Zur Herstellung der Durchkontaktlöcher steht die volle Breite
b der Sägespurbreite zur Verfügung, welche breiter ist als
die eigentliche Sägeblattspurbreite d, so dass der Durchmes
ser der Durchkontaktlöcher kleiner als b und größer als d
ausgeführt wird. Der Sägespurbereich wird auf dem Halbleiter
wafer vollständig frei von aktiven oder passiven elektroni
schen Bauteilen gehalten. Die große Breite b von 70-120 µm
für die Sägespurbereiche 17 ist deshalb vorgesehen, um den
aktiven Bereich eines Halbleiterchips vor Mikrorissdefekten
durch das Sägen zu schützen. Derartige Mikrorissdefekte kön
nen lineare oder zweidimensionale Kristalldefekte sein, die
sich von der Sägespurbreite aus und damit vom Rand 5 des ent
stehenden und gesägten Halbleiterchips 1 aus erstrecken.
Fig. 6 zeigt eine schematische Draufsicht auf einen Halblei
terwafer 20 mit Sägespurbereichen 17. Komponenten mit glei
chen Funktionen wie in den vorhergehenden Figuren werden mit
gleichen Bezugszeichen gekennzeichnet. Durch die Anordnung
der Halbleiterchips 1 in Zeilen 15 und Spalten 16 ergeben
sich rechtwinkelig zueinander angeordnete Sägespurbereiche
17, die frei von aktiven und passiven elektronischen Bauele
menten gehalten werden. Die Spurbreite liegt zwischen 70-120 µm
und reicht deshalb aus, um in diesem Bereich Durchkontakte
von 50-100 µm anzuordnen.
Fig. 7 zeigt eine schematische Draufsicht auf einen Halblei
terchipbereich eines Halbleiterwafers 20 mit umgebenden Säge
spurbereichen 17. Komponenten mit gleichen Funktionen wie in
den vorhergehenden Figuren werden mit gleichen Bezugszeichen
gekennzeichnet. Der in Fig. 7 abgebildete Halbleiterchipbe
reich hat eine rechteckige aktive Oberseite 2 mit in Reihe
angeordneten Kontaktflächen 3, an denen interne Verdrahtungen
der aktiven Bauelemente der aktiven Oberseite 2 des Halblei
terchips 1 enden. In dem Zustand des Halbleiterwafers der
Fig. 7 sind noch keine Durchkontaktlöcher in den Sägespurbe
reichen 17 angeordnet. Die Sägespurbreite b der Sägespurbe
reiche 17 beträgt in dieser Ausführungsform 70-120 µm.
Fig. 8 zeigt eine schematische Draufsicht auf einen Halblei
terchipbereich eines Halbleiterwafers 20 mit eingebrachten
Durchkontaktlöchern 18 im Sägespurbereich 17. Komponenten mit
gleichen Funktionen wie in den vorhergehenden Figuren werden
mit gleichen Bezugszeichen gekennzeichnet. Der Durchmesser D
der Durchkontaktlöcher 18 ist kleiner als der Sägespurbereich
17, jedoch größer als die Sägeblattspur 22 und liegt in die
ser Ausführungsform der Fig. 8 zwischen 50-70 µm. Die Durch
kontaktlöcher 18 können mit einer Haftvermittlungsschicht und
einer lötbaren Oberflächenbeschichtung versehen sein, um ei
nem Lotbad zu ermöglichen, die Durchkontaktlöcher zu Durch
kontakten aufzufüllen.
Vor einem Beschichten der Innenwandungen 11 der Durchkontakt
löcher 18 mit den unterschiedlichen metallischen Beschichtun
gen wird der Halbleiterwafer 20 und damit auch der Chipbe
reich beispielsweise durch das Aufbringen einer Isolier
schicht 14 geschützt. Die Durchkontaktlöcher 18 selbst können
durch Laserverdampfen oder Ionensputtern eingebracht sein.
Beim Ionensputtern werden reaktive oder Inertgasionen be
schleunigt, so dass sie in senkrechter Richtung auf die Wa
feroberfläche treffen und die freiliegenden, von der Schutz
schicht dicht bedeckten Bereiche der künftigen Durchkontaktöffnungen
bombardieren, so dass das Halbleitermaterial in
senkrechter Richtung durch den Wafer hindurch zerstäubt wird.
Mit dieser Technik lassen sich sehr präzise Durchkontaktlö
cher in einem Halbleiterwafer erzeugen.
Fig. 9 zeigt eine schematische Draufsicht auf einen Halblei
terchipbereich eines Halbleiterwafers 20 mit Kontaktflächen
3, Leiterbahnen 4 und Durchkontakten 6. Komponenten mit glei
chen Funktionen wie in den vorhergehenden Figuren werden mit
gleichen Bezugszeichen gekennzeichnet. Zusätzlich zu den ge
öffneten Durchkontaktlöchern für die Durchkontakte 6 werden
in Vorbereitung der Umverdrahtung die Kontaktflächen 3 in der
Schutzschicht freigelegt und anschließend mit einem selekti
ven Verfahren die Umverdrahtungsleiterbahnen 4 aufgebracht.
Ein derartiges Aufbringen von Leiterbahnen 4 kann beispiels
weise im Siebdruck ausgeführt werden, zumal die Dimensionen
bereits in Größenördnungen vorliegen, die für den Siebdruck
geeignet sind.
Fig. 10 zeigt einen schematischen perspektivischen Aufbau
von Innenwandbeschichtungen 11, 12 und 13 eines Durchkontakt
loches 18 für Durchkontakt 6. Komponenten mit gleichen Funk
tionen wie in den vorhergehenden Figuren werden mit gleichen
Bezugszeichen gekennzeichnet. Auf die Innenwand 11 des Durch
kontaktloches 18 wird zunächst eine Haftvermittlungsschicht
12, die in dieser Ausführungsform aus Titan oder einer Titan
legierung besteht, aufgebracht. Die Haftvermittlungsschicht
12 ist in dieser Ausführungsform relativ dick im Vergleich zu
den nächstfolgenden Schichten ausgeführt, um Ausdehnungsun
terschiede zwischen dem Halbleitermaterial und dem nachfol
genden metallischen Material zu kompensieren. Die Titan
schicht ist dabei relativ porös und kann deshalb thermisch
bedingte Ausdehnungsspannungen abbauen. Die Titanschicht kann
aus der Gasphase physikalisch oder chemisch abgeschieden wer
den und/oder aufgedampft werden. Ebenso ist eine galvanische
Abscheidung der Haftvermittlungsschicht denkbar. Eine wenige
Nanometer dicke Beschichtung der Oberfläche zur Verbesserung
der Lötbarkeit schließt sich an die Haftvermittlungsschicht
an. Diese lötbare Oberflächenbeschichtung 13 kann aus Kupfer,
Silber, Gold oder deren Legierungen bestehen. Die zentrale
Beschichtung 25 kann auch eine vollständige Auffüllung des
Durchkontaktloches durch ein Lot darstellen.
Fig. 11 zeigt schematisch die Stapelung von Halbleiterwafern
20, 20A und 20B für gestapelte Halbleiterchips eines elektro
nischen Bauteils. Komponenten mit gleichen Funktionen wie in
den vorhergehenden Figuren werden mit gleichen Bezugszeichen
gekennzeichnet. In der Ausführungsform nach Fig. 11 sind
drei Halbleiterwafer 20, 20A und 20B aufeinander gestapelt.
Zwischen den Wafern 20, 20A und 20B befinden sich Umverdrah
tungsebenen 9 und 10. Der oberste Halbleiterwafer 20A ist
ebenfalls mit einer Umverdrahtungsebene 24 bedeckt. Ein der
artiger Stapel 21 von Halbleiterwafern 20, 20A und 20B eignet
sich hervorragend zur Herstellung von einer Vielzahl von ge
stapelten Halbleiterchips. Ein derartiger Stapel wird, nach
dem die Halbleiterwafer 20, 20A und 20B aufeinander ausge
richtet wurden, in einen Temperofen auf Löttemperatur aufge
heizt, so dass sich das Lot jedes Durchkontaktes mit den Um
verdrahtungsleitungen des darunter oder darüber befindlichen
Halbleiterwafers verbindet. Auf diese Weise kann für eine
Vielzahl gestapelter Halbleiterchips in einem einzigen Tem
perschritt eine kompakte Stapelung und mit entsprechenden
elektrischen Verbindungen erreicht werden. Dieses ist insbe
sondere vorteilhaft für Halbleiterwafer, die Speicherbauteile
aufweisen. Durch Dünnen der Halbleiterwafer kann zusätzlich
die Packungsdichte weiterhin um mehrere Größenordnungen er
höht werden, so dass eine bisher nicht erreichte Volumenpac
kungsdichte mit dieser Technologie möglich wird.
1
,
1
A,
1
B,
1
C Halbleiterchips
2
aktive Oberseite
3
Kontaktfläche
4
Leiterbahnen zur Umverdrahtung
5
Rd der Halbleiterchips
6
Durchkontakte
7
Lötdepots
8
,
9
,
10
Umverdrahtungsebene
11
Innenwandung
12
Haftvermittlerschicht
13
lötbare Oberflächenbeschichtung
14
Isolierschicht
15
Zeile
16
Spalten
17
Sägespurbereiche
18
Durchkontaktlöcher
19
Lotmaterial
20, 20A 20B, 20C Halbleiterwafer
20, 20A 20B, 20C Halbleiterwafer
21
Stapel
22
Sägeblattspur
23
Randbereich eines Halbleiterchips
24
Umverdrahtungsebenen
25
zentraler Bereich
Claims (26)
1. Elektronisches Bauteil mit aufeinander gestapelten Halb
leiterchips (1), die auf ihrer aktiven Oberseite (2)
Kontaktflächen (3) und Leiterbahnen (4) zur Umverdrah
tung zu Kontaktflächen (3) darüberliegender (1A) oder
darunterliegender (1B) Halbleiterchips aufweisen, wobei
die Leiterbahnen (4) zur Umverdrahtung auf der Oberseite
(2) des Halbleiterchips (1) angeordnet sind und mit den
Kontaktflächen (3) verbunden sind, und wobei sich die
Leiterbahnen (4) zur Umverdrahtung zum Rand (5) des
Halbleiterchips (1) hin erstrecken und mit darüberlie
genden (1A) oder darunterliegenden (1B) Halbleiterchips
(1) über Durchkontakte (6) verbunden sind, die auf ge
sägten Rändern (5) des Halbleiterchips (1) angeordnet
sind.
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
der unterste Halbleiterchip (1C) anstelle von Durchkon
takten Lotdepots (7) aufweist.
3. Elektronisches Bauteil nach Anspruch 2,
dadurch gekennzeichnet, dass
das Lotdepot (7) auf dem untersten Halbleiterchip (1C)
ein Siebdruck-Lotdepot aufweist.
4. Elektronisches Bauteil nach Anspruch 2 oder Anspruch 3,
dadurch gekennzeichnet, dass
zwischen den Halbleiterchips (1, 1A, 1B, 1C) jeweils ei
ne Umverdrahtungsebene (8, 9, 10) angeordnet ist.
5. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
die Durchkontakte (6) auf ihrer Innenwandung (11) eine
Haftvermittlerschicht (12) aufweisen.
6. Elektronisches Bauteil nach Anspruch 5,
dadurch gekennzeichnet, dass
die Haftvermittlerschicht (12) Titan und/oder eine Ti
tanlegierung aufweist.
7. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
die Durchkontakte (6) eine lötbare Oberflächenbeschich
tung (13) aufweisen.
8. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
die Durchkontakte (6) eine Oberflächenbeschichtung (13)
aus Kupfer, Silber oder Gold oder Legierungen derselben
aufweisen.
9. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
eine Isolierschicht (14) zwischen aktiver Halbleiter
oberseite (2) und den Leiterbahnen (4) zur Umverdrahtung
angeordnet ist.
10. Elektronische Bauteil nach Anspruch 9,
dadurch gekennzeichnet, dass
die Isolierschicht (14) ein Polymer vorzugsweise ein Po
lyimid aufweist.
11. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
die Durchkontakte (6) im Querschnitt Kreissegmente auf
weisen.
12. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
die Halbleiterchips (1) Speicherchips aufweisen.
13. Verfahren zur Herstellung eines elektronischen Bauteils,
das aufeinander gestapelte Halbleiterchips (1, 1A, 1B,
1C) aufweist, die über Umverdrahtungsebenen (8, 9, 10)
und Durchkontakte (6) verbunden sind, welche auf gesäg
ten Rändern (5) des Halbleiterchips (1, 1A, 1B, 1C) an
geordnet sind, wobei das Verfahren folgende Verfahrens
schritte aufweist:
- - Bereitstellen eines Halbleiterwafers mit in Zeilen (15) und Spalten (16) angeordneten Halbleiterchips (1, 1A, 1B, 1C) und dazwischen vorgesehenen Säge spurbereichen (17),
- - Aufbringen einer Isolierschicht (14) zum Schutz und zur Isolation der aktiven Oberseite der Halbleiter chips (1, 1A, 1B, 1C),
- - Einbringen von Durchkontaktlöchern (18) in den Sä gespurbereichen (17), deren Durchmesser größer ist als die Dicke des Sägeblattes beim Trennen und Ver einzeln des Halbleiterwafers (20),
- - Beschichten der Innenwandung (11) der Durchkontakt löcher (18) mit einem Haftvermittler (12) und/oder einer lötbaren Oberflächenbeschichtung (13),
- - Auffüllen der Durchkontaktlöcher (18) mit Lotmate rial (19) zu Durchkontakten (6),
- - Strukturieren der Isolierschicht (14) unter Freile gen von Kontaktflächen (3) auf der aktiven Obersei te (2) des Halbleiterchips (1) und Aufbringen von Leiterbahnen (4) zur Umverdrahtung auf der Isolier schicht (14), wobei die Leiterbahnen (4) zur Umver drahtung einzelne Kontaktflächen (3) mit den Durch kontakten (6) verbinden,
- - Vereinzeln des Halbleiterwafers (20) zu Halbleiter chips (1),
- - Stapeln von mehreren Halbleiterchips (1, 1A, 1B, 1C) zu einem elektronischen Bauteil.
14. Verfahren nach Anspruch 13,
dadurch gekennzeichnet, dass
die Durchkontaktlöcher (18) mittels reaktivem Ionen
strahlätzen erzeugt werden.
15. Verfahren nach Anspruch 13,
dadurch gekennzeichnet, dass
die Durchkontaktlöcher (18) mittels Laserstrahlverdamp
fen erzeugt werden.
16. Verfahren nach einem der Ansprüche 13 bis 15,
dadurch gekennzeichnet, dass
die Durchkontaktlöcher (18) mittels elektrolytischer Ka
nülenätzung erzeugt werden.
17. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Innenwandungen (11) der Durchkontaktlöcher mit Titan
oder mit einer Titanlegierung als Haftvermittler (12)
beschichtet werden.
18. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Innenwandungen (11) der Durchkontaktlöcher (18) mit
Kupfer, Silber, Gold oder Legierungen derselben als löt
bare Oberflächenbeschichtung (13) beschichtet werden.
19. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Beschichtung der Innenwandungen (11) der Durchkon
taktlöcher (18) mittels Aufdampftechnik erfolgt.
20. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Beschichtung der Innenwandungen (11) der Durchkon
taktlöcher (18) mittels chemischer Gasphasenabscheidung
(CVD) erfolgt.
21. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Beschichtung der Innenwandungen (11) der Durchkon
taktlöcher (18) mittels physikalischer Gasphasenabschei
dung (PVD) erfolgt.
22. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
die Beschichtung der Innenwandungen (11) der Durchkon
taktlöcher (18) mittels galvanischer Platierung erfolgt.
23. Verfahren nach einem der Ansprüche 13 bis 22,
dadurch gekennzeichnet, dass
die Leiterbahnen (4) zur Umverdrahtung mittels Siebdruck
auf die strukturierte Isolierschicht (14) aufgebracht
werden.
24. Verfahren nach einem der Ansprüche 13 bis 23,
dadurch gekennzeichnet, dass
auf einen Halbleiterwafer (20), der unterste Halbleiter
chips (1C) eines Stapels aufweist, anstelle von Durch
kontakten (6) Lotdepots (7) aufgebracht werden.
25. Verfahren nach einem der Ansprüche 13 bis 24,
dadurch gekennzeichnet, dass
zunächst mehrere Halbleiterwafer (20, 20A, 20B) aufein
ander gestapelt werden und nach einem Verbinden der
Durchkontakte (6) mit den Leiterbahnen (4) darüberlie
gender (20A) oder darunterliegender (20B) Halbleiterwa
fer die gestapelten Halbleiterwafer (20) zu gestapelten
Halbleiterchips vereinzelt werden.
26. Verfahren nach Anspruch 25,
dadurch gekennzeichnet, dass
zum Verbinden der Durchkontakte (6) mit Leiterbahnen (4)
darüberliegender (20A) oder darunterliegender (20B)
Halbleiterwafer (20) die aufeinander gestapelten Halb
leiterwafer (20, 20A, 20B) auf eine Löttemperatur er
wärmt werden.
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