KR101695066B1 - 반도체 칩의 제조 방법 - Google Patents

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Abstract

반도체 칩의 제조 방법, 반도체 칩 및 반도체 장치
본 발명의 실시 형태는 반도체 칩의 제조 방법, 반도체 칩 및 반도체 장치에 관한 것이다.
본 발명의 실시 형태의 반도체 칩의 제조 방법은, 보호막을 각각이 포함하는 복수의 에칭 마스크를 반도체 기판 상에 형성하여, 상기 반도체 기판 중 상기 복수의 에칭 마스크에 의해 보호된 복수의 제1 영역과, 상기 반도체 기판 중 노출된 영역인 제2 영역을 획정하는 것과, 상기 제2 영역을 화학적 에칭 처리에 의해 이방적으로 제거하여, 상기 에칭 마스크의 단부면과 동일한 면 내에 적어도 일부가 위치한 측벽과, 상기 반도체 기판의 이면에 도달한 저부를 각각이 갖는 복수의 홈을 형성하고, 이것에 의해 상기 반도체 기판을, 상기 복수의 제1 영역에 대응한 복수의 칩 본체로 개편화하는 것을 포함한다.

Description

반도체 칩의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP}
본 출원은 일본에서 2013년 11월 13일에 출원된 일본 특허 출원 제2013-235470호를 기초로 우선권을 주장하며, 이 출원의 전체 내용은 본 출원에 원용된다.
본 발명의 실시 형태는 반도체 칩의 제조 방법, 반도체 칩 및 반도체 장치에 관한 것이다.
반도체 기판의 칩으로의 개편화에는, 회전하는 블레이드에 의해 웨이퍼를 기계적으로 절단하는 블레이드 다이싱이 일반적으로 사용되고 있다. 블레이드 다이싱에서는, 반도체 기판에 복수의 다이싱 홈을 순차 형성하여, 반도체 기판을 칩으로 개편화한다. 이 때문에 블레이드 다이싱에는, 칩 크기를 작게 하고 다이싱 홈의 수(라인 수)를 많게 하면, 라인 수에 비례하여 다이싱 시간이 길어진다는 문제가 있다.
또한 블레이드 다이싱에 의해 얻어지는 칩은 코너부가 직각이므로, 내충격성이 낮다. 게다가 블레이드 다이싱은 칩의 단부에 미세한 절결(칩핑)을 발생시키기 때문에, 그것에 의해 얻어지는 칩은 항절 강도가 낮다.
그런데 최근 들어, 화학적인 작용에 의해 고(高)애스펙트비의 깊은 구멍을 단결정 기판에 형성하는 것이 제안되어 있다.
본 발명이 해결하고자 하는 과제는, 높은 생산성으로 반도체 칩을 제조 가능하게 하는 방법을 제공하는 데 있다.
실시 형태에 의하면, 반도체 칩의 제조 방법은, 보호막을 각각이 포함하는 복수의 에칭 마스크를 반도체 기판 상에 형성하여, 상기 반도체 기판 중 상기 복수의 에칭 마스크에 의해 보호된 복수의 제1 영역과, 상기 반도체 기판 중 노출된 영역인 제2 영역을 획정하는 것과, 상기 제2 영역을 화학적 에칭 처리에 의해 이방적으로 제거하여, 상기 에칭 마스크의 단부면과 동일한 면 내에 적어도 일부가 위치한 측벽과, 상기 반도체 기판의 이면에 도달한 저부를 각각이 갖는 복수의 홈을 형성하고, 이것에 의해 상기 반도체 기판을, 상기 복수의 제1 영역에 대응한 복수의 칩 본체로 개편화하는 것을 포함한다.
상기 구성에 의해, 높은 생산성으로 반도체 칩을 제조 가능하게 하는 방법을 제공할 수 있다.
도 1은 에칭 마스크가 형성된 반도체 기판의 상면도.
도 2는 도 1에 도시한 반도체 기판의 일부를 도시하는 단면도.
도 3a는 에칭 마스크의 형상의 일례를 도시하는 평면도.
도 3b는 에칭 마스크의 형상의 다른 예를 도시하는 평면도.
도 3c는 에칭 마스크의 형상의 또 다른 예를 도시하는 평면도.
도 3d는 에칭 마스크의 형상의 또 다른 예를 도시하는 평면도.
도 3e는 에칭 마스크의 형상의 또 다른 예를 도시하는 평면도.
도 4는 도 2의 공정에 뒤이은 공정을 도시하는 단면도.
도 5는 귀금속 촉매가 배치된 반도체 기판의 상면도.
도 6은 노출 영역에 배치된 귀금속 촉매를 도시하는 도면.
도 7은 Ag 나노 입자 촉매의 주사 전자 현미경(SEM) 사진.
도 8은 치환 도금의 결과를 도시하는 SEM 사진.
도 9는 도 4의 공정에 뒤이은 공정을 도시하는 단면도.
도 10은 딥 트렌치가 형성된 반도체 기판의 상면도.
도 11은 에칭 처리 후의 실리콘 기판의 단면 SEM 사진.
도 12는 도 9의 공정에 뒤이은 공정을 도시하는 단면도.
도 13은 바늘형 잔류물을 발생시킨 반도체 기판의 상면도.
도 14는 개편화된 반도체 칩의 일례를 나타내는 사시도.
도 15a는 일 실시 형태에 따른 반도체 칩의 제조 방법의 일 공정을 도시하는 단면도.
도 15b는 도 15a의 공정에 뒤이은 공정을 도시하는 단면도.
도 15c는 도 15b의 공정에 뒤이은 공정을 도시하는 단면도.
도 15d는 도 15c의 공정에 뒤이은 공정을 도시하는 단면도.
도 15e는 도 15d의 공정에 뒤이은 공정을 도시하는 단면도.
도 16은 개편화된 반도체 칩 군을 도시하는 상면도.
도 17a는 에칭 자국의 일례를 개략적으로 도시하는 사시도.
도 17b는 에칭 자국의 다른 예를 개략적으로 도시하는 사시도.
도 17c는 에칭 자국의 또 다른 예를 개략적으로 도시하는 사시도.
도 18은 일 실시 형태에 따른 반도체 장치의 단면도.
도 19는 다른 실시 형태에 따른 반도체 장치의 단면도.
도 20은 또 다른 실시 형태에 따른 반도체 장치의 단면도.
도 21a는 전극 패드를 포함한 칩 본체의 일례를 도시하는 확대 단면도.
도 21b는 전극 패드를 전극 보호층으로 피복한 칩 본체의 일례를 도시하는 확대 단면도.
도 22는 칩 본체의 절연막 등을 도시하는 확대 단면도.
도 23a는 다른 실시 형태에 따른 반도체 칩의 제조 방법 공정을 도시하는 단면도.
도 23b는 도 23a의 공정에 뒤이은 공정을 도시하는 단면도.
도 23c는 도 23b의 공정에 뒤이은 공정을 도시하는 단면도.
도 24a는 다른 실시 형태에 따른 반도체 칩의 제조 방법의 일 공정을 도시하는 단면도.
도 24b는 도 24a의 공정을 도시하는 상면도.
도 25a는 도 24a의 공정에 뒤이은 공정을 도시하는 단면도.
도 25b는 도 25a의 공정을 도시하는 상면도.
도 26a는 도 25a의 공정에 뒤이은 공정을 도시하는 단면도.
도 26b는 도 26a의 공정을 도시하는 상면도.
도 27a는 도 26a의 공정에 뒤이은 공정을 도시하는 단면도.
도 27b는 도 27a의 공정을 도시하는 상면도.
도 28a는 도 27a의 공정에 뒤이은 공정을 도시하는 단면도.
도 28b는 도 28a의 공정을 도시하는 상면도.
도 29a는 도 28a의 공정에 뒤이은 공정을 도시하는 단면도.
도 29b는 도 29a의 공정을 도시하는 상면도.
도 30은 반도체 기판의 다른 예를 도시하는 단면도.
도 31a는 다른 실시 형태의 방법의 일 공정을 도시하는 단면도.
도 31b는 도 31a의 공정에 뒤이은 공정을 도시하는 단면도.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다.
도 1은, 일 실시 형태에 따른 방법에 사용하는 반도체 기판의 상면도이다. 도 2는, 도 1의 반도체 장치의 부분 단면도를 도시하고 있다.
도시한 바와 같이 반도체 기판(10)에는, 하나 이상의 반도체 소자를 각각 포함한 복수의 소자 영역(12)이 형성되어 있다. 이들 소자 영역(12)은 서로로부터 이격하여 배열되어 있다. 각 소자 영역(12)은 에칭 마스크(14)로 덮음으로써 보호되어 있다.
소자 영역(12)이 포함하고 있는 반도체 소자는, 예를 들어 트랜지스터, 다이오드, 발광 다이오드 또는 반도체 레이저이다. 소자 영역(12)은 캐패시터나 배선 등을 더 포함할 수 있다.
인접한 소자 영역(12) 사이의 영역은, 반도체 기판(10)의 표면이 노출된 노출 영역(18)이다. 추후에 설명하는 바와 같이 이 노출 영역(18)에는 귀금속 촉매가 배치된다. 본 실시 형태에서는, 귀금속 촉매와 에칭액을 사용한 화학적 에칭 처리를 실시하여 반도체 기판(10)의 노출 영역(18)을 제거함으로써, 개편화된 반도체 칩이 얻어진다.
도 2에 도시하는 예에서는, 에칭 마스크(14)는 절연막(15)과 보호막(16)의 적층 구조를 포함하고 있다. 절연막은 보호막의 일종이라고 할 수 있지만, 절연막(15)을 형성함으로써 소자 영역(12)의 전극 패드(도시 생략)를 확실히 보호하는 것이 가능해진다. 경우에 따라서는, 절연막 및 보호막 중 어느 하나로 에칭 마스크(14)를 구성해도 된다.
또한 반도체 기판(10)의 이면에는, 개편화된 칩을 보유 지지하기 위한 다이싱 시트(20)를 부착해 두는 것이 바람직하다.
반도체 기판(10)은, 귀금속 촉매의 효과로 선택적으로 에칭 가능한 것이며, 예를 들어 Si, Ge, Ⅲ-Ⅴ족 반도체, 즉 Ⅲ족 원소와 Ⅴ 원소의 화합물을 포함하는 반도체(예를 들어 GaAs, GaN 등) 및 SiC 등으로부터 선택되는 재료를 포함할 수 있다. 또한 여기서 사용하는 용어 「족」은, 단주기형 주기율표의 「족」이다.
반도체 기판(10)의 두께는 특별히 한정되지 않으며, 목적으로 하는 반도체 칩의 크기에 따라 적절히 결정하면 된다. 반도체 기판(10)의 두께는, 예를 들어 50㎛ 내지 500㎛의 범위로 할 수 있다. 반도체 기판(10)에의 불순물의 도핑량도 마찬가지로 특별히 한정되지 않으며, 적절히 결정하면 된다. 반도체 기판(10)의 주면은, 반도체의 어떠한 결정면에 대해 평행해도 된다.
에칭 마스크(14)는, 소자 영역(12)을 덮도록 반도체 기판(10)의 상면의 복수의 영역에 선택적으로 형성된다. 각 에칭 마스크(14)의 상면 형상은 직사각형에 한정되지 않으며, 도 3a 내지 도 3e에 도시한 바와 같은 다양한 형상으로 할 수 있다.
도 3a에 도시한 바와 같이 에칭 마스크(14)를 라운드형 코너부를 갖도록 형성했을 경우에는, 개편화된 칩에 있어서도 코너부는 라운드형으로 된다. 바꾸어 말하면, 에칭 마스크(14) 및 반도체 칩의 이러한 상면 형상은, 윤곽을 구성하고 있는 직선(선분)끼리가 접하는 부분을 갖지 않는 형상, 즉, 윤곽을 구성하고 있는 선분이 서로로부터 이격된 형상이다. 코너부를 라운드형으로 함으로써, 칩의 기계적 강도가 높여진다.
에칭 마스크(14)의 상면은, 다섯 이상의 변을 갖는 다각형이어도 된다. 예를 들어 도 3b에 도시하는 예에서는, 에칭 마스크(14)는 각각이 육각형의 상면을 갖고 있으며, 허니컴(honeycomb)형으로 배치되어 있다. 에칭 마스크가 이러한 상면 형상을 갖고 있는 경우, 상면이 다섯 이상의 변을 갖는 다각형인 반도체 칩이 얻어진다. 다각형의 각 내각이 90°보다도 큰 반도체 칩은, 다각형의 각 내각이 90°인 반도체 칩과 비교하여 높은 기계적 강도를 갖고 있다.
에칭 마스크(14)는 도 3c에 도시한 바와 같은 원형의 상면을 가져도 된다. 에칭 마스크가 이러한 상면 형상을 갖고 있는 경우, 상면이 원형인 반도체 칩이 얻어진다. 상면이 원형인 반도체 칩은, 상면이 라운드형의 코너부를 갖는 직사각형인 반도체 칩과 동등 이상의 기계적 강도를 갖고 있다.
반도체 칩의 상면 형상이 회전 대칭성을 갖고 있는 경우, 반도체 칩의 상면 형상에만 기초하여 그 방위 정렬을 할 수는 없다. 도 3e에 도시한 바와 같이 에칭 마스크(14)의 상면을, 회전 대칭성을 갖고 있지 않은 형상으로 하면, 상면이 회전 대칭성을 갖고 있지 않은 형상의 반도체 칩이 얻어진다. 그러한 반도체 칩은, 예를 들어 상면 형상에만 기초하여 그 방위 정렬을 할 수 있다. 또한 회전 대칭성을 갖고 있지 않은 형상에 특별히 제한은 없지만, 예를 들어 하나 이상의 코너부의 형상이 다른 코너부의 형상과는 상이한 형상이나, 절결이 형성된 형상을 들 수 있다.
반도체 기판 상에 형성되는 에칭 마스크가 모두 동일한 형상일 필요는 없다. 예를 들어 도 3d에 도시한 바와 같은 상이한 형상의 패턴으로 하여, 에칭 마스크(14)를 형성할 수도 있다.
어떠한 형상의 에칭 마스크가 사용되었을 경우에도, 이 마스크의 상면 형상을 대략 충실히 반영한 상면 형상을 갖도록 반도체 칩이 개편화된다.
절연막(15)의 재료로서는, 귀금속 촉매가 반도체 기판에 부착되는 것을 억제할 수 있는 것이면 특별히 한정되지 않으며, 유기 및 무기 중 어떠한 절연 재료를 사용해도 된다. 유기의 절연 재료로서는, 예를 들어 폴리이미드, 불소 수지, 페놀 수지 및 에폭시 수지 등의 유기 수지를 들 수 있다. 무기의 절연 재료로서는, 예를 들어 산화막 및 질화막 등을 들 수 있다. 절연막(15)은 반드시 소자 영역(12) 상에 별도 형성할 필요는 없다. 소자 영역(12)을 구성하고 있는 절연막의 일부를 절연막(15)으로서 사용하는 것도 가능하다.
또한 절연막으로서, 유기 수지와 같은 충격 흡수성을 갖는 재료를 사용했을 경우에는, 이 절연막을 영구막으로서 최종 제품에 남겨둘 수 있다. 남겨진 절연막을 개편화 칩의 충격 흡수막으로서 이용하면, 개편화 칩의 상면이 완전히 충격 흡수막으로 덮이는 구조로 되므로, 칩의 기계적 강도가 높여진다.
보호막(16)의 재료로서는, 에칭액에 침식되지 않는 것이면 특별히 한정되지 않는다. 예를 들어 폴리이미드, 불소 수지, 페놀 수지 및 에폭시 수지 등의 유기 수지, 또는 Au, Ag 및 Pt 등의 귀금속을 사용하여 보호막(16)을 형성할 수 있다.
노출 영역(18)은 반도체 칩의 개편화에 사용되며, 소위 다이싱 라인에 상당한다. 이 노출 영역(18)의 폭은 특별히 한정되지 않지만, 예를 들어 1㎛ 내지 200㎛의 범위이다.
노출 영역(18)에는, 도 4에 도시한 바와 같이 귀금속 촉매(22)를 배치한다. 여기서는, 에칭 마스크(14)는 노출 영역(18) 이외의 개소에 귀금속 촉매(22)가 부착되는 것을 방지하는 마스크로서 작용한다. 노출 영역(18)에 귀금속 촉매(22)가 배치된 반도체 기판(10)의 상면도를 도 5에 도시한다.
귀금속 촉매(22)는, 이 귀금속 촉매와 접촉하고 있는 반도체 기판(10)의 산화 반응을 활성화시킨다. 이 산화 반응을 활성화시키는 효과를 갖는 임의의 귀금속을 귀금속 촉매(22)로서 사용할 수 있다. 귀금속 촉매(22)의 재료는, 예를 들어Au, Ag, Pt 및 Pd 등으로부터 선택할 수 있다.
귀금속 촉매(22)는, 예를 들어 입상(粒狀)으로 배치할 수 있다. 입상의 귀금속 촉매는 에칭 중에도 안정되어 있으므로 바람직하다. 입상 촉매의 형상으로서는 구형, 막대형 및 판형 등을 들 수 있다. 구형의 경우에는, 반도체 기판의 에칭이 진행되는 방향이 수직에 근접하므로 바람직하다. 입상 촉매의 입자 직경은 특별히 한정되지 않으며, 예를 들어 수십 ㎚ 내지 수백 ㎚의 범위로 할 수 있다. 또한 에칭 후의 칩 분할을 용이하게 하기 위하여, 입상 촉매는 고밀도 또는 다층으로 배치하는 것이 바람직하다.
도 6에는, 노출 영역(18)에 입상의 귀금속 촉매(22)가 배치된 반도체 기판(10)의 상면의 일부를 도시하는 모식도를 도시한다.
귀금속 촉매는, 예를 들어 전해 도금, 환원 도금 및 치환 도금 등의 방법에 의해, 반도체 기판(10)의 노출 영역(18)에 배치할 수 있다. 또한 귀금속 입자를 포함하는 분산액의 도포, 증착, 스퍼터링 등을 사용해도 된다. 이들 방법 중에서도, 치환 도금을 사용했을 경우에는 다이싱 라인에 상당하는 노출 영역(18)에, 입상의 귀금속 촉매를 균일하게 직접 형성할 수 있다.
치환 도금에 의해 입상의 귀금속 촉매를 배치하기 위해서는, 예를 들어 질산은 용액을 사용할 수 있다. 이하에, 이 프로세스의 일례를 설명한다. 치환 도금액으로서는, 예를 들어 질산은 용액과 불화수소산과 물의 혼합액을 사용할 수 있다. 불화수소산은 반도체 기판 표면의 자연 산화막을 제거하는 작용을 갖고 있다.
치환 도금액 중에 있어서의 질산은 농도는 0.001㏖/L 내지 0.1㏖/L의 범위가 바람직하고, 0.005 내지 0.01㏖/L의 범위가 보다 바람직하다. 치환 도금액 중에 있어서의 불화 수소 농도는 1㏖/L 내지 6.5㏖/L의 범위가 바람직하다.
소정의 영역이 에칭 마스크로 선택적으로 보호된 반도체 기판(10)을, 상술한 바와 같은 치환 도금액에 1 내지 5분 정도 침지시킴으로써, 반도체 기판(10)의 노출 영역(18)에만 선택적으로 입상의 귀금속 촉매(22)로서의 Ag 나노 입자를 석출시킬 수 있다. 또한 치환 도금액의 온도는 특별히 한정되지 않으며, 예를 들어 25℃, 35℃ 등 적절히 설정하면 된다.
도 7에는, 치환 도금에 의해 실리콘 기판 상에 Ag 나노 입자 군이 형성된 샘플의 SEM 화상을 도시한다. 여기서는, 소정의 영역이 에칭 마스크로 보호된 단결정 실리콘 기판을 25℃의 치환 도금액에 3분간 침지시켜, 단결정 실리콘 기판의 노출 영역에 Ag 나노 입자를 형성하였다.
에칭 마스크로서는 폴리이미드막을 포함하는 절연막을 사용하고, 치환 도금액으로서는 0.005㏖/L의 질산은과, 5.0㏖/L의 불화 수소를 포함하는 수용액을 사용하였다. 도 7의 SEM 화상에서는, 입상의 귀금속 촉매(22)에 상당하는 Ag 나노 입자(22a)는 백색 영역으로서 나타나 있다. 이들 Ag 나노 입자(22)의 입자 직경은 100㎚ 전후이다.
Ag 나노 입자(22)의 입자 직경은, 예를 들어 침지 시간이나 치환 도금액의 농도를 변경함으로써 제어할 수 있다. Ag 나노 입자의 입자 직경은, 수십 내지 수백 ㎚ 정도인 것이 바람직하다. 이러한 범위의 입자 직경을 갖는 Ag 나노 입자가 형성되어 있으면, 에칭액에 침지시켰을 때 반도체 기판의 에칭이 양호하게 진행되는 것이 확인되었다.
또한 반드시 단결정 실리콘 기판의 노출 영역의 전체 표면이, Ag 나노 입자로 완전히 덮이는 것은 아니다. 도 7의 SEM 화상의 일부에는, 반도체 기판(10)의 표면의 일부가 흑색 영역으로서 나타나 있다.
여기서, 조성이 상이한 다양한 치환 도금액 중에 Si 기판을 1분간 침지시킨 결과의 일례를 도 8에 정리한다. 치환 도금액 중에 있어서의 질산은 용액의 농도는 0.001 내지 0.05㏖/L로 하고, 불화 수소의 농도는 3.5 내지 6.5㏖/L로 하며, 치환 도금액의 온도는 25℃였다.
치환 도금액에 있어서의 불화 수소의 농도가 3.5 내지 6.5㏖/L인 범위 내의 어떠한 값이어도, 질산은의 농도가 0.03㏖/L 이상인 경우에는, Ag의 결정은 나무형으로 성장하고, 0.005 내지 0.01㏖/L의 경우에, 입자 직경 10 내지 100㎚ 정도의 Ag 나노 입자의 형성이 확인된다. 원하는 입자 직경의 Ag 나노 입자를 얻기 위해서는, 치환 도금액의 조성 및 온도, 침지 시간 등을 적절히 설정하여 치환 도금을 행하면 된다.
귀금속 촉매(22)가 배치된 반도체 기판을, 도 9에 도시한 바와 같이 에칭액(30)에 침지시킨다. 에칭액(30)으로서는 불화수소산과 산화제를 포함하는 혼합액이 사용된다. 귀금속 촉매(22)의 작용에 의해, 귀금속 촉매(22)와 접촉하고 있는 개소(노출 영역(18))에서만 반도체 기판(10)의 산화가 일어난다. 반도체 기판(10)의 산화된 영역을 불화수소산에 의해 용해 제거하여, 입상의 귀금속 촉매(22)에 접촉하고 있는 개소만을 선택적으로 에칭하는 것이 가능해진다. 즉, 노출 영역(18)의 에칭은 이방적으로 진행된다.
반도체 기판(10)이 선택적으로 용해 제거될 때, 귀금속 촉매(22) 자체는 변화하지 않으며, 에칭의 진행과 함께 반도체 기판(10)의 하방으로 이동하고, 거기서 다시 에칭이 행해져 간다. 따라서 반도체 기판(10)을 에칭액(30)에 침지시켰을 경우에는, 반도체 기판(10)의 표면에 대해 수직 방향으로 에칭이 진행되어 복수의 홈 또는 구멍이 형성된다. 본 실시 형태에서는, 이와 같이 하여 형성되는 홈 또는 구멍을 딥 트렌치(24a)라고 칭한다. 도 10에는, 노출 영역(18)에 딥 트렌치(24a)가 형성된 반도체 기판(10)의 상면도를 도시한다. 선명하게 도시되어 있지는 않지만, 반도체 기판(10)에는 노출 영역(18)에 다수의 딥 트렌치(24a)가 형성되어 있다.
딥 트렌치(24a)가 형성되는 영역은, 도 7에 도시한 Ag 나노 입자(22a)가 존재하는 영역(백색 영역)에 대응한다고 할 수 있다. 도 7에 있어서의 Ag 나노 입자(22a)가 존재하지 않는 영역(흑색 영역)에서는, 반도체 기판(10)의 에칭은 진행되지 않게 된다. 이것에 대해서는 추후에 설명한다.
에칭액으로서는 불화수소산과 산화제를 포함하는 혼합액을 사용할 수 있다. 산화제는 과산화수소, 질산, AgNO3, KAuCl4, HAuCl4, K2PtCl6, H2PtCl6, Fe(NO3)3, Ni(NO3)2, Mg(NO3)2, Na2S2O8, K2S2O8, KMnO4 및 K2Cr2O7 등으로부터 선택할 수 있다. 유해한 부생성물이 발생하지 않고 소자 영역의 오염도 발생하지 않으므로, 산화제로서는 과산화수소가 바람직하다. 또한 에칭액 대신 불소 가스와 산화성 가스의 혼합 기체를 사용하여, 건식 프로세스에 의해 에칭을 진행시키는 것도 가능하다.
에칭액에 있어서의 불화 수소 및 산화제의 농도는 특별히 한정되지 않는다. 예를 들어 불화 수소 농도가 5㏖/L 내지 15㏖/L이고, 과산화수소 농도가 0.3㏖/L 내지 5㏖/L인 수용액이 사용 가능하다.
반도체 기판(10)의 노출 영역(18)을 보다 확실히 에칭하기 위해서는, 기판의 재질에 따른 산화제를 사용하는 것이 요망된다. 예를 들어 산화제로서는 Ge 기판의 경우에는 AgNO3 등의 Ag계의 염이 바람직하고, SiC 기판의 경우에는 K2S2O8이 바람직하다. GaAs 및 GaN 등의 Ⅲ-Ⅴ족 반도체를 포함하는 기판이나 Si 기판의 경우에는, 산화제로서 과산화수소가 바람직하다. 그 중에서도 Si 기판을 사용했을 경우에는, 특히 양호하게 에칭이 진행된다.
도 11에는, 에칭액에 침지시킨 후의 단결정 실리콘 기판의 단면 SEM 화상의 일례를 도시한다. 단결정 실리콘 기판의 노출 영역에는, 도 7의 SEM 화상에 도시한 바와 같이 복수의 Ag 나노 입자가 형성되어 있었다. 도 11의 SEM 화상은 그러한 단결정 실리콘 기판을, 불화 수소 농도가 10㏖/L이고 과산화수소 농도가 1㏖/L인 수용액에 10분 간 침지시킨 결과이다.
도 11의 SEM 화상에서는, 영역 A는 에칭 마스크로 보호된 부분이며, 영역 B는 귀금속 촉매로서 복수의 Ag 나노 입자가 배치된 노출 영역에 상당한다. 영역 B에는, 복수의 딥 트렌치가 흑색 영역으로서 나타나 있다. 본 실시 형태에 의하면, 에칭 마스크 패턴의 개구부에 상당하는 실리콘 기판의 노출 영역에, 복수의 딥 트렌치를 형성할 수 있는 것을 알 수 있다. 소위 셀프 얼라인으로 형성되므로, 에칭 마스크로 보호된 영역 A에 대해 가장 가까이에 위치한 딥 트렌치는, 에칭 마스크의 단부면과 동일한 면 내에 측벽을 가질 수 있다.
에칭을 진행시켜, 도 12에 도시한 바와 같이 딥 트렌치(24a)를 반도체 기판(10)의 이면까지 도달시킨다. 입상의 귀금속 촉매(22)를 반도체 기판(10) 상의 노출 영역(18)에 고밀도로 배치해 둠으로써, 이 노출 영역(18)에 형성되는 딥 트렌치(24a)의 밀도도 높아진다. 복수의 딥 트렌치(24a)가 서로 연결됨으로써 칩 분할 홈(24)이 구성되고, 에칭이 완료된 시점에서는, 반도체 기판(10)은 소자 영역(12)을 각각이 포함하는 복수의 칩 본체(10')로 개편화된다. 또한 여기서는, 칩 본체(10')와 에칭 마스크(14)를 포함한 구조(28)를 칩 또는 반도체 칩이라고 칭한다.
도 12에 도시된 바와 같이 개편화된 칩 본체(10')의 사이이며, 입상의 귀금속 촉매(22)의 간극에 상당하는 개소에는, 바늘형 잔류물(26)이 발생하고 있다. 도 13에, 바늘형 잔류물(26)을 발생시킨 반도체 기판(10)의 상면도를 도시한다. 이 시점에서 개편화 프로세스를 완료하고, 각 칩(28)을 픽업하여 사용하는 것도 가능하다. 이 방법은, 개편화된 반도체 칩이 간이하게 얻어지는 점에서 유리하다.
개편화 후, 필요하다면 입상의 귀금속 촉매(22)를 화학적으로 제거해도 된다. 귀금속 촉매(22)는 용해액을 사용한 습식 에칭에 의해 제거할 수 있다. 용해액으로서는 반도체 기판(10), 절연막(15) 및 보호막(16)을 침식하지 않고 귀금속 촉매막을 제거 가능한 임의의 액체를 사용할 수 있다. 구체적으로는, 용해액으로서는 할로겐 용액, 할로겐화암모늄 용액, 질산 및 왕수 등을 들 수 있다.
개편화 후에는, 필요에 따라 보호막(16)을 제거해도 된다. 시너에 의한 용해 제거 또는 O2 플라즈마에 의한 제거 등을 적용하여, 보호막(16)을 제거할 수 있다.
필요하다면 절연막(15)도 제거할 수 있다. 절연막(15)의 제거 방법에는, 시너에 의한 용해 제거 및 각종 플라즈마에 의한 제거 등이 적용 가능하다.
또한 필요하다면, 바늘형 잔류물(26)을 에칭 제거해도 된다. 바늘형 잔류물(26)을 제거했을 경우에는, 반도체 칩(28)을 픽업할 때 바늘형 잔류물이 더스트로서 칩에 부착될 우려를 저감시킬 수 있다.
바늘형 잔류물(26)은, 반도체 기판 재료를 에칭 가능한 임의의 에칭 방법에 의해 제거할 수 있다. 예를 들어 실리콘 기판의 경우에는, 습식 에칭법 및 건식 에칭법 중 어느 것을 사용해도 된다. 습식 에칭법에 있어서의 에칭액은, 예를 들어 불화수소산과 질산과 아세트산의 혼합액, 테트라메틸암모늄히드록시드(TMAH) 및 KOH 등으로부터 선택할 수 있다. 건식 에칭법으로서는, 예를 들어 SF6, CF4, C2F6, C3F8, CClF2, CCl4, PCl3, CBrF3 등의 가스를 사용한 플라즈마 에칭을 들 수 있다.
도 14에는, 일 실시 형태에 따른 반도체 칩(28)의 사시도를 도시한다. 도시한 바와 같이 일 실시 형태에 따른 반도체 칩(28)에 있어서, 칩 본체(10')의 소자 영역이 형성된 면은, 에칭 마스크의 일부로서 사용된 절연막(도시 생략)과, 에칭 마스크의 다른 일부로서 사용된 보호막(16)의 적층체에 의해 덮여 있다. 이 보호막(16)의 단부면은, 적어도 부분적으로 칩 본체(10')의 측면과 동일면이다. 칩 본체(10')의 평면 형상, 구체적으로는 상면의 윤곽은, 이 상면을 포함하는 평면에의 보호막(16)의 정사영(正射影)의 윤곽에 적어도 부분적으로 일치하고 있다고 할 수 있다. 이 구조를 채용하면, 칩 본체(10')의 상면 중 보호막(16)으로부터 노출되는 영역은 대폭 저감된다. 따라서 칩의 기계적 강도가 높여진다. 보호막(16)은 칩 본체(10')의 상면 전역을 덮을 수도 있다. 이 경우, 강도는 한층 더 높여진다.
보호막(16)이 내충격성이 높은 재료인 경우에는, 보호막(16)이 외부 충격이나 픽업 장치의 접촉에 의한 칩 절결을 억제하는 효과는 한층 더 커지게 된다. 내충격성이 높은 재료로서는, 예를 들어 폴리이미드, 불소 수지, 페놀 수지 및 에폭시 수지 등의 유기 수지를 들 수 있다.
게다가 도 14에 도시된 바와 같이 이 반도체 칩(28)의 상면에 있어서의 코너부 C1은 라운드형이므로, 내충격성이 높아진다. 하면에 있어서도 코너부 C2는 라운드형이므로, 본 실시 형태에 따른 반도체 칩(28)은 항절 강도가 저하되는 일은 없다. 이것에 의해, 외부 충격이나 칩 픽업 장치의 접촉에 의한 칩의 절결도 대폭 억제된다.
본 실시 형태에 있어서의 반도체 칩(28)은 화학적 에칭 처리를 사용한 개편화에 의해 얻어진 것이므로, 측면은 물리적인 충격를 받고 있지 있다. 이는 반도체 칩의 동작 신뢰성의 향상으로 이어진다.
에칭 마스크로서 절연막을 사용하고, 입상의 귀금속 촉매를 배치하여 반도체 기판을 반도체 칩으로 개편화하는 프로세스를 도 15a 내지 도 15e에 정리한다. 또한 여기서는 보호막(16)은 생략한다.
도 15a에 도시한 바와 같이 복수의 소자 영역(12)이 형성된 반도체 기판(10)에 있어서, 소자 영역(12)은 에칭 마스크로서의 절연막(15)에 의해 보호된다. 에칭 마스크는 반도체 기판(10)에, 에칭 마스크에 의해 보호된 영역과, 노출된 영역인 노출 영역(18)을 획정하고 있다. 또한 반도체 기판(10)의 이면에는 다이싱 시트(20)가 설치되어 있다.
반도체 기판(10)의 노출 영역(18)에는, 도 15b에 도시한 바와 같이 입상의 귀금속 촉매(22)를 배치한다. 반도체 기판(10)은 도 15c에 도시한 바와 같이 에칭액(30)에 침지시킨다. 반도체 기판(10)의 노출 영역(18)에서는 에칭이 진행되어, 노출 영역(18)의 각각에 복수의 딥 트렌치(24a)가 형성된다. 복수의 딥 트렌치(24a)가 형성됨으로써, 에칭된 영역에는 바늘형 잔류물이 발생하게 된다.
반도체 기판(10)의 이면까지 에칭을 진행시킨 후에는, 도 15d에 도시한 바와 같이 노출 영역(18)에 대응하는 영역에 바늘형 잔류물(26)이 존재한다. 다이싱 시트(20) 상의 바늘형 잔류물(26) 및 귀금속 촉매(22)를 제거하여, 도 15e에 도시한 바와 같은 반도체 칩(28')이 얻어진다. 여기서는, 반도체 칩(28')은 칩 본체(10')와 절연막(15)을 포함하고 있다. 반도체 칩(28') 사이에서는, 도 16의 상면도에 도시한 바와 같이 다이싱 시트(20)가 노출된다.
도 15e에 도시되는 칩 본체(10')의 측면(29)에는, 에칭 마스크의 근방에 위치한 입상의 귀금속 촉매(22)에 기인하여, 상면으로부터 하면 방향을 향하여 각각이 연장된 에칭 자국이 칩 본체(10')의 주위 방향으로 연속하도록 형성되어 있다. 에칭 자국은, 사용한 입상의 귀금속 촉매(22)의 크기나 형상을 반영한 오목부 또는 볼록부이며, 세로줄로서 형성되는 일이 많지만, 경사 방향으로 연장된 오목부 또는 볼록부로서 형성되는 경우도 있다. 에칭 자국을 형성하는 오목부 또는 볼록부의 폭은, 입상의 귀금속 촉매의 입자 직경에 의존하지만, 일반적으로는 10 내지 100㎚ 정도, 특히 10 내지 50㎚ 정도이다.
칩 본체(10')의 측면(29)에 있어서의 에칭 자국의 일례를 도 17a의 모식도에 도시한다. 도시한 바와 같이 측면(29)에는 나노 오더의 에칭 자국(32)이 형성되어 있다. 에칭 자국은 나노 오더의 오목부 또는 볼록부이므로, 칩 본체(10')의 측면(29)에 존재하고 있더라도 전혀 불리하게 작용하는 일은 없다. 또한 에칭 조건에 따라서는, 에칭 자국(32)은 세로줄 형상이 아니라 도 17b에 도시한 바와 같이 형상이나 배치가 랜덤한 오목부 또는 볼록부로서 형성되는 경우도 있다.
이하에, 에칭 자국(32)이 형성되는 프로세스 및 메커니즘에 대해 설명한다.
노출 영역(18)에 입상의 귀금속 촉매(22)를 형성했을 경우, 도 6에 도시한 바와 같이 귀금속 촉매(22)가 차지하는 영역의 형상은 노출 영역(18)의 형상과는 완전히 일치하지는 않으며, 입자 형상에 따른 요철을 갖고 있다. 적정한 조건, 예를 들어 불화수소산 10㏖/L, 과산화수소 2㏖/L의 조건으로 에칭을 행하면, 에칭은 귀금속 촉매(22)의 지극히 근방에서밖에 일어나지 않는다. 그 때문에 칩 본체(10')의 측벽에는, 귀금속 촉매(22)의 입자 형상을 반영하여, 상면으로부터 하면 방향을 향하여 각각이 연장된 에칭 자국(32)이 형성된다. 한편, 에칭액의 산화제 농도가 높은 조건, 예를 들어 불화수소산 2.5㏖/L, 과산화수소 8㏖/L의 조건으로 에칭을 행하면, 귀금속 촉매(22)가 영향을 미치는 범위가 넓어진다. 그 때문에, 에칭 자국(32)은 이제는 귀금속 촉매(22)의 입자 형상을 반영하지 않고 랜덤한 요철 형상으로서 형성된다.
개편화를 플라즈마 에칭으로 실시했을 경우, 도 17c에 도시한 바와 같이 플라즈마 처리에 있어서의 전환 동작에 기인하여 칩 본체(10')의 측면(29)에는, 디바이스 형성면에 대해 평행한 가로홈이 형성된다. 이러한 구조를 갖고 있는 반도체 칩은, 본 실시 형태에 따른 반도체 칩과는 상이하다.
에칭 자국을 측면(29)에 갖는 반도체 칩(28')은, 도 18에 도시한 바와 같이 본딩재(34)를 개재하여 기판(35) 상에 설치할 수 있다. 또한 본딩재(34)는, 예를 들어 접착제, 점착 필름, 또는 이방성 도전막이다. 또한 기판(35)은, 예를 들어 회로 기판 또는 인터포저이다.
측면(29)에 에칭 자국을 갖고 있는 구조는, 측면(29)에 에칭 자국을 갖고 있지 않은 구조와 비교하여 표면적이 크다. 그 때문에, 반도체 칩(28')은 이 측면(29)으로부터의 방열 효율이 높다. 특히 광반도체 칩이나 파워 디바이스 등에서는, 칩의 방열성은 칩의 정상 동작을 보장하는 데 있어서 중요한 특성이다. 또한 도 18에서는, 반도체 칩의 상면에 전극 패드(51)가 노출되어 있다. 전극 패드에 대해서는 추후에 설명한다.
도 19에 도시한 바와 같이 기판(35)과 반도체 칩(28') 사이에 땜납(36) 등의 접합 부재를 배치했을 경우에도, 측면(29)의 에칭 자국의 효과가 발휘된다. 이 경우에는, 잉여 땜납은 모세관 현상에 의해 측면(29) 상을 상방으로 이동할 수 있다. 이것에 의해, 기판(35)을 기준으로 한 칩(28')의 높이가 저감됨과 아울러, 이 높이의 불균형도 억제된다. 또한 땜납(36)의 허용 도포량 마진을 넓힐 수 있어, 공정 관리가 용이해진다. 또한 이 구조를 채용했을 경우, 측면(29)은 열전도율이 높은 땜납(36)과 접촉하기 때문에, 방열량의 증가도 기대할 수 있다. 본 효과는, 접합 부재로서 땜납(36) 대신 언더필제를 사용했을 경우에도 마찬가지이다.
에칭 자국을 측면(29)에 갖는 반도체 칩(28')을 리드 프레임 상에 배치하고 수지 몰드했을 경우에는, 도 20에 도시한 바와 같은 반도체 장치(40)가 얻어진다. 도시하는 반도체 장치(40)에서는, 리드 프레임(41a) 상에 본딩재(43)를 개재하여 반도체 칩(28')이 배치되어 있다. 이 반도체 칩(28')은, 상술한 바와 같은 나노 오더의 에칭 자국을 측면(29)에 갖는 것이며, Al 와이어(45)에 의해 리드 프레임(41b)과 전기적으로 접속되어 있다. 이들은, 리드 프레임(41b)의 외부 접속용 단부를 제외하고 몰드 수지(47a 및 47b)에 의해 밀봉되어 있다.
반도체 칩(28')의 측면(29)에는 나노 오더의 에칭 자국이 형성되어 있으므로, 반도체 칩(28')과 몰드 수지(47b) 사이에 앵커 효과가 작용하여, 밀착성을 높일 수 있다. 그 때문에, 예를 들어 불소계의 수지 등 일반적으로 칩과의 밀착성이 약한 재료이어도 몰드 수지로서 사용하는 것이 가능해져, 몰드 재료 선정의 선택지를 넓히는 것이 가능해진다.
또한 칩 본체(10')를 보호막(16)으로 보호했을 경우에도, 외부와 전기적으로 접속하기 위하여, 도 21a에 도시된 바와 같이 전극 패드(51)를 노출시키는 경우가 있다. 전극 패드(51)는 통상, 알루미늄을 포함하므로, 불화수소산과 산화제를 함유하는 에칭액에 대한 내성이 약하다. 도 21b에 도시한 바와 같이 전극 보호층(52)을 형성함으로써, 전극 패드(51)를 에칭액으로부터 보호할 수 있다.
전극 보호층(52)은 에칭액에 내성을 갖는 임의의 재료를 사용하여 형성할 수 있으며, 금속 및 유기 재료 중 어느 것을 사용해도 된다. 예를 들어 Ni/Au 등의 금속을 사용하여 전극 보호층(52)을 형성했을 경우에는, 전극 보호층(52)이 전극 패드(51) 상에 잔존하고 있더라도 후속 공정에 있어서 문제를 발생시키는 일은 없다. 수지를 사용하여 형성된 전극 보호층(52)은 에칭 처리 후, 적절한 방법에 의해 제거하면 된다.
여기서 도 22를 참조하여, 소자 영역을 보호하는 보호막 등의 치수에 대해 설명한다. 소자 영역이 형성되는 반도체 기판(10)의 두께는 통상 수백 ㎛ 정도이고, 소자 영역에 포함되는 복수의 절연막(54) 및 배선(55)의 두께는 수십 내지 수백 ㎚ 정도이다. 배선(55)의 라인 앤드 스페이스는, 각각이 수십 내지 수백 ㎚ 정도의 폭이다. 또한 절연막(54)은 일반적으로는 SiN 등을 포함하고 있다.
소자 영역을 보호하는 보호막(16)의 라인 앤드 스페이스는, 각각이 수십 내지 수백 ㎛ 정도의 폭이다. 이 보호막(16)은 반도체 기판(10)의 최표면에 존재하는 요철을 고려하여, 수 내지 수십 ㎛ 정도의 두께로 형성된다.
도 22를 참조하여 설명한 바와 같이 소자 영역(12)을 보호하는 보호막(16)의 두께가 수 내지 수십 ㎛ 정도인 것에 대해, 소자 영역(12)에 있어서의 절연막(54)의 두께는 수십 내지 수백 ㎚ 정도이다. 소자 영역(12)에 있어서의 절연막(54)은 지극히 얇으므로, 이 절연막(54)을 에칭 마스크로서 사용했을 경우에는 미세한 노출 영역을 형성할 수 있다. 도 23을 참조하여, 이 프로세스에 대해 설명한다.
도 23a에 도시한 바와 같이 이면에 다이싱 시트(20)가 배치된 반도체 기판(10)에는 복수의 소자 영역(12)이 형성되어 있으며, 각 소자 영역(12) 상에는 절연막(54) 및 보호막(16)이 순차 적층된다. 인접하는 소자 영역(12) 사이에는, 반도체 기판(10)이 노출된 노출 영역(18')이 존재한다. 상술한 바와 같이 절연막(54)의 두께가 수십 내지 수백 ㎚ 정도이므로, 노출 영역(18')의 폭도 수십 내지 수백 ㎚ 정도로 미세하게 할 수 있다.
노출 영역(18')에는 도 23b에 도시한 바와 같이 귀금속 촉매(22)를 배치한다. 이때, 상술한 바와 같은 치환 도금법을 채용함으로써, 절연막(54) 상이나 보호막(16) 상을 회피하고, 노출 영역(18') 상에만 귀금속 촉매(22)를 선택적으로 배치할 수 있다.
노출 영역(18')에, 선택적으로 귀금속 촉매(22)에 배치된 반도체 기판(10)을 상술한 바와 같은 에칭액에 침지시킨다. 이것에 의해, 반도체 기판의 노출 영역(18')이 선택적으로 제거된다. 그 결과, 도 23c에 도시한 바와 같은 칩 분할 홈(24)이 형성되고, 반도체 기판(10)이 칩 본체로 개편화된다.
이 방법에 의하면, 노출 다이싱 라인으로서 사용되는 노출 영역(18')의 폭은 절연막(54) 사이의 간격에 상당하므로, 이론상으로는 다이싱 라인의 폭을 수십 내지 수백 ㎚ 정도로 하는 것이 가능해진다. 다이싱 라인이 가늘어져 유효한 칩 면적이 증가하는 점에서, 이는 유리하다.
반도체 기판의 노출 영역에 배치하는 귀금속 촉매는 입상에 한정되지 않으며, 막형이어도 된다. 이하에, 막형 귀금속 촉매를 반도체 기판의 노출 영역에 형성하고 개편화하는 방법을 설명한다.
도 24a는, 복수의 소자 영역(12)이 형성된 반도체 기판(10)의 부분 단면도이다. 각 소자 영역(12)은 절연막(15)에 의해 보호되어 있다. 절연막(15)은 반도체 기판(10) 중, 절연막(15)에 의해 덮인 영역과, 반도체 기판(10)이 노출된 부분인 노출 영역(18)을 획정하고 있다. 또한 반도체 기판(10)의 이면에는 다이싱 시트(20)가 설치되어 있다. 이 반도체 기판(10)의 상면도를 도 24b에 도시한다.
절연막(15)을 형성한 반도체 기판(10)의 상면 전체에, 도 25a에 도시한 바와 같이 금속 촉매막(57)을 형성한다. 금속 촉매막(57)은, 예를 들어 스퍼터링 또는 증착에 의해 형성할 수 있다. 이 방법으로 성막함으로써, 균일한 막 두께의 금속 촉매막(57)이 얻어진다. 에칭 등의 후속 공정을 고려하면, 금속 촉매막(57)의 막 두께는 10 내지 50㎚ 정도로 하는 것이 요망된다. 반도체 기판(10)의 전체면에 금속 촉매막(57)이 형성되므로, 도 25b의 상면도에 도시한 바와 같이 절연막(15) 및 노출 영역(18)은 금속 촉매막(57)으로 덮인다.
이어서, 도 26a에 도시한 바와 같이 레지스트 패턴(58)을 형성하여, 금속 촉매막(57) 중 노출 영역(18) 상에 위치한 영역을 선택적으로 보호한다. 레지스트 패턴(58)은 통상의 방법에 의해 형성하여, 금속 촉매막(57)의 소정의 영역을 보호하면 된다. 도 26b의 상면도에 도시된 바와 같이 노출 영역에 대응하는 부분에는 레지스트 패턴(58)이 형성되므로, 금속 촉매막(57)은 절연막(15)의 위치에서 노출된다.
금속 촉매막(57)의 노출 부분을 통상의 방법에 의해 제거하면, 도 27a에 도시한 바와 같이 레지스트 패턴(58)의 위치에만 금속 촉매막(57)이 남겨진다. 이 상태의 반도체 기판(10)의 상면도를 도 27b에 도시한다. 금속 촉매막(57)의 노출 부분은, 예를 들어 할로겐 용액, 할로겐화암모늄 용액, 질산 및 왕수 등을 사용하여 제거할 수 있다.
그 후, 레지스트 패턴(58)을 박리하여, 도 28a에 도시한 바와 같이 패터닝된 금속 촉매막(57')을 노출시킨다. 레지스트 패턴(58)은 레지스트 재료에 따라 적당한 박리액을 사용하여 박리하면 된다. 도 28b의 상면도에 도시한 바와 같이 패터닝된 금속 촉매막(57')은 노출 영역(18) 상에만 남겨지게 된다.
패터닝된 금속 촉매막(57')을 에칭 마스크로서 사용하여, 상술한 바와 같은 공정에 따라 반도체 기판(10)의 기판 제거 영역(18)을 선택적으로 제거한다. 이것에 의해, 도 29a에 도시한 바와 같이 반도체 기판(10)은 칩 본체(10')로 개편화되고, 칩 본체(10')와 절연막(15)을 포함한 반도체 칩(59)이 얻어진다. 금속 촉매막(57')은 그대로의 상태에서 하방으로 이동하여, 도시한 바와 같이 다이싱 시트(20)에 도달한다. 개편화된 복수의 반도체 칩(59)의 상면도를 도 29b에 도시한다.
막형 귀금속 촉매를 사용했을 경우에는, 입상의 귀금속 촉매를 배치하는 경우와 비교하여 막 두께의 제어가 용이해진다. 막형 귀금속 촉매를 사용했을 경우, 반도체 기판 재료의 종류에 의하지 않고, 임의의 금속을 사용하여 촉매막을 형성할 수 있다. 게다가 이 경우, 바늘형 잔류물이 발생하는 일도 없다.
이상의 예에서는, 반도체 기판의 이면에는 다이싱 시트가 직접 접하여 설치되어 있지만, 이것에 한정되지 않는다. 도 30에 도시된 바와 같이 메탈라이즈층(70)을 개재하여 반도체 기판(10)의 이면에 다이싱 시트(20)를 설치해도 된다. 메탈라이즈층(70)은 임의의 금속을 사용하여 형성할 수 있으며, 단층막 및 다층막 중 어떠한 구조로 해도 된다.
특히 Au, Ag, Pt 등의 귀금속이 메탈라이즈층(70) 중에 포함되는 경우에는, 반도체 기판(10)의 에칭이 진행되어 이면까지 도달했을 때, 다이싱 시트의 접착층이 에칭액에 침범되는 것을 억제할 수 있다. 경우에 따라서는, 메탈라이즈층(70)을 그대로 남기고, 개편화된 칩을 다이 본딩할 때의 메탈라이즈막으로서 이용하는 것도 가능하다.
상술한 바와 같은 화학적 에칭과 기판 연삭을 조합하여 개편화할 수도 있다. 이 프로세스는, 소위 프리 다이싱(dicing before grinding)법이다. 도 31a 및 도 31b를 참조하여, 이 프로세스를 설명한다.
우선 도 31a에 도시한 바와 같이 반도체 기판(10)에 대해 칩 본체(10')의 두께 이상의 깊이에서 칩 분리 홈(24)을 형성한다. 그 후, 도 31b에 도시한 바와 같이 기판 연삭 장치(72)에 의해, 칩 분리 홈(24)에 도달하기까지 반도체 기판(10)의 하면측 영역을 제거하여 반도체 칩(28)을 얻는다.
반도체 기판(10)의 하면측 영역은 에칭에 의해 제거해도 된다. 에칭으로서는, 예를 들어 불화수소산과 질산과 아세트산의 혼합액, TMAH 및 KOH 등으로부터 선택되는 에칭액을 사용한 습식 에칭, 또는 SF6, CF4, C2F6, C3F8, CClF2, CCl4, PCl3 및 CBrF3 등으로부터 선택되는 가스를 사용한 플라즈마 에칭을 들 수 있다.
프리 다이싱법을 채용했을 경우에는, 분리 홈(24)을 형성하기 위한 에칭은 분리 홈(24)이 반도체 기판의 이면에 도달하기 전에 정지하므로, 이 에칭 직후에 있어서 반도체 기판의 강성이 유지된다. 이 때문에, 이 방법에는 에칭 직후의 기판의 핸들링이 용이하다는 이점이 있다.
이상 설명한 바와 같이 일 실시 형태에 따른 방법에서는, 다이싱 라인에 상당하는 반도체 기판의 노출 영역 전체를 동시에 에칭 가공하여 반도체 칩을 얻을 수 있다. 이 때문에, 예를 들어 다이싱 라인의 수를 변경하더라도, 일정한 시간으로 개편화를 완료할 수 있다. 게다가 복수의 반도체 기판을 뱃치 처리로 동시에 가공할 수 있기 때문에, 기판 1매당 가공 시간은 대폭 단축되어 생산성이 향상된다.
또한 일 실시 형태에 따른 방법에서는, 귀금속 촉매와 에칭액 또는 에칭 가스를 사용한 화학적 에칭 처리에 의해 개편화를 행한다. 그 때문에, 이 방법에서는 광학적인 위치 정렬은 필요하지 않으며, 위치 정렬 마크의 판독 오차나 기판 왜곡 등에 기인하는 위치의 변동이 발생하는 일은 없다. 게다가 칩 본체의 상면 단부의 실질적으로 전체를 보호 수지로 덮을 수 있으므로, 깨짐이나 절결은 최대한 저감시키는 것이 가능해진다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
본 실시 형태는 이하의 형태를 포함한다.
[1]
보호막을 각각이 포함하는 복수의 에칭 마스크를 반도체 기판 상에 형성하여, 상기 반도체 기판 중 상기 복수의 에칭 마스크에 의해 보호된 복수의 제1 영역과, 상기 반도체 기판 중 노출된 영역인 제2 영역을 획정하는 것과,
상기 제2 영역을 화학적 에칭 처리에 의해 이방적으로 제거하여, 상기 에칭 마스크의 단부면과 동일한 면 내에 적어도 일부가 위치한 측벽과, 상기 반도체 기판의 이면에 도달한 저부를 각각이 갖는 복수의 홈을 형성하고, 이것에 의해 상기 반도체 기판을, 상기 복수의 제1 영역에 대응한 복수의 칩 본체로 개편화하는 것
을 포함한 반도체 칩의 제조 방법.
[2]
상기 에칭 마스크의 상면은, 일단부끼리가 접한 2개의 선분에 의해 규정되는 코너부를 갖고 있지 않은, [1]에 기재된 방법.
[3]
상기 에칭 마스크의 상면은 다섯 이상의 변을 갖는 다각형인, [1]에 기재된 방법.
[4]
상기 화학적 에칭 처리는, 상기 제2 영역에 귀금속 촉매를 설치하고, 그 후 상기 반도체 기판에 에칭액 또는 에칭 가스를 접촉시키는 것을 포함하는, [1] 내지 [3] 중 어느 하나에 기재된 방법.
[5]
무전해 도금에 의해 상기 제2 영역에 상기 귀금속 촉매를 설치하는, [4]에 기재된 방법.
[6]
상기 귀금속 촉매는 입상인, [4] 또는 [5]에 기재된 방법.
[7]
상기 화학적 에칭 처리는 상기 반도체 기판에 상기 에칭액을 접촉시키는 것을 포함하고, 상기 에칭액은 불화수소산과 과산화수소를 포함하는, [4] 내지 [6] 중 어느 하나에 기재된 방법.
[8]
상기 화학적 에칭 처리는, 상기 복수의 칩 본체의 각각이, 그 단부면에, 상기 칩 본체의 상기 보호막이 형성되어 있는 면으로부터 반대측의 면을 향하여 각각이 연장된 줄무늬형 오목부 또는 볼록부를 갖게 행하는, [1] 내지 [7] 중 어느 하나에 기재된 방법.
[9]
상기 오목부 또는 볼록부의 각각은 10 내지 100㎚의 폭을 갖는, [8]에 기재된 방법.
[10]
상기 오목부 또는 볼록부의 각각은 10 내지 50㎚의 폭을 갖는, [8]에 기재된 방법.
[11]
상기 복수의 제1 영역은, 전극 패드를 갖는 반도체 소자를 포함한, [1] 내지 [10] 중 어느 하나에 기재된 방법.
[12]
상기 반도체 기판은 실리콘 기판인, [1] 내지 [11] 중 어느 하나에 기재된 방법.
[13]
반도체 소자를 포함한 표면 영역을 갖고 있는 칩 본체를 구비하고, 상기 칩 본체의 단부면은 에칭 자국을 갖고 있는 반도체 칩.
[14]
상기 에칭 자국은, 상기 칩 본체의 상기 표면 영역측의 면으로부터 반대측의 면을 향하여 각각이 연장된 줄무늬형 오목부 또는 볼록부인, [13]에 기재된 반도체 칩.
[15]
상기 오목부 또는 볼록부의 각각은 10 내지 100㎚의 폭을 갖는, [14]에 기재된 반도체 칩.
[16]
상기 오목부 또는 볼록부의 각각은 10 내지 50㎚의 폭을 갖는, [14]에 기재된 반도체 칩.
[17]
상기 표면 영역을 덮은 보호막을 더 구비하고, 상기 칩 본체의 상기 표면 영역측의 면의 윤곽은, 상기 표면 영역측의 면을 포함하는 평면에의 상기 보호막의 정사영 윤곽과 적어도 부분적으로 일치하고 있는, [13] 내지 [16] 중 어느 하나에 기재된 반도체 칩.
[18]
상기 칩 본체의 상기 표면 영역측의 면은, 일단부끼리가 접한 2개의 선분에 의해 규정되는 코너부를 갖고 있지 않은, [13] 내지 [17] 중 어느 하나에 기재된 반도체 칩.
[19]
반도체 소자를 포함한 표면 영역을 갖고 있는 칩 본체와, 상기 표면 영역을 덮은 보호막을 구비하고, 상기 칩 본체는, 상기 보호막을 포함한 에칭 마스크를 반도체 기판 상에 형성하고, 이 반도체 기판을 귀금속 촉매와 에칭액 또는 에칭 가스를 사용한 화학적 에칭 처리에 제공함으로써 개편화된 것이며, 상기 칩 본체의 상기 표면 영역측의 면의 윤곽은, 이 상면을 포함하는 평면에의 상기 보호막의 정사영 윤곽과 적어도 부분적으로 일치하고 있는 반도체 칩.
[20]
반도체 소자를 포함한 표면 영역을 갖고 있는 칩 본체를 구비하고, 상기 칩 본체는, 보호막을 포함한 에칭 마스크를 반도체 기판 상에 형성하고, 이 반도체 기판을 귀금속 촉매와 에칭액 또는 에칭 가스를 사용한 화학적 에칭 처리에 제공함으로써 개편화된 것이며, 상기 칩 본체의 상기 표면 영역측의 면은, 일단부끼리가 접한 2개의 선분에 의해 규정되는 코너부를 갖고 있지 않은 반도체 칩.
[21]
지지 부재와,
상기 지지 부재 상에 위치한, [13] 내지 [20] 중 어느 하나에 기재된 반도체 칩과,
상기 반도체 칩을 덮도록 상기 지지 부재 상에 설치된 몰드 수지
를 구비한 반도체 장치.
[22]
지지 부재와,
상기 지지 부재 상에 위치한, [13] 내지 [20] 중 어느 하나에 기재된 반도체 칩과,
상기 지지 부재와 상기 반도체 칩 사이에 개재한 접합 부재
를 구비한 반도체 장치.
10: 반도체 기판
10': 칩 본체
12: 소자 영역
14: 에칭 마스크
15: 절연막
16: 보호막
18: 노출 영역
18': 노출 영역
20: 다이싱 시트
22: 귀금속 촉매
22a: Ag 입자
24a: 딥 트렌치
24: 분리 홈
26: 바늘형 잔류물
28: 반도체 칩
28': 반도체 칩
29: 측면
30: 에칭액
31: 측면
32: 에칭 자국
34: 본딩재
35: 기판
36: 땜납
40: 반도체 장치
41a: 리드 프레임
41b: 리드 프레임
43: 본딩재
45: Al 와이어
47a: 몰드 수지
47b: 몰드 수지
51: 전극 패드
52: 전극 보호층
54: 절연층
55: 배선층
57: 금속 촉매막
58: 레지스트 패턴
59: 반도체 칩
80: 메탈라이즈층
82: 기판 연삭 장치

Claims (15)

  1. 반도체 칩의 제조 방법으로서,
    보호막을 각각이 포함하는 복수의 에칭 마스크를 반도체 기판 상에 형성하여, 상기 반도체 기판 중 상기 복수의 에칭 마스크에 의해 보호된 복수의 제1 영역과, 상기 반도체 기판 중 노출된 영역인 제2 영역을 획정하는 것과,
    상기 제2 영역을 화학적 에칭 처리에 의해 이방적으로 제거하여, 상기 에칭 마스크의 단부면과 동일한 면 내에 적어도 일부가 위치한 측벽과, 상기 반도체 기판의 이면에 도달한 저부를 각각이 갖는 복수의 홈을 형성하고, 이것에 의해 상기 반도체 기판을, 상기 복수의 제1 영역에 대응한 복수의 칩 본체로 개편화하는 것
    을 포함하며,
    상기 화학적 에칭 처리는, 상기 제2 영역에 귀금속 촉매를 설치하고, 그 후 상기 반도체 기판에 에칭액 또는 에칭 가스를 접촉시키는 것을 포함하고,
    상기 귀금속 촉매는 입상(粒狀)이며,
    상기 화학적 에칭 처리는, 상기 복수의 칩 본체의 각각이, 그 단부면에, 상기 칩 본체의 상기 보호막이 형성되어 있는 면으로부터 반대측의 면을 향하여 각각이 연장된 줄무늬형 오목부 또는 볼록부를 갖게 행하는, 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 에칭 마스크의 상면은 코너부를 가지며, 상기 코너부는 라운드형인, 반도체 칩의 제조 방법.
  3. 제2항에 있어서,
    상기 오목부 또는 볼록부의 각각은 10 내지 100㎚의 폭을 갖는, 반도체 칩의 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 기판은 실리콘 기판인, 반도체 칩의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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