CN112189382A - 电路基板的制造方法 - Google Patents

电路基板的制造方法 Download PDF

Info

Publication number
CN112189382A
CN112189382A CN201980034477.2A CN201980034477A CN112189382A CN 112189382 A CN112189382 A CN 112189382A CN 201980034477 A CN201980034477 A CN 201980034477A CN 112189382 A CN112189382 A CN 112189382A
Authority
CN
China
Prior art keywords
conductive layer
manufacturing
substrate
conductive
router
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980034477.2A
Other languages
English (en)
Inventor
八木茂幸
滨谷和也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Bakelite Co Ltd
Original Assignee
Sumitomo Bakelite Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Bakelite Co Ltd filed Critical Sumitomo Bakelite Co Ltd
Publication of CN112189382A publication Critical patent/CN112189382A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23C—MILLING
    • B23C3/00—Milling particular work; Special milling operations; Machines therefor
    • B23C3/28—Grooving workpieces
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/043—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by using a moving tool for milling or cutting the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23C—MILLING
    • B23C2222/00—Materials of tools or workpieces composed of metals, alloys or metal matrices
    • B23C2222/04—Aluminium
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0228—Cutting, sawing, milling or shearing

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

首先，使槽刨机(400)绕轴(406)进行旋转，一边使槽刨机(400)的前端(402)与导电层(130)接触一边相对于导电层(130)在纵向上移动。如此，使槽刨机(400)进入导电层(130)，从而在导电层(130)形成开口。接着，使槽刨机(400)绕轴(406)进行旋转，一边使槽刨机(400)的侧面(404)与导电层(130)接触一边相对于导电层(130)在横向上移动。如此，将导电层(130)形成为导电图案(132)。

Description

电路基板的制造方法
技术领域
本发明涉及一种电路基板的制造方法。
背景技术
近年来，开发了用于搭载功率模块的电路基板。电路基板具有导电图案。在电路基板的导电图案上搭载有各种半导体装置(例如，半导体芯片)。导电图案形成电路。
在专利文献1中记载了电路基板的制造方法的一例。在专利文献1中，由具有导电层的基板形成电路基板。在专利文献1中记载了对导电层进行蚀刻而将导电层形成为导电图案。
现有技术文献
专利文献
专利文献1：国际公开第2011/034075号
发明内容
发明所要解决的技术问题
作为显示电路基板的性能的指标之一，有导电图案的侧壁的垂直性(例如，蚀刻因子)。本发明人发现：根据专利文献1的蚀刻，因导电层的侧壁的底切而无法实现良好的垂直性。
本发明的目的在于提高导电图案的侧壁的垂直性。
用于解决技术问题的技术方案
根据本发明，提供一种电路基板的制造方法，其包括：
准备具有导电层的基板的工序；和
对所述导电层进行切削加工而将所述导电层形成为导电图案的工序。
发明效果
根据本发明，能够提高导电图案的侧壁的垂直性。
附图说明
通过以下叙述的优选实施方式及其所附带的以下附图，上述的目的及其他目的、特征及优点变得更加清楚。
图1是表示实施方式1所涉及的电子装置的图。
图2中，(a)是用于说明图1所示的电路基板的制造方法的一例的图，(b)是用于说明图1所示的电路基板的制造方法的一例的图。
图3是用于说明将导电层形成为导电图案的方法的详细内容的一例的图。
图4是用于说明调节槽刨机(router)相对于导电层在纵向上的位置的方法的详细内容的一例的图。
图5是用于说明在多个基板各自形成导电图案的方法的详细内容的一例的图。
图6中，(a)是用于说明实施方式2所涉及的电路基板的制造方法的一例的图，(b)是用于说明实施方式2所涉及的电路基板的制造方法的一例的图，(c)是用于说明实施方式2所涉及的电路基板的制造方法的一例的图。
图7中，(a)是表示通过实施方式2所涉及的方法形成的导电图案的截面的一例的图，(b)是表示通过比较例所涉及的方法形成的导电图案的截面的一例的图。
图8中，(a)是用于说明实施方式3所涉及的电路基板的制造方法的一例的图，(b)是用于说明实施方式3所涉及的电路基板的制造方法的一例的图，(c)是用于说明实施方式3所涉及的电路基板的制造方法的一例的图。
图9是表示实施方式4所涉及的电子装置的图。
具体实施方式
以下，使用附图，对本发明的实施方式进行说明。另外，在所有附图中，对相同的构成要件标注相同的附图标记，并适当地省略说明。
(实施方式1)
图1是表示实施方式1所涉及的电子装置20的图。
电子装置20包括电路基板10、半导体芯片200、粘接层210和接合线300。
电路基板10包括基底层110、绝缘层120和导电层130。导电层130成为导电图案132，并形成电路。
半导体芯片200经由粘接层210搭载于导电图案132的一部分上。半导体芯片200例如为功率模块(例如，硅片)。
接合线300将半导体芯片200电连接到导电图案132的另一部分。
图2(a)和图2(b)是用于说明图1所示的电路基板10的制造方法的一例的图。在该例子中，图1所示的电路基板10按照下述方式来制造。
首先，如图2(a)所示，准备基板100。基板100具有导电层130。
接着，如图2(b)所示，对导电层130进行切削加工而将导电层130形成为导电图案132。
根据图2(a)和图2(b)所示的例子，能够提高导电图案132的侧壁的垂直性。具体而言，在该例子中，无需通过蚀刻(例如，湿法蚀刻)来形成导电图案132的全部侧壁。因此，能够抑制导电层130(导电图案132)的侧壁的底切。因此，能够提高导电图案132的侧壁的垂直性。
图2(a)和图2(b)所示的例子中，在对导电层130进行切削加工之前的导电层130的厚度大的情况下，例如，在为0.20mm以上、0.50mm以上或1.00mm以上时，就以下观点而言特别有效。
在第1观点中，根据图2(a)和图2(b)所示的例子，能够抑制导电层130(导电图案132)的侧壁的底切。导电层130的厚度越大，则由蚀刻引起的底切越明显。在图2(a)和图2(b)所示的例子中，即使在导电层130的厚度大的情况下，也无需通过蚀刻来形成导电图案132的全部侧壁。因此，能够抑制导电层130(导电图案132)的侧壁的底切。
在第2观点中，根据图2(a)和图2(b)所示的例子，能够将用于形成导电图案132的工艺变得低成本且简单。在导电层130的厚度大的情况下，若通过蚀刻来形成导电图案132的全部侧壁，则有时需要多次蚀刻。多次蚀刻能够将用于形成导电图案132的工艺变得高成本且复杂。相对于此，在图2(a)和图2(b)所示的例子中，无需多次蚀刻。因此，能够将用于形成导电图案132的工艺变得低成本且简单。
图2(a)和图2(b)所示的例子所涉及的方法还可以包括从基板100去除从基板100切削加工后的导电层的工序。在一例中，可以一边对导电层130进行切削加工，一边例如通过喷砂从基板100去除从基板100切削加工后的导电层。在另一例中，可以在对导电层130进行切削加工之后，例如，通过喷砂或药液处理(例如，蚀刻)从基板100去除从基板100切削加工后的导电层。
使用图2(a)和图2(b)，对基板100的详细内容进行说明。
基板100依次包括基底层110、绝缘层120和导电层130。
基底层110包含金属(例如，铜或铝)。基底层110的厚度能够在基底层110、绝缘层120和导电层130中设为最大。在一例中，基底层110的厚度能够设为0.5mm以上3.0mm以下。
绝缘层120包含导热系数高的绝缘材料(例如，氮化硼、氧化铝)。由于高导热系数，绝缘层120具有优异的散热性。因此，能够经由绝缘层120将在导电层130侧(例如，图1所示的半导体芯片200)产生的热释放到基底层110侧。绝缘层120的厚度能够在基底层110、绝缘层120和导电层130中设为最小。在一例中，绝缘层120的厚度能够设为100μm以上200μm以下。
导电层130包含金属(例如，铜或铝)。导电层130中所包含的金属可以与基底层110中所包含的金属相同，或者也可以不同。
图3是用于说明将导电层130形成为导电图案132的方法的详细内容的一例的图。
在图3所示的例子中，导电层130通过槽刨机400进行切削加工。槽刨机400具有前端402和侧面404。槽刨机400能够绕轴406进行旋转。
在一例中，能够使用槽刨机400，以下述方式对导电层130进行切削加工。首先，使槽刨机400绕轴406进行旋转，一边使槽刨机400的前端402与导电层130接触一边相对于导电层130在纵向(图3中的Z方向)上移动。如此，使槽刨机400进入导电层130，从而在导电层130形成开口。接着，使槽刨机400绕轴406进行旋转，一边使槽刨机400的侧面404与导电层130接触一边相对于导电层130在横向(与图3中的Z方向正交的方向)上移动。如此，将导电层130形成为导电图案132。
在上述的例子中，可以使槽刨机400的前端402与绝缘层120接触，换言之，可以对绝缘层120的一部分表面进行切削加工。即使对绝缘层120的一部分表面进行切削加工，只要绝缘层120不被槽刨机400贯穿，就能够防止导电层130与基底层110(图1)之间的短路。
图4是用于说明调节槽刨机400(图3)相对于导电层130在纵向(图3中的Z方向)上的位置的方法的详细内容的一例的图。
在第1例中，槽刨机400(图3)相对于导电层130在纵向(图3中的Z方向)上的位置能够根据基板100内的多个位置P上的导电层130的平均表面高度来调节。各位置P上的导电层130的表面高度例如能够根据各位置P上的导电层130的上表面相对于水平面的相对高度来确定。各位置P上的导电层130的表面高度例如能够根据基板100的弯曲或基板100内的各层(图2(a)所示的基底层110、绝缘层120或导电层130)的偏差而产生偏差。根据上述的例子，即使各位置P上的导电层130的表面高度产生偏差，也能够使槽刨机400进入导电层130适当的深度。
在第2例中，槽刨机400(图3)相对于导电层130在纵向(图3中的Z方向)上的位置能够根据基板100内的多个位置P上的导电层130的平均厚度来调节。根据该例子，即使各位置P上的导电层130的厚度产生偏差，也能够使槽刨机400进入导电层130适当的深度。
在图4所示的例子中，基板100具有多个区域102。多个区域102排列成二维矩阵状，在图4所示的例子中，排列成4行5列的矩阵状。多个位置P分别位于多个区域102各自中，在图4所示的例子中，位于各区域102的相同位置。在一例中，可以在各区域102形成相同的导电图案132(例如，图1)。此时，通过将基板100单片化为分别包含各区域102的多个部分，能够由1个基板100获得具有相同的导电图案132的多个电路基板10。在另一例中，可以在各区域102形成不同的导电图案132(例如，图1)。在该例子中，通过将基板100单片化为分别包含各区域102的多个部分，也能够由1个基板100获得多个电路基板10。
图5是用于说明在多个基板100各自形成导电图案132(例如，图1)的方法的详细内容的一例的图。
在图5所示的例子中，准备了多个槽刨机400。多个槽刨机400各自用于分别形成多个基板100各自的导电图案132(例如，图1)。多个槽刨机400通过连结部410相互连结。
多个槽刨机400能够相对于多个基板100各自的导电层130在横向(沿着图5中的包含X方向和Y方向的面的方向)上相互联动地移动。根据该结构，能够使多个槽刨机400相对于导电层130在横向上相互联动地移动，从而在多个基板100各自简单地形成具有相同形状的导电图案。
多个槽刨机400能够相对于多个基板100各自的导电层130在纵向(图5中的Z方向)上相互独立地移动。根据该结构，能够使多个槽刨机400相对于导电层130在纵向上相互独立地移动，并使多个槽刨机400各自与对应于该槽刨机400的基板100相对应地进入导电层130适当的深度。
(实施方式2)
图6(a)、图6(b)和图6(c)是用于说明实施方式2所涉及的电路基板10的制造方法的一例的图。图6(a)、图6(b)和图6(c)所示的例子除了以下的点以外，与图2(a)和图2(b)所示的例子相同。
首先，如图6(a)所示，以与图2(a)所示的例子相同的方式，准备基板100。
接着，如图6(b)所示，对导电层130进行切削加工而将导电层130形成为导电图案132。例如，如利用图3说明的那样，导电层130的切削加工能够使用槽刨机400来进行。在图6(b)所示的例子中，通过切削加工形成于导电层130的凹槽134不贯穿导电层130。即，在凹槽134的底面下残留有导电层130的一部分。凹槽134的底面下的导电层130的厚度比未形成凹槽134的位置上的导电层130的厚度足够薄，能够设为未形成凹槽134的位置上的导电层130的厚度的例如10％以下。
接着，如图6(c)所示，对导电层130进行蚀刻。导电层130的蚀刻中，例如，能够使用湿法蚀刻。通过蚀刻，去除凹槽134的底面下的导电层130(图6(b))。如此，导电图案132的各部分通过凹槽134相互电绝缘。
根据图6(a)、图6(b)和图6(c)所示的例子，能够抑制由导电层130的切削加工导致的绝缘层120的切削。具体而言，若仅通过导电层130的切削加工而使凹槽134贯穿导电层130，则例如图3所示的槽刨机400的前端402与绝缘层120接触，由此绝缘层120被切削。相对于此，根据上述的例子，例如，即使使用图3所示的槽刨机400，槽刨机400的前端402也不会与绝缘层120接触。因此，能够抑制由导电层130的切削加工导致的绝缘层120的切削。
图7(a)是表示通过实施方式2所涉及的方法(图6(a)、图6(b)和图6(c)所示的方法)形成的导电图案132的截面的一例的图。图7(b)是表示通过比较例所涉及的方法形成的导电图案132的截面的一例的图。
比较例所涉及的方法除了不使用切削加工而通过蚀刻将导电层130形成为导电图案132这一点以外，与实施方式2所涉及的方法相同。
如图7(b)所示，在比较例中，在导电图案132的侧壁形成大的弯曲。该弯曲取决于因导电层130的厚度方向上的蚀刻速率之差产生的底切。在图7(b)所示的例子中，未获得足够高的蚀刻因子(图7(b)中的H/W)，导电图案132的侧壁未获得良好的垂直性。
相对于此，如图7(a)所示，在实施方式2中，在导电图案132的侧壁未形成与图7(b)所示的弯曲类似的大的弯曲。在实施方式2中，无需通过蚀刻(例如，湿法蚀刻)来形成导电图案132的全部侧壁。因此，能够抑制导电层130(导电图案132)的侧壁的底切。因此，能够提高导电图案132的侧壁的垂直性。
(实施方式3)
图8(a)、图8(b)和图8(c)是用于说明实施方式3所涉及的电路基板10的制造方法的一例的图。图8(a)、图8(b)和图8(c)所示的例子除了以下的点以外，与图6(a)、图6(b)和图6(c)所示的例子相同。
首先，如图8(a)所示，用掩模140覆盖导电层130。掩模140对后述的图8(c)中的蚀刻具有耐受性，例如为抗蚀膜。
接着，如图8(b)所示，将掩模140与导电层130一起进行切削加工。在图8(b)所示的例子中，以与图6(b)所示的例子相同的方式，通过切削加工形成于导电层130的凹槽134不贯穿导电层130。
接着，如图8(c)所示，在掩模140覆盖导电层130的状态下对导电层130进行蚀刻。如此，导电图案132的各部分通过凹槽134相互电绝缘。
接着，去除掩模140。
根据图8(a)、图8(b)和图8(c)所示的例子，能够抑制未形成凹槽134的位置上的导电层130的蚀刻。具体而言，在未形成凹槽134的位置上的导电层130未被掩模140覆盖的情况下，通过凹槽134的底面下的导电层130的蚀刻，未形成凹槽134的位置上的导电层130也有可能被蚀刻。相对于此，根据上述的例子，能够通过凹槽134保护未形成凹槽134的位置上的导电层130免受蚀刻的影响。如此，能够抑制未形成凹槽134的位置上的导电层130的蚀刻。
(实施方式4)
图9是表示实施方式4所涉及的电子装置20的图。图9所示的电子装置20除了以下的点以外，与图1所示的电子装置20相同。
基底层110具有多个散热片112。因此，基底层110能够作为散热器发挥作用。
关于基底层110的散热片112，能够以与导电层130的导电图案132相同的方式，通过对基底层110进行切削加工来形成。例如，如利用图3说明的那样，基底层110的切削加工能够使用槽刨机400来进行。
以上，参考附图，对本发明的实施方式进行了叙述，但是这些是本发明的示例，还能够采用除了上述以外的各种结构。
本申请主张基于2018年5月23日提出的日本申请特愿2018-098518号的优先权，并将其公开的全部内容援用于此。

Claims (11)

1.一种电路基板的制造方法，其特征在于，包括：
准备具有导电层的基板的工序；和
对所述导电层进行切削加工而将所述导电层形成为导电图案的工序。
2.如权利要求1所述的电路基板的制造方法，其特征在于：
将所述导电层形成为所述导电图案的工序包括：在对所述导电层进行切削加工之后，对所述导电层进行蚀刻的工序。
3.如权利要求2所述的电路基板的制造方法，其特征在于：
准备具有所述导电层的基板的工序包括：用掩模覆盖所述导电层的工序，
将所述导电层形成为所述导电图案的工序包括：
将所述掩模与所述导电层一起进行切削加工的工序；和
对所述导电层和所述掩模进行切削加工之后，在所述掩模覆盖所述导电层的状态下对所述导电层进行蚀刻的工序。
4.如权利要求1～3中任一项所述的电路基板的制造方法，其特征在于：
将所述导电层形成为所述导电图案的工序包括：使槽刨机一边与所述导电层接触一边相对于所述导电层在横向上移动的工序。
5.如权利要求4所述的电路基板的制造方法，其特征在于：
将所述导电层形成为所述导电图案的工序包括：根据所述基板内的多个位置上的所述导电层的平均表面高度或平均厚度，来调节所述槽刨机相对于所述导电层在纵向上的位置的工序。
6.如权利要求5所述的电路基板的制造方法，其特征在于：
所述基板具有所述多个位置分别存在的多个区域，
所述电路基板的制造方法还包括：将所述基板单片化成分别包括所述多个区域的多个部分的工序。
7.如权利要求4～6中任一项所述的电路基板的制造方法，其特征在于：
准备所述基板的工序包括：准备分别具有导电层的多个基板的工序，
对所述导电层进行切削加工而将所述导电层形成为所述导电图案的工序包括：准备用于分别对所述多个基板各自的所述导电层进行切削加工的多个槽刨机的工序，
所述多个槽刨机能够相对于所述多个基板各自的所述导电层在横向上相互联动地移动，
所述多个槽刨机能够相对于所述多个基板各自的所述导电层在纵向上相互独立地移动。
8.如权利要求1～7中任一项所述的电路基板的制造方法，其特征在于：
所述电路基板的制造方法还包括：从所述基板去除从所述基板切削加工后的所述导电层的工序。
9.如权利要求1～8中任一项所述的电路基板的制造方法，其特征在于：
对所述导电层进行切削加工之前的所述导电层的厚度为0.20mm以上。
10.如权利要求1～9中任一项所述的电路基板的制造方法，其特征在于：
所述导电层包含铜或铝。
11.如权利要求1～10中任一项所述的电路基板的制造方法，其特征在于：
所述基板在与所述导电层相反的一侧具有基底层，
所述电路基板的制造方法还包括：对所述基板的所述基底层进行切削加工而形成散热片的工序。
CN201980034477.2A 2018-05-23 2019-04-24 电路基板的制造方法 Pending CN112189382A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-098518 2018-05-23
JP2018098518 2018-05-23
PCT/JP2019/017418 WO2019225273A1 (ja) 2018-05-23 2019-04-24 回路基板の製造方法

Publications (1)

Publication Number Publication Date
CN112189382A true CN112189382A (zh) 2021-01-05

Family

ID=68616714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980034477.2A Pending CN112189382A (zh) 2018-05-23 2019-04-24 电路基板的制造方法

Country Status (5)

Country Link
US (1) US20210212214A1 (zh)
EP (1) EP3799541A4 (zh)
JP (1) JPWO2019225273A1 (zh)
CN (1) CN112189382A (zh)
WO (1) WO2019225273A1 (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4088417A (en) * 1977-03-04 1978-05-09 Advanced Controls Corp. Method and apparatus for high speed, high precision drilling and machining
JPH04316393A (ja) * 1991-04-15 1992-11-06 Oiles Ind Co Ltd プリント基板用ルータ装置
JP3199193B2 (ja) * 1992-11-20 2001-08-13 電気化学工業株式会社 半導体搭載用回路基板およびその製造方法
JP4401096B2 (ja) * 2003-03-26 2010-01-20 Ｄｏｗａホールディングス株式会社 回路基板の製造方法
DE10327360B4 (de) * 2003-06-16 2012-05-24 Curamik Electronics Gmbh Verfahren zum Herstellen eines Keramik-Metall-Substrates
JP5261637B2 (ja) * 2007-09-26 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置の製造方法
DE102008016340B3 (de) * 2008-03-28 2009-10-15 Lpkf Laser & Electronics Ag Verfahren und Vorrichtung zur Bearbeitung einer Leiterplatte
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
HUE034429T2 (en) 2009-09-15 2018-02-28 Toshiba Kk Ceramic circuit board and method for producing it
KR101675727B1 (ko) * 2010-03-09 2016-11-14 주식회사 케이씨씨 금속접합 세라믹기판
JP2017130538A (ja) * 2016-01-20 2017-07-27 株式会社デンソー 半導体装置及びその製造方法
JP6508369B2 (ja) 2018-02-07 2019-05-08 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20210212214A1 (en) 2021-07-08
EP3799541A4 (en) 2022-03-16
JPWO2019225273A1 (ja) 2021-05-27
WO2019225273A1 (ja) 2019-11-28
EP3799541A1 (en) 2021-03-31

Similar Documents

Publication Publication Date Title
JP6441025B2 (ja) 半導体チップの製造方法
US8319336B2 (en) Reduction of etch microloading for through silicon vias
KR101695066B1 (ko) 반도체 칩의 제조 방법
CN107799429B (zh) 用于形成半导体器件的方法以及半导体器件
EP2048923A2 (en) Method of manufacturing silicon substrate with a conductive through-hole
TW202209599A (zh) 半導體封裝及其製造方法
US20160286660A1 (en) Glass interposer with thermal vias
KR20140023055A (ko) 반도체 소자 및 그 형성 방법
CN212991081U (zh) 电子设备
US8456023B2 (en) Semiconductor wafer processing
US10741465B2 (en) Circuit module and method of manufacturing the same
CN112189382A (zh) 电路基板的制造方法
US9601405B2 (en) Semiconductor package with an enhanced thermal pad
US10818582B2 (en) Packaged semiconductor devices with laser grooved wettable flank and methods of manufacture
US20200381320A1 (en) Semiconductor device with a dielectric between portions
KR102119142B1 (ko) 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
JP2003332503A (ja) 放熱板を有する回路基板及びその製造法
US11837844B2 (en) Method for manufacturing optoelectric semiconductor component and optoelectric semiconductor component device
US12100670B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
US12094804B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20230317571A1 (en) Lead finger with z-direction obstruction feature
US20230197545A1 (en) Semiconductor device with a dielectric between portions
CN100477122C (zh) 高压器件的场平板结构及其制造方法
KR20010009735A (ko) 실리콘 방열판 및 그 제작방법
KR20130057313A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination