KR100487391B1 - 화합물 반도체소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 150000001875 compounds Chemical class 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims abstract description 22
- 230000001154 acute effect Effects 0.000 claims abstract description 8
- 239000002826 coolant Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 22
- 239000000853 adhesive Substances 0.000 claims description 20
- 230000001070 adhesive effect Effects 0.000 claims description 20
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 9
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 7
- 229910052725 zinc Inorganic materials 0.000 claims description 7
- 239000011701 zinc Substances 0.000 claims description 7
- 239000003795 chemical substances by application Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910019142 PO4 Inorganic materials 0.000 claims 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims 1
- 239000010452 phosphate Substances 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 52
- 239000010408 film Substances 0.000 description 20
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 239000010409 thin film Substances 0.000 description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 239000013598 vector Substances 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
- H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
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- H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
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Abstract
화합물 반도체소자는 : 화합물 반도체 웨이퍼를 메사 에칭함에 의해 두 쌍의 평행한 측면들을 가진 상면이 형성되는 분리된 메사부를 포함하며, 상기 메사부은 적어도 웨이퍼 면에 대해 둔각을 갖는 메사부 측면인 전방 메사 면 및 상기 웨이퍼 면에 대해 예각을 갖는 메사부 측면인 후방 메사 면으로 형성되며, 상기 두 개의 메사 면은 상기 메사부의 상면의 두 쌍의 평행한 측면들 중 한 쌍에 평행한 X 방향에서 볼 때 인식된다.
Description
본 발명은 화합물 반도체소자 및 그의 제조방법에 관한 것이다.
화합물 반도체소자에 근거하여 제조되며 카메라에 날짜를 프린트하기 위한 데이터 팩에 사용되는 종래의 발광 다이오드 어레이들로서, 예컨대 4개의 특허 1내지 특허4에 기재된 것이 알려져 있다.
특허 1
일본 공개 특허 공보 제1987-16583호(페이지 2 내지 4, 도1 내지 도4)
특허 2
일본 공개 특허 공보 제1998-335696호(페이지 2 내지 5, 도1 및 도2)
특허 3
일본 공개 특허 공보 제1991-190287호(페이지 2 내지 3, 도1 내지 도4)
특허 4
일본 공개 특허 공보 제1996-64864호(페이지 2 내지 8, 도1 내지 도19)
종래 기술에 따르면, 예컨대 징크 블렌드(Zinc Blend) 구조를 가진 반도체 웨이퍼가 액상 또는 기상 에피택시얼 성장에 의해 얻어질 때, {100} 근방의 표면 방위를 가진 기판이 일반적으로 에피택시얼 성장을 위한 기판으로서 사용된다.
징크 블렌드 구조를 가진 반도체 웨이퍼에서, {111}A 표면 및 {111}B 표면은 댕글링 본드의 과잉 또는 부족으로 인해 에칭 속도가 크게 다르다. 따라서, 에칭에 의해 메사 형태를 얻는 경우, 에칭 속도가 느리다면, 이방성 에칭이 실행되고 그 결과로서 전방 메사 면 및 후방 메사 면이 나타난다. 즉, 전방으로의 메사 면(메사부를 가진 화합물 반도체 소자의 한 쌍의 두 측면들에 평행한 방향으로부터 웨이퍼 면에 대해 둔각으로 되며 화합물 반도체 웨이퍼를 메사 에칭하여 두 쌍의 평행 측면들상의 소자들을 분리함에 의해 얻어짐) 및 후방으로의 메사 면(웨이퍼 면에 대해 예각으로 된 메사부 측면)이 나타난다.
그러나, 상기 표면들 상에 이와 같이 형성된 메사부를 가진 웨이퍼가 다이싱에 의해 복수의 소자들로 절단되어 분리될 때, 각각의 소자들은 종종 다이싱 블레이드를 냉각시키는 냉각제에 의해 손상받는다. 즉, 냉각제가 고속으로 회전하는 다이싱 블레이드에 의해 고속으로 웨이퍼 면에 대해 충돌되기 때문에, 웨이퍼 면상의 메사부은, 냉각제가 충돌되는 웨이퍼 면의 형태 또는 냉각제가 웨이퍼 면에 충돌되는 방향에 따라 손상받는다.
예컨대, 전극 등의 박막이 메사부에 형성될 때, 그 박막은 종종 블레이드 냉각용 냉각제에 의해 발생된 충돌 압력에 의해 박리된다. 구체적으로, 상기 종래의 기술은 다음의 단점을 가진다. 박막(f)이 도1에 도시된 바와 같이 웨이퍼(w)의 표면의 메사부 상에 형성될 때, 다이싱 블레이드(b1)는 시계방향(cw)으로 회전하고, 박막(f)은 부분 β에서 박리되려는 경향이 있다. 다이싱 블레이드(b1)가 반시계방향(ccw)으로 회전하면, 박막(f)은 부분 α에서 박리되려는 경향이 있다.
메사부에 막이 형성되지 않는 경우에도, 수정 자체는 냉각제에 의해 발생된 충돌 압력에 의해 종종 손상받는다. 구체적으로, 상기 종래의 기술은 다음의 단점을 가진다. 도2에 도시된 바와 같이 웨이퍼(w)의 표면의 메사부 상에 막이 형성되지 않고, 블레이드(b1)는 시계방향(cw)으로 회전하는 경우에, 부분 δ이 손상받게 된다. 블레이드(b1)가 반시계방향(ccw)으로 회전하면, 부분 γ이 손상받게 된다.
이와 같이, 메사부에 막이 형성되거나 또는 아니던 간에, 냉각제의 량을 감소시키거나 또는 블레이드의 회전 속도를 감속시킴에 의해 박리 또는 손상을 어느 정도 방지할 수 있다. 그러나, 이들 대책은 상기한 단점들에 대해 거의 해결책을 주지 않는다. 또한, 그러한 대책들이 취해지면, 다이싱기의 처리 능력이 떨어질 뿐만 아니라 블레이드의 회전 속도가 감소된다. 그 결과, 칩핑 등의 절단에서 기인하는 새로운 단점이 발생될 수 있다.
또한, 메사부에 막이 형성되고 그 막이 메사부에 충분히 강하게 결합되더라도, 막의 굽힘 등의 변형이 발생할 수 있다. 이 외에, 다이싱 공정 중에 웨이퍼가 고정된 하나의 접착 시트로부터 다른 접착 시트 상으로 소자들을 반전시키도록, 다이싱에 의한 소자 분리 이후에 실행되는 소자 반전 공정에서, 상기 막은 종종 메사부의 상부 부분에서 박리되거나 또는 예각 부분에서의 응력 집중이 발생되는 위치의 메사부의 하부에서 손상받게 된다.
본 발명은 이들 사정을 고려하여 고안되었다. 본 발명의 목적은 메사부가 형성된 표면상에서 웨이퍼를 절단하고 분리하여 얻어진 복수의 소자들이 냉각제에 의해 손상받는 것을 방지하고 다이싱에 의한 소자 분리 후의 접착 시트 반전 공정에서 각 소자들이 손상받지 않게 되는 화합물 반도체소자, 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 화합물 반도체 웨이퍼를 메사 에칭함에 의해 두 쌍의 평행한 측면들을 가진 상면이 형성되는 분리된 메사부를 포함하며, 상기 메사부은 적어도 웨이퍼 면에 대해 둔각을 갖는 메사부 측면인 전방 메사 면 및 상기 웨이퍼 면에 대해 예각을 갖는 메사부 측면인 후방 메사 면으로 형성되며, 상기 두 개의 메사 면은 상기 메사부의 상면의 두 쌍의 평행한 측면들 중 한 쌍에 평행한 X방향에서 볼 때 인식되는 화합물 반도체소자가 제공된다.
본 발명에 따르면, 상기 반도체 웨이퍼는 두 개의 다이싱 방향 모두에 전방 메사 면 및 후방 메사 면을 가진 메사 형태로 되어 있으며, 냉각제는 소자들이 손상받지 않는 방향에서만 메사부 측면들과 접촉하게 되며, 접착 시트 반전 공정에서의 방향으로 동작들이 실행될 수 있다.
상기 메사부은 웨이퍼 면에 대해 둔각을 갖는 메사부 측면인 전방 메사 면 및 웨이퍼 면에 대해 예각을 갖는 메사부 측면인 후방 메사 면으로 형성되며, 상기 두 개의 메사 면은 메사부의 상면의 두 개의 평행한 측면들의 다른 쌍에 대해 평행한 Y방향에서 볼 때 인식된다.
화합물 반도체소자는 다음과 같은 다이싱 공정에서 상기한 바의 기능들로서 구성된다.
상기 메사부에 막이 형성될 때, 상기 후방 메사 면상의 막의 오버행(overhang) 량은 적고 상기 막과 후방 메사 면 사이의 각은 둔각이다. 이로 인해, 다이싱 중에 상기 후방 메사 면상의 막을 박리하기 위한 냉각제의 힘은 상기 전방 메사 면상에서의 힘보다 약하다.
상기 메사부에 막이 형성되어 있지 않을 때, 상기 전방 메사 면은 웨이퍼 면에 대해 예각을 형성한다. 이로 인해, 다이싱 중에 상기 전방 메사 면상의 메사부으로부터 웨이퍼를 분리시키기 위한 냉각제의 힘이 상기 후방 메사 면상의 힘보다 약하다.
상기 화합물 반도체소자는 다음과 같은 접착 시트 반전 공정에서 상기한 바의 기능들로서 구성된다.
상기 메사부 상에 막이 형성되고 상기 두 개의 후방 메사 면들이 (도5에 도시된 c방향으로) 서로 교차하는 메사부의 코너부로부터 상기 소자들이 박리될 때, 상기 박리 방향은 상기 두 개의 후방 메사 면이 서로 교차하는 상기 코너부의 연장 방향과 일치한다. 이로 인해, 상기 소자들이 통상의 전방 메사 면으로부터 박리될 때도, 상기 후방 메사 면상의 소자들(도7의 d위치)이 손상받지 않게 된다.
상기 메사부 상에 막이 형성되지 않고 상기 두 개의 전방 메사 면들이 서로 교차하는 메사부의 코너부에서만 박리될 때, 상기 박리 방향은 상기 두 개의 전방 메사 면이 서로 교차하는 코너부의 연장 방향과 동일하다. 이로 인해, 상기 소자들이 통상의 전방 메사 면들로부터 박리될 때도, 상기 후방 메사 면상의 소자들이 손상받지 않게 된다.
요약하면, 본 발명에 있어서, 반도체 웨이퍼는 두 개의 다이싱 방향 모두에 전방 메사 면과 후방 메사 면을 가진 메사 형태(도3 및 도4 참조)로 되어 있고, 상기 냉각제는 상기 소자들이 손상받지 않는 방향(도3의 a 및 도4의 b)으로부터만 상기 메사부의 측면과 접촉할 수 있게 되며, 접착 시트 반전 공정에서 (도5의 c) 방향으로 동작들이 실행될 수 있다.
본 발명의 다른 양태에 따르면, 청구항 1에 따른 화합물 반도체소자를 얻기 위한 화합물 반도체소자 제조방법이 제공되며, 웨이퍼는 {100} 면에 사실상 평행한 웨이퍼 면을 가지며, 메사부은 <100> 방향에 대해 사실상 평행하게 설정된 X 및 Y 방향 중 적어도 하나의 방향으로 메사 에칭함에 의해 패터닝된다.
두 개의 다이싱 방향 모두에 전방 메사 면 및 후방 메사 면을 가진 메사부를 형성하도록, {100} 면에 대해 사실상 평행한 웨이퍼는 도6에 도시된 장방형 칩의 측면들이 본 발명에 따라 <100> 방향 및 <010> 방향으로 되도록(도6에서 II) 패터닝되는 한편 상기 장방형 칩의 측면들이 <110> 방향 및 <1-10> 방향(도6에서 I)으로 되도록 상기 웨이퍼가 법선으로 패터닝된다.
X 및 Y 방향 중 적어도 하나의 방향이 <100> 방향에 대해 평행하도록 소자 분리 방향이 설정되면, 상기 메사 에칭은 10μm/분 이하의 에칭 속도로 실행되는 습식 에칭인 것이 바람직하다. 그 이유는 상기 범위의 에칭 속도로 습식 에칭이 실행될 때, 원하는 전방 메사 면 및 후방 메사 면을 얻을 수 있기 때문이다.
또한, 상기 에칭 속도를 얻기 위한 에칭제로서, AlGaAs층 및/또는 AlInP층을 가진 웨이퍼가 사용될 때, 원하는 전방 메사 면 및 후방 메사 면을 얻도록 인산계 에칭제 또는 황산계 에칭제가 사용됨이 바람직하다. 인산계 에칭제로서, 70±20℃의 온도의 고온 인산을 사용함이 바람직하다. 황산계 에칭제로서, 황산, 과산화수소 용액 및 물을 황산의 체적이 과산화수소 용액과 물의 합계 체적의 1 내지 4배로 되도록 혼합한 혼합물을 사용함이 바람직하다.
본 발명에 따른 상기 패터닝에 의해 원하는 전방 메사 면 및 후방 메사 면을 얻도록, 반도체 웨이퍼가 징크 블렌드 구조를 갖고, 웨이퍼 면 방위가 {100} 면에서 5 내지 25°만큼 변위되고, 변위 방향이 <100> 방향 및 <010> 방향으로부터 30°이상으로 옵셋됨이 바람직하다.
즉, 상기 징크 블렌드 구조의 {001}면의 경우에, 상기 다이싱 라인들을 <100> 방향 및 <010> 방향으로 각각 설정하는 것만으로 전방 메사 면과 후방 메사 면이 원하는 위치들에서 나타나지 않는다. 상기 소자의 메사부의 4개의 측면 각각이 전방 메사 면 또는 후방 메사 면으로 될 것인 지는 후술된다. 도6의 에지 A1에서, {111} 전방 메사 면과 {1-11} 후방 메사 면이 나타난다. 에지 A2에서는, {-1-11} 전방 메사 면과 {-111} 후방 메사 면이 나타난다. 에지 B1에서는, {-1-11} 전방 메사 면과 {1-11} 후방 메사 면이 나타난다. B2에서는, {111} 전방 메사 면과 {-111} 후방 메사 면이 나타난다. 즉, 전방 메사 면들이 서로 교차하거나 또는 후방 메사 면들이 서로 교차하는 측면들이 안정적으로 얻어질 수 없다.
본 발명에 따르면, 웨이퍼 면 방위를 소정 각도 변위시키고 상기 변위 방향을 징크 블렌드 구조를 가진 반도체 웨이퍼에서 소정 각도로 옵셋함에 의해, 원하는 전방 메사 면 및 후방 메사 면을 얻을 수 있다.
또한, 본 발명에 따르면, 상기 방법은 다이싱에 의해 반도체소자를 분리하는 단계를 더 포함하는 것이 바람직하며, 상기 다이싱은 냉각제가 공급되는 동안에 다이싱 블레이드를 이용하여 실행되며, 상기 냉각제는 X 및 Y 방향 모두로 가속되어 전방 메사 면의 측면으로부터만 또는 후방 메사 면의 측면으로부터만 메사부 측면과 접촉하게 된다. 그 이유는 냉각제가 상기 소자들이 손상받지 않는 방향으로부터 메사부 측면과 접촉하게 되기 때문이다.
또한, 본 발명에 따르면, 상기 다이싱은 반도체 웨이퍼가 하나의 접착 시트에 결합된 동안 실행됨이 바람직하고, 상기 방법은, 다이싱 후에, 상기 하나의 접착 시트에 결합된 반도체소자를 다른 접착 시트로 반전시키는 단계를 포함하고, 상기 반전 단계에서, 반도체소자는 메사부의 두 개의 후방 메사 면이 서로 교차하는 코너부 또는 두 개의 전방 메사 면이 서로 교차하는 코너부에서만 박리되어 다른 접착 시트 상으로 반전된다. 그 이유는 상기 소자들이 접착 시트 반전 공정에서도 덜 손상받고 그에 따라 소자들로의 손상이 방지될 수 있는 방향으로 동작들이 실행될 수 있기 때문이다.
이하, 본 발명에 따른 일 실시예를 첨부 도면들을 참조하여 설명한다. 본 발명은 이 실시예로 제한되지 않음을 이해하기 바란다.
본 발명에 따른 일 실시예에서, 징크 블렌드 구조를 가진 반도체 웨이퍼를 일례로 하여 메사부에 금속 박막(전극)이 제공된 경우에 대해 설명한다.
도8은 반도체 웨이퍼의 단면도이다. 이 웨이퍼의 양 표면상에 각각 P-전극 및 N-전극이 형성된다. 상기 전극의 재료 또는 열처리 내용에 따라, P-형 층에 선택적인 에칭이 실행된 후에 N-전극이 형성된다.
P-전극 형성 후에, 웨이퍼의 P-형 층은 습식 에칭에 의해 부분적으로 에칭되며 하나의 소자에 복수의 P-형 부분들이 형성되어, 도9에 도시된 바와 같이 하나의 소자에 복수의 발광 부분들을 가진 모노리틱 발광 다이오드를 제조할 수 있다.
웨이퍼의 면 방위로서는, {001}면을 <110> 방향을 회전축으로 하여 25°만큼 회전하여 얻어진 표면이 이용된다.
일반적으로, 밀러(Miller) 인덱스는 방위의 경우에 3차원 공간의 방향 벡터이고, 표면의 경우에는 3차원 공간의 법선 벡터이다. 이 벡터들 사이에 형성된 각도는 다음 식에 의해 얻어진다.
벡터 a와 벡터 b 사이에 형성된 각도가 θ일 때, 다음 식이 만족된다:
A1, A2, B1 및 B2 표면들에 있어서, 가장 빈번하게 나타나는 전방 메사 면 및 후방 메사 면 중에, 상기 4개의 측면들 각각에 대해 좁은 각도를 갖는 표면, 상기 측면들에 평행한 면들이 우선적으로 나타난다. 따라서, 표면 A1은 전방 메사 면이고, A2는 후방 메사 면이고, B1은 후방 메사 면이며 B2는 전방 메사 면이다. 전방 메사 면들은 표면 A1과 B2의 코너에서 서로 교차하고, 후방 메사 면들은 표면 A2와 B1의 코너에서 서로 교차한다.
웨이퍼의 면 방위가 이와 같이 선택되고, 웨이퍼가 패터닝되며, 포토에칭 공정에서 에칭되지 않는 패터닝된 웨이퍼의 영역이 포토레지스트에 의해 보호된다. 그 후, p-AlGaAs 층이 황산 : 과산화수소 용액 : 물= 8 :1 :1의 혼합물을 황산계 에칭제로 사용하여 에칭된다. p-AlInP 층은 인산계 에칭제로 사용되는 70±20℃의 고온 인산으로 에칭된다.
그 결과, 도9에 도시된 구조를 갖는 소자가 제조된다.
상기 소자가 다이싱기에 의해 복수의 소자들로 분리될 때, X 및 Y 방향 모두로 다이싱이 실행되어 다이싱 블레이드에 의해 가속된 냉각제가 도3 및 도4에 도시된 바와 같이 전극 및 웨이퍼 사이의 뾰족한 부분과 접촉하지 않게 된다. 이로써 전극의 손상을 억제하면서 소자들을 분리할 수 있다.
또한, 소자들이 다이싱 공정에서 사용되는 접착 시트로부터 다이싱 공정 후에 칩 선적을 위한 접착 시트로 이동될 때, 상기 소자들은 도5에 도시된 바와 같이 두 개의 전방 메사부들이 서로 교차하는 코너부에서만 박리된다. 이로써, 상기 전극들이 접착 시트에 의해 손상받게 됨을 억제할 수 있다.
본 발명에 따른 화합물 반도체소자는 두 개의 다이싱 방향들로 각각 형성된 전방 메사 면 및 후방 메사 면을 가진 메사 형태로서 제공된다. 따라서, 냉각제를 다이싱 공정에서 손상받지 않게 되는 방향으로부터만 메사부의 측면과 접촉되게 할 수 있다. 또한, 접착 시트 반전 공정에서도, 전극들이 덜 손상받게 되는 방향으로 동작들이 실행될 수 있다. 이로써 다이싱에 의해 메사부가 형성되는 표면상의 웨이퍼를 절단하여 분리할 때 각 소자들이 냉각제에 의해 손상받게 됨을 방지할 수 있다. 이 외에, 다이싱에 의한 소자 분리 후에 실행되는 접착 시트 반전 공정에서도, 각 소자들이 손상받게 됨을 방지할 수 있다.
본 발명의 화합물 반도체소자의 제조 방법에 따르면, {100} 면에 사실상 평행한 웨이퍼 면을 가진 웨이퍼가 <100> 방향에 사실상 평행하게 설정된 X 방향 및 Y 방향 중 적어도 하나로 패터닝된다. 이로써, 메사부에 형성된 막에 덜 손상을 입히고, 고효율 다이싱 공정을 실행하며 양호한 절단면을 가진 칩을 제조할 수 있다.
또한, 통상 다이싱에 의해 분리될 수 없는 메사부 상의 오버행 박막을 가진 칩을 절단하여 분리할 수 있다.
또한, 상기 소자들이 절단될 때에도, 소자들의 손상을 감소시키도록 다이싱 조건에 따라 블레이드 특성이 희생된다. 본 발명의 화합물 반도체소자의 제조 방법에 따르면, 블레이드의 특성을 희생시킬 필요가 없다. 따라서, 절단면의 품질을 향상시킬 수 있다. 따라서, 칩핑(chipping)을 방지하도록 소자들 사이에 통상적으로 필요한 절단 마진을 크게 감소시켜서, 소자들의 사이즈를 더 소형으로 할 수 있으며 더 많은 소자들을 얻을 수 있고 제조 비용을 절약할 수 있다.
다이싱 공정 후의 처리에 있어서, 상기 시트를 이용하여 상기 소자들을 집단적으로 반전시킬 수 있어서, 제조 공정의 수를 크게 감소시킬 수 있다.
이 외에, 막의 오버행 량에 밀접하게 연관된 메사부의 높이의 제한이 크게 경감되기 때문에, 소자 구조(웨이퍼 층 구조)의 설계에 부여되는 제한들을 해제할 수 있다.
도1은 종래의 반도체 웨이퍼가 다이싱(dicing)에 의해 복수의 소자들로 절단되어 분리될 때 메사부 상에 막이 형성되는 상태를 나타낸 도면,
도2는 종래의 반도체 웨이퍼가 다이싱에 의해 복수의 소자들로 절단되어 분리될 때 메사부 상에 막이 형성되지 않은 상태를 나타낸 도면,
도3은 본 발명에 따른 반도체 웨이퍼가 다이싱에 의해 복수의 소자들로 절단되어 분리될 때 메사부 상에 막이 형성된 상태를 나타낸 도면,
도4는 본 발명에 따른 반도체 웨이퍼가 다이싱에 의해 복수의 소자들로 절단되어 분리될 때 메사부 상에 막이 형성되는 상태를 나타낸 도면,
도5는 본 발명에 따른 화합물 반도체소자가 하나의 접착 시트에서 박리되어 다른 접착 시트 상으로 반전되는 상태를 나타낸 도면,
도6은 장방형 칩의 측면들이 종래 기술 및 본 발명에 따라 특정 방향들로 배향되도록 패터닝하는 방법을 나타낸 도면,
도7은 종래의 소자가 후방 메사 면으로부터 박리될 때 전방 메사 면 부분이 손상받는 상태를 나타낸 도면,
도8은 본 발명에 따른 반도체 웨이퍼의 단면도, 및
도9는 본 발명에 따른 화합물 반도체소자의 단면도이다.
Claims (8)
- 화합물 반도체 웨이퍼를 메사 에칭함에 의해 두 쌍의 평행한 측면들을 가진 상면이 형성되는 분리된 메사부를 포함하며,상기 메사부는 적어도 웨이퍼 면에 대해 둔각을 갖는 메사부 측면인 전방 메사 면 및 상기 웨이퍼 면에 대해 예각을 갖는 메사부 측면인 후방 메사 면으로 형성되며, 상기 두 개의 메사 면은 상기 메사부의 상면의 상기 두 쌍의 평행한 측면들 중 한 쌍에 평행한 X 방향에서 볼 때 인식되는 화합물 반도체소자.
- 제1항에 있어서, 상기 메사부는 상기 웨이퍼 면에 대해 둔각을 갖는 메사부 측면인 전방 메사 면 및 상기 웨이퍼 면에 대해 예각을 갖는 메사부 측면인 후방 메사 면으로 형성되며, 상기 두 개의 메사 면은 상기 메사부의 상면의 상기 두 쌍의 평행한 측면들 중 다른 쌍에 평행한 Y 방향에서 볼 때 인식되는 화합물 반도체소자.
- {100} 면에 평행한 웨이퍼 면을 가진 웨이퍼를 제공하는 단계, 및<100> 방향에 평행하게 설정된 X 및 Y 방향 중 적어도 하나의 방향으로 메사 에칭함에 의해 메사부를 패터닝하는 단계를 포함하고,상기 메사 에칭은 10μm/분 이하의 에칭 속도로 실행되는 습식 에칭인, 청구항1에 따른 화합물 반도체소자를 얻기 위한 화합물 반도체소자의 제조 방법.
- 삭제
- 제3항에 있어서, 상기 웨이퍼는 AlGaAs층 및/또는 AlInP층을 포함하며,상기 습식 에칭을 위한 에칭제는 인산계 에칭제 및 황산계 에칭제 중 하나인 화합물 반도체소자의 제조 방법.
- 제3항에 있어서, 상기 반도체 웨이퍼는 징크 블렌드 구조를 가지며,웨이퍼 면 방위는 {100} 면으로부터 5 내지 25°만큼 변위되며, 변위 방향은 <100> 방향 및 <010> 방향으로부터 30°이상 옵셋되어 있는 화합물 반도체소자의 제조 방법.
- 제3항에 있어서, 다이싱에 의해 화합물 반도체소자를 분리하는 단계를 더 포함하며,상기 다이싱은 냉각제가 공급되는 동안에 다이싱 블레이드를 이용하여 실행되며,상기 냉각제는 X 및 Y 방향으로 가속되어 상기 냉각제가 상기 전방 메사 면의 측면으로부터만 또는 후방 메사 면의 측면으로부터만 상기 메사부 측면들과 접촉하게 되는 반도체 화합물소자의 제조 방법.
- 제7항에 있어서, 상기 다이싱은 반도체 웨이퍼가 하나의 접착 시트에 결합된 동안에 실행되며,상기 방법은, 다이싱 후에, 상기 하나의 접착 시트에 결합된 반도체소자를 다른 접착 시트로 반전하는 단계를 더 포함하고,상기 반전 단계에서, 상기 반도체소자는 상기 메사부의 두 개의 후방 메사 면들이 서로 교차하는 코너부 또는 상기 두 개의 전방 메사 면들이 서로 교차하는 코너부에서만 박리되어 상기 다른 접착 시트상으로 반전되는 화합물 반도체소자의 제조 방법.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002007556 | 2002-01-16 | ||
JPJP-P-2002-00007556 | 2002-01-16 | ||
JPJP-P-2002-00288975 | 2002-10-01 | ||
JP2002288975A JP4046586B2 (ja) | 2002-01-16 | 2002-10-01 | 化合物半導体素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030062384A KR20030062384A (ko) | 2003-07-25 |
KR100487391B1 true KR100487391B1 (ko) | 2005-05-04 |
Family
ID=26625536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0003057A KR100487391B1 (ko) | 2002-01-16 | 2003-01-16 | 화합물 반도체소자 및 그의 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7195998B2 (ko) |
JP (1) | JP4046586B2 (ko) |
KR (1) | KR100487391B1 (ko) |
CN (1) | CN1252839C (ko) |
TW (1) | TWI222124B (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR200452039Y1 (ko) * | 2008-08-21 | 2011-01-26 | 주식회사 중앙씨엠아이 | 배관 트레이용 받침대 |
JP2012064617A (ja) * | 2010-09-14 | 2012-03-29 | Disco Abrasive Syst Ltd | 切削方法 |
US8647966B2 (en) * | 2011-06-09 | 2014-02-11 | National Semiconductor Corporation | Method and apparatus for dicing die attach film on a semiconductor wafer |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1485015A (en) * | 1974-10-29 | 1977-09-08 | Mullard Ltd | Semi-conductor device manufacture |
JPS6216583A (ja) | 1984-11-26 | 1987-01-24 | Hitachi Cable Ltd | メサ型モノリシック発光ダイオードアレイ |
JPS6211236A (ja) * | 1985-07-08 | 1987-01-20 | Matsushita Electric Ind Co Ltd | 化合物半導体の化学エツチング方法 |
JPH01225509A (ja) * | 1988-03-04 | 1989-09-08 | Sumitomo Electric Ind Ltd | 半導体基板の分割方法 |
US4956844A (en) * | 1989-03-17 | 1990-09-11 | Massachusetts Institute Of Technology | Two-dimensional surface-emitting laser array |
JPH02249611A (ja) * | 1989-03-24 | 1990-10-05 | Hitachi Ltd | 電子素子の切断分離方法および装置 |
JP2895888B2 (ja) | 1989-12-20 | 1999-05-24 | 三洋電機株式会社 | 発光ダイオードアレイ |
JPH07111966B2 (ja) * | 1989-12-22 | 1995-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
JP2958182B2 (ja) * | 1992-02-28 | 1999-10-06 | 京セラ株式会社 | 半導体発光素子 |
JPH07211692A (ja) * | 1994-01-12 | 1995-08-11 | Sumitomo Electric Ind Ltd | InP系化合物半導体の加工方法 |
JP3257254B2 (ja) * | 1994-06-03 | 2002-02-18 | ソニー株式会社 | 化合物半導体素子及びその作製方法 |
JP3198016B2 (ja) | 1994-08-25 | 2001-08-13 | シャープ株式会社 | 発光ダイオードアレイ及びその製造方法 |
JPH09116222A (ja) * | 1995-10-17 | 1997-05-02 | Mitsubishi Electric Corp | 半導体レーザの製造方法,及び半導体レーザ |
JP3027934B2 (ja) * | 1996-03-27 | 2000-04-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP3743120B2 (ja) * | 1997-02-21 | 2006-02-08 | ソニー株式会社 | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
JP3797748B2 (ja) | 1997-05-30 | 2006-07-19 | シャープ株式会社 | 発光ダイオードアレイ |
JP2000195827A (ja) * | 1998-12-25 | 2000-07-14 | Oki Electric Ind Co Ltd | Ledアレイチップおよびその製造方法ならびにダイシング装置 |
US6569604B1 (en) * | 1999-06-30 | 2003-05-27 | International Business Machines Corporation | Blind via formation in a photoimageable dielectric material |
JP2001284650A (ja) * | 2000-03-29 | 2001-10-12 | Kyocera Corp | 半導体発光素子 |
US6517734B1 (en) * | 2000-07-13 | 2003-02-11 | Network Photonics, Inc. | Grating fabrication process using combined crystalline-dependent and crystalline-independent etching |
JP2002359437A (ja) * | 2001-03-29 | 2002-12-13 | Toshiba Electronic Engineering Corp | 光半導体素子および光半導体素子の製造方法 |
-
2002
- 2002-10-01 JP JP2002288975A patent/JP4046586B2/ja not_active Expired - Lifetime
-
2003
- 2003-01-13 US US10/341,697 patent/US7195998B2/en not_active Expired - Lifetime
- 2003-01-15 TW TW092100769A patent/TWI222124B/zh not_active IP Right Cessation
- 2003-01-16 CN CNB031438369A patent/CN1252839C/zh not_active Expired - Lifetime
- 2003-01-16 KR KR10-2003-0003057A patent/KR100487391B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
TWI222124B (en) | 2004-10-11 |
CN1252839C (zh) | 2006-04-19 |
JP2003282528A (ja) | 2003-10-03 |
US20030134494A1 (en) | 2003-07-17 |
CN1479385A (zh) | 2004-03-03 |
US7195998B2 (en) | 2007-03-27 |
JP4046586B2 (ja) | 2008-02-13 |
TW200305209A (en) | 2003-10-16 |
KR20030062384A (ko) | 2003-07-25 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130404 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20140401 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20180413 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20190325 Year of fee payment: 15 |