JP4046586B2 - 化合物半導体素子及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、化合物半導体素子及びその製造方法に関するものであり、さらに詳しくは、化合物半導体ウェハをエッチングすることでメサ部が形成されてなる化合物半導体素子及びこのような化合物半導体素子の製造方法に関するものである。
【0002】
【従来の技術】
従来、このような化合物半導体素子に基づいて製造される、カメラの日付焼付用データバックなどに用いられる発光ダイオードアレイとしては、例えば特許文献1〜4に記載されたものが知られている。
【0003】
【特許文献1】
特開昭62−16583号公報(第2〜4頁、第1〜4図)
【特許文献2】
特開平10−335696号公報(第2〜5頁、図1および図2)
【特許文献3】
特開平3−190287号公報(第2〜3頁、第1〜4図)
【特許文献4】
特開平8−64864号公報(第2〜8頁、図1〜図19)
【0004】
従来の技術において、例えばZinc Blend構造を持つ半導体ウェハを液相または気相エピタキシャル成長によって得る場合、そのエピタキシャル成長の基板は一般に、(100)面近傍の面方位を有するものが用いられる。
【0005】
Zinc Blend構造を持つ半導体ウェハでは、dangling bondの過不足に起因して、(111)A面と(111)B面とのエッチングレートは大きく異なる。このため、エッチングによってメサ形状を得る場合、エッチングレートが小さくなると異方性エッチングが起こり、結果として、順メサ面と逆メサ面とが現れる。すなわち、順メサ面(化合物半導体ウェハをメサエッチングした後に2組の平行な2辺で素子分離して得られる、メサ部を有する化合物半導体素子において、1組の2辺に平行な方向から見てウェハ面に対して鈍角をなすメサ部側面)と、逆メサ面(ウェハ面に対して鋭角をなすメサ部側面)とが現れる。
【0006】
【発明が解決しようとする課題】
しかしながら、このようなメサ部が表面に形成されたウェハをダイシングによって複数の素子に切断・分離すると、ダイシングブレードを冷却するクーラントによって各素子がダメージを受けることがあった。すなわち、高速で回転するダイシングブレードによってクーラントが高速でウェハ表面に衝突するため、衝突するウェハ表面の形状やクーラントの衝突する向きによっては、ウェハ表面のメサ部にダメージを与えるおそれがあった。
【0007】
例えば、メサ部の上に電極のような薄い膜が形成されていると、ブレード冷却用クーラントによる衝突圧力のためにその薄い膜が剥がれることがあった。具体的に説明すると、図1のようにウェハ(w)表面のメサ部の上に薄い膜(f)がある場合に、ダイシングブレード(bl)が時計回りに回転する(cw)ときはβ部で、反時計回りに回転する(ccw)ときはα部で、それぞれ膜(f)の剥がれが発生しやすい、という問題があった。
【0008】
メサ部の上に膜がない場合でも、やはりクーラントによる衝突圧力のために結晶そのものがダメージを受けることがあった。具体的に説明すると、図2のようにウェハ(w)表面のメサ部の上に膜がない場合でも、ブレード(bl)が時計回りに回転する(cw)ときはδ部で、反時計回りに回転する(ccw)ときはγ部で、それぞれダメージを受けやすい、という問題があった。
【0009】
以上のように、メサ部の上に膜がある場合もない場合も、クーラントの量を減らしたり、ブレードの回転速度を遅くしたりすることで、ある程度の事態の改善を図ることができるものの、これらの対策は本質的な解決法とはならず、また、これらの対策によれば、ダイシング装置の処理能力が低くなるだけでなくブレードの回転速度が下がるため、チッピングなどの切断上の新たな不具合が発生するおそれがあった。
【0010】
また、メサ部の上に膜がありその膜がメサ部に充分強固に接合している場合でも、膜の折れ曲がりなどの変形が発生するおそれがあった。さらに、ダイシングによる素子分離後のプロセスである、ダイシング時にウェハを固定していた1つの粘着シートから別の粘着シートへの素子反転プロセスにおいても、鋭角部への応力集中が起きる場所で、メサ部の上部における膜剥がれやメサ部の下部における結晶ダメージが発生することがあった。
【0011】
本発明は、このような実情に鑑みてなされたものであり、その目的は、メサ部が表面に形成されたウェハをダイシングによって複数の素子に切断・分離する時にクーラントによって各素子がダメージを受けるおそれを防止することができ、さらに、ダイシングによる素子分離後の粘着シート反転プロセスにおいても各素子がダメージを受けるおそれを防止することができる化合物半導体素子とその製造方法とを提供することにある。
【0012】
【課題を解決するための手段】
本発明の1つの観点によれば、化合物半導体ウェハをメサエッチングすることで2組の平行な2辺を有する上面を備え、素子分離されたメサ部を有する化合物半導体素子であって、そのメサ部は、一方の平行なメサ上面2辺に平行なX方向から見たときに認められる2つのメサ側面のうち、一方がウェハ面に対して鈍角をなすメサ部側面である順メサ面と、他方がウェハ面に対して鋭角をなすメサ部側面である逆メサ面とから少なくとも形成されており、メサ部は、さらに、他方の平行なメサ上面2辺に平行なY方向から見たときに認められる2つのメサ側面のうち、一方がウェハ面に対して鈍角をなすメサ部側面である順メサ面と、他方がウェハ面に対して鋭角をなすメサ部側面である逆メサ面とから形成されていることを特徴とする化合物半導体素子が提供される
【0013】
このように構成された化合物半導体素子は、ダイシングプロセスにおいて次のように作用する。
【0014】
メサ部の上に膜がある場合に、逆メサ面の上方における膜のオーバーハングは、その量が少なく、かつ、逆メサ面との間で作る角も鈍角になるため、逆メサ面においてダイシング時のクーラントが膜を剥がそうとする力は、順メサ面のそれよりも小さくなる。
【0015】
メサ部の上に膜がない場合に、順メサ面ではウェハ面に対して鈍角をなしているため、順メサ面においてダイシング時のクーラントがメサ部をウェハから分離させようとする力は、逆メサ面のそれよりも小さくなる。
【0016】
このように構成された化合物半導体素子は、粘着シート反転プロセスにおいて次のように作用する。
【0017】
メサ部の上に膜がある場合には、そのメサ部における2つの逆メサ面どうしが交差する稜部分から(図5のc方向へ)その素子を剥がすようにすると、その剥がす方向が、2つの逆メサ面どうしが交差する稜部分の延びる方向に一致することになるので、従来の逆メサ面から剥がしても順メサ面部でダメージを受ける(図7のd位置)ことがない。
【0018】
メサ部の上に膜がない場合には、2つの順メサ面どうしが交差する稜部分のみからその素子を剥がすようにすると、その剥がす方向が、2つの順メサ面どうしが交差する稜部分の延びる方向に一致することになるので、従来の順メサ面から剥がしても逆メサ面部でダメージを受けることがない。
【0019】
要するに、本発明によれば、2つのダイシング方向のいずれにも順メサ面と逆メサ面とを有するメサ形状とし(図3及び図4)、ダイシング時にダメージを受けない方向(図3のa、図4のb)からだけクーラントがメサ部側面に当たるようにし、また、粘着シート反転時にもダメージを受けにくい方向(図5のc)で作業を行うことができるようにしたのである。
【0020】
本発明の別の観点によれば、本発明に係る前記化合物半導体素子を得る化合物半導体素子の製造方法であって、ウェハが、(100)面にほぼ平行なウェハ面を有し、メサ部が、前記X方向及び前記Y方向のうち少なくとも1つの方向を[010] 方向及び [001]方向に対しほぼ平行にしてメサエッチングによりパターンニングされることを特徴とする化合物半導体素子の製造方法が提供される。
【0021】
2つのダイシング方向のいずれにも順メサ面と逆メサ面とを有するメサ部とするために、(100)面にほぼ平行であるウェハでは、通常、矩形チップの辺が図6の場合、ほぼ[110]方向及びほぼ[1-10]方向となるようにパターンニングするところを(図6のI)、本発明においては、ほぼ[100]方向及びほぼ[010]方向となるようにパターンニングした(図6のII)。
【0022】
前記X方向及び前記Y方向のうち少なくとも1つの方向が[100]方向に対しほぼ平行になるように素子分離方向を設定するに際しては、10μm/min以下のエッチングレートでウェットエッチングするのが好ましい。このような範囲のエッチングレートでウェットエッチングすれば、所望の順メサ面と逆メサ面とを得ることができたからである。
【0023】
また、前記エッチングレートを得るためのエッチャントとしては、ウェハとしてAlGaAsやAlInPの層を有するものを用いたときに、所望の順メサ面と逆メサ面とを得るために、リン酸系エッチャントあるいは硫酸系エッチャントを用いるのが好ましい。リン酸系エッチャントとしては例えば、70±20°Cの熱リン酸が好ましく用いられ、硫酸系エッチャントとしては例えば、硫酸と過酸化水素水と水との混合液であって、硫酸の体積が過酸化水素水と水との合計体積の1〜4倍であるものが好ましく用いられる。
【0024】
本発明における前記のようなパターンニングによって、所望の順メサ面と逆メサ面とを得るために、Zinc Blend構造を持つ半導体ウェハにおいて、ウェハ面方位を(100)面から5〜25°変位させるとともに、その変位方向を[010]方向及び [001]方向のいずれからも30°以上ずらすのが好ましい。
【0025】
すなわち、Zink Blend構造のJust(001)面の場合、ダイシングラインを[100]方向と[010]方向とに設定しただけでは、順メサ面と逆メサ面とが所望の位置に現れない。素子のメサ部における4つの側面が順メサ面になるか逆メサ面になるかについて説明すると、図6のA1は(111)順メサ面と(1-11) 逆メサ面とが、A2は(-1-11)順メサ面と(-111) 逆メサ面とが、B1は(-1-11)順メサ面と(1-11) 逆メサ面とが、B2は(111)順メサ面と(-111) 逆メサ面とが、それぞれ出現し得る。つまり、順メサ面どうしあるいは逆メサ面どうしが交わる側面を安定して得ることはできない。
【0026】
本発明によれば、Zinc Blend構造を持つ半導体ウェハにおいて前記のようにウェハ面方位を所定角度変位させるとともに、その変位方向を所定角度ずらすことで、所望の順メサ面と逆メサ面とを得ることができる。
【0027】
本発明によれば、さらに化合物半導体素子をダイシングにより分離する工程を含み、ダイシングが、クーラント供給下、ダイシングブレードを用いて行われ、クーラントが、前記X方向及び前記Y方向の両方とも順メサ面側のみから、あるいは逆メサ面側のみからメサ部側面に当たるように加速されると、クーラントがダメージを受けない方向からメサ部側面に当たるので好ましい。
【0028】
本発明は、また、ダイシングが、1つの粘着シートにウェハを貼り付けた状態で行われ、このダイシングの後に、1つの粘着シートに貼り付けられた半導体素子を別の粘着シートに反転させる工程を含み、この反転に際して、そのメサ部における2つの逆メサ面どうしが交差する稜部分のみから、あるいは2つの順メサ面どうしが交差する稜部分のみからその半導体素子を剥がして別の粘着シートに反転させると、粘着シート反転時にもダメージを受けにくい方向で作業を行うことができ、それによって素子に与えるダメージを回避することができるので好ましい。
【0029】
【発明の実施の形態】
以下、本発明に係る1つの実施の形態を図面に基づいて説明する。なお、これによって本発明が限定されるものではない。
本発明に係る1つの実施の形態として、Zinc Blend構造を例に採り、メサ部の上に金属薄膜(電極)がある場合について説明する。
【0030】
図8はウェハの断面図である。このウェハの両面に、P電極とN電極とをそれぞれ形成する。ただし、N電極は、電極の材料や熱処理の内容によってはP型層の選択エッチングの後に形成してもよい。
【0031】
P電極の形成後にウェハのP型層をウェットエッチングにより部分的に除去し、1つの素子内に複数のP型部を形成することで、図9のような、1素子内に複数の発光セグメントを有するモノリシック発光ダイオードを作製することができる。
【0032】
ウェハの面方位は、(001)面を、[110]を回転軸として25°回転した面を用いる。
【0033】
ミラー指数は一般に、方位の場合は3次元空間における方向ベクトル、面の場合は3次元空間における法線ベクトルであるから、それらのなす角は次式で得られる。
【0034】
ベクトルaとベクトルbのなす角をθとすると、
cosθ=(a,b)/|a|・|b|
【0035】
A1,A2,B1,B2において、最も現われやすい順メサ面と逆メサ面とがそれぞれの4側面となす角度がより小さい面、すなわち、側面に対してより平行に近い方の面が優先的に出現することから、A1:順メサ面、A2:逆メサ面、B1:逆メサ面、B2:順メサ面となり、A1とB2の角で順メサ面どうしが、A2とB1の角で逆メサ面どうしが、それぞれ交わる。
【0036】
このようにウェハの面方位を選びパターンニングしたものを、フォトエッチプロセスによりエッチングしない領域をフォトレジストで保護した後、p-AlGaAs層については硫酸系エッチャントとしての、硫酸:過酸化水素水:水=8:1:1の混合液で、p-AlInPの層についてはリン酸系エッチャントとしての、70±20°Cの熱リン酸で、それぞれエッチングする。
【0037】
この結果、図9に示すような構造を有する素子が作製される。
【0038】
これをダイシングマシーンによって複数の素子に分離する際、図3及び図4のように、ダイシングブレードで加速されたクーラントが電極とウェハとのなす鋭角部分に当たらないように、X,Yの両方向でそれぞれダイシングを行う。これにより、電極へのダメージを抑制した素子分離が可能になる。
【0039】
さらに、ダイシングプロセスの後に、ダイシングプロセスで用いた粘着シートからチップ出荷用の粘着シートへ移し替える際も、図5のように、2つの順メサ面どうしが交差する稜部分のみからその素子を剥がすようにすることで、粘着シートによる電極へのダメージを抑えることが可能になる。
【0040】
【発明の効果】
本発明の化合物半導体素子によれば、2つのダイシング方向のいずれにも順メサ面と逆メサ面とを有するメサ形状としているので、ダイシング時にダメージを受けない方向からだけクーラントがメサ部側面に当たるようにすることができるようにし、また、粘着シート反転時にもダメージを受けにくい方向で作業を行うことができるようにすることができ、それによって、メサ部が表面に形成されたウェハをダイシングによって複数の素子に切断・分離する時にクーラントによって各素子がダメージを受けるおそれを防止することができ、さらに、ダイシングによる素子分離後の粘着シート反転プロセスにおいても各素子がダメージを受けるおそれを防止することができる。
【0041】
本発明の化合物半導体素子の製造方法によれば、ウェハ面が(100)面にほぼ平行であるウェハを用いて、前記X方向及び前記Y方向のうち少なくとも1つの方向を[010] 方向及び [001]方向に対しほぼ平行にしてパターンニングすることで、メサ部の上に形成された膜へのダメージを低減することができ、効率のよいダイシングが可能になるとともに、良質な切断面を有するチップの作製が可能になる。
【0042】
そして、従来はダイシングによる分離が不可能であった、メサ部の上にオーバーハングする薄膜を有するチップを切断分離することができるようになる。
【0043】
また、従来において、ダイシング条件によっては切断可能であった場合についても素子へのダメージを低減するために切れ味を犠牲にすることがあったが、本発明の化合物半導体素子の製造方法によれば、このような必要がなくなるので切断面の品位を向上させることが可能になる。また、これによって、従来はチッピング対策として素子間に必要であった切り代マージンを大幅に縮小することができるようになり、素子の小型化や取得量の増大も可能になり、製造コストを低減することもできる。
【0044】
ダイシング後の取り扱いについても、シートによる一括反転をすることができるようになり、大幅な工数低減が可能になる。
【0045】
さらに、オーバーハング量と密接な関係にあるメサ部の高さの制約を大幅に低減することができることで、素子構造(ウェハ層構造)を設計する時の制約を低減することができる。
【図面の簡単な説明】
【図1】図1は、従来の半導体ウェハをダイシングによって複数の素子に切断・分離する際に、メサ部の上に膜があるときの状態を示す説明図である。
【図2】図2は、従来の半導体ウェハをダイシングによって複数の素子に切断・分離する際に、メサ部の上に膜がないときの状態を示す説明図である。
【図3】図3は、本発明に係る半導体ウェハをダイシングによって複数の素子に切断・分離する際に、メサ部の上に膜があるときの状態を示す説明図である。
【図4】図4は、本発明に係る半導体ウェハをダイシングによって複数の素子に切断・分離する際に、メサ部の上に膜があるときの状態を示す説明図である。
【図5】図5は、本発明の化合物半導体素子を粘着シートから剥がして別の粘着シートへ反転するときの状態を示す説明図である。
【図6】図6は、従来及び本発明における、矩形チップの辺が特定の方向を向くようにパターンニングする方法を示す説明図である。
【図7】図7は、従来の素子を逆メサ面から剥がしたときに順メサ面部でダメージを受ける状態を示す説明図である。
【図8】図8は、本発明に係る半導体ウェハの断面図である。
【図9】図9は、本発明の化合物半導体素子の断面図である。
【符号の説明】
bl ダイシングブレード
f 膜
w ウェハ

Claims (7)

  1. 化合物半導体ウェハをメサエッチングすることで2組の平行な2辺を有する上面を備え、素子分離されたメサ部を有する化合物半導体素子であって、
    そのメサ部は、一方の平行なメサ上面2辺に平行なX方向から見たときに認められる2つのメサ側面のうち、一方がウェハ面に対して鈍角をなすメサ部側面である順メサ面と、他方がウェハ面に対して鋭角をなすメサ部側面である逆メサ面とから少なくとも形成されており、
    メサ部は、さらに、他方の平行なメサ上面2辺に平行なY方向から見たときに認められる2つのメサ側面のうち、一方がウェハ面に対して鈍角をなすメサ部側面である順メサ面と、他方がウェハ面に対して鋭角をなすメサ部側面である逆メサ面とから形成されていることを特徴とする化合物半導体素子。
  2. 請求項1に記載の化合物半導体素子を得る化合物半導体素子の製造方法であって、
    ウェハが、(100)面にほぼ平行なウェハ面を有し、
    メサ部が、前記X方向及び前記Y方向のうち少なくとも1つの方向を、[010] 方向及び [001]方向に対しほぼ平行にしてメサエッチングによりパターンニングされることを特徴とする化合物半導体素子の製造方法。
  3. メサエッチングが、10μm/min以下のエッチングレートで行われるウェットエッチングであることを特徴とする請求項2に記載の化合物半導体素子の製造方法。
  4. ウェハが、AlGaAsやAlInPの層を有し、ウェットエッチングのエッチャントが、リン酸系エッチャントあるいは硫酸系エッチャントであることを特徴とする請求項に記載の化合物半導体素子の製造方法。
  5. 半導体ウェハが、Zinc Blend構造を持ち、ウェハ面方位を(100)面から5〜25°変位させるとともに、その変位方向を[010]方向及び[001]方向のいずれからも30°以上ずらしてなることを特徴とする請求項2に記載の化合物半導体素子の製造方法。
  6. さらに化合物半導体素子をダイシングにより分離する工程を含み、
    ダイシングが、クーラント供給下、ダイシングブレードを用いて行われ、
    クーラントが、前記X方向及び前記Y方向の両方とも順メサ面側のみから、あるいは逆メサ面側のみからメサ部側面に当たるように加速されることを特徴とする請求項2に記載の化合物半導体素子の製造方法。
  7. ダイシングが、1つの粘着シートにウェハを貼り付けた状態で行われ、
    このダイシングの後に、1つの粘着シートに貼り付けられた半導体素子を別の粘着シートに反転させる工程を含み、
    この反転に際して、メサ部における2つの逆メサ面どうしが交差する稜部分のみから、あるいは2つの順メサ面どうしが交差する稜部分のみからその半導体素子を剥がして別の粘着シートに反転させることを特徴とする請求項2に記載の化合物半導体素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200452039Y1 (ko) * 2008-08-21 2011-01-26 주식회사 중앙씨엠아이 배관 트레이용 받침대
JP2012064617A (ja) * 2010-09-14 2012-03-29 Disco Abrasive Syst Ltd 切削方法
US8647966B2 (en) * 2011-06-09 2014-02-11 National Semiconductor Corporation Method and apparatus for dicing die attach film on a semiconductor wafer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
JPS6216583A (ja) 1984-11-26 1987-01-24 Hitachi Cable Ltd メサ型モノリシック発光ダイオードアレイ
JPS6211236A (ja) * 1985-07-08 1987-01-20 Matsushita Electric Ind Co Ltd 化合物半導体の化学エツチング方法
JPH01225509A (ja) * 1988-03-04 1989-09-08 Sumitomo Electric Ind Ltd 半導体基板の分割方法
US4956844A (en) * 1989-03-17 1990-09-11 Massachusetts Institute Of Technology Two-dimensional surface-emitting laser array
JPH02249611A (ja) * 1989-03-24 1990-10-05 Hitachi Ltd 電子素子の切断分離方法および装置
JP2895888B2 (ja) 1989-12-20 1999-05-24 三洋電機株式会社 発光ダイオードアレイ
JPH07111966B2 (ja) * 1989-12-22 1995-11-29 株式会社東芝 半導体装置の製造方法
JP2958182B2 (ja) * 1992-02-28 1999-10-06 京セラ株式会社 半導体発光素子
JPH07211692A (ja) * 1994-01-12 1995-08-11 Sumitomo Electric Ind Ltd InP系化合物半導体の加工方法
JP3257254B2 (ja) * 1994-06-03 2002-02-18 ソニー株式会社 化合物半導体素子及びその作製方法
JP3198016B2 (ja) 1994-08-25 2001-08-13 シャープ株式会社 発光ダイオードアレイ及びその製造方法
JPH09116222A (ja) * 1995-10-17 1997-05-02 Mitsubishi Electric Corp 半導体レーザの製造方法,及び半導体レーザ
JP3027934B2 (ja) * 1996-03-27 2000-04-04 松下電器産業株式会社 半導体装置の製造方法
JP3743120B2 (ja) * 1997-02-21 2006-02-08 ソニー株式会社 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法
JP3797748B2 (ja) 1997-05-30 2006-07-19 シャープ株式会社 発光ダイオードアレイ
JP2000195827A (ja) * 1998-12-25 2000-07-14 Oki Electric Ind Co Ltd Ledアレイチップおよびその製造方法ならびにダイシング装置
US6569604B1 (en) * 1999-06-30 2003-05-27 International Business Machines Corporation Blind via formation in a photoimageable dielectric material
JP2001284650A (ja) * 2000-03-29 2001-10-12 Kyocera Corp 半導体発光素子
US6517734B1 (en) * 2000-07-13 2003-02-11 Network Photonics, Inc. Grating fabrication process using combined crystalline-dependent and crystalline-independent etching
JP2002359437A (ja) * 2001-03-29 2002-12-13 Toshiba Electronic Engineering Corp 光半導体素子および光半導体素子の製造方法

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