JP7282710B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体チップを有する半導体装置は、電力変換等の用途に用いられる。このような半導体チップは、樹脂で封止されて用いられる。樹脂による封止状態は良好であることが好ましい。
特開２０１７－１３９３７０号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することである。
実施形態の半導体装置の製造方法は、電極層を下に有する半導体基板の上に設けられ、第１幅の第１開口部を有するマスクを用いて、第１開口部の下に設けられた、半導体基板の第１部分の第１エッチングを行うことにより、第１側面部を有する第１間隙を形成し、第１間隙の下の半導体基板の第２部分の第２エッチングを行うことにより、第２側面部を有する、逆テーパー形状の第２間隙を形成し、第２間隙を形成することにより半導体基板を分断して半導体チップを形成し、電極層及び半導体チップを基板の上に配置し、基板の上の半導体チップの周囲に樹脂を形成する、半導体装置の製造方法であって、第１エッチングは、異方性エッチングである第３エッチングと、第３エッチングの後に行われる、等方性エッチングである第４エッチングと、の繰り返しであり、第２エッチングは、異方性エッチングである第５エッチングと、第５エッチングの後に行われる、等方性エッチングである第６エッチングと、の繰り返しであり、第６エッチングの時間は、第４エッチングの時間より長く、第６エッチングの時間は、繰り返しの度に所定時間追加されて長くなる、半導体装置の製造方法である。
実施形態の半導体装置の模式断面図である。 実施形態の半導体装置の要部の模式断面図である。 実施形態の半導体装置の製造工程を示す模式断面図である。 実施形態の半導体装置の要部の製造工程を示す模式断面図である。 実施形態の半導体装置の要部の製造工程を示す模式断面図である。 比較形態となる半導体装置の製造工程を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（実施形態）
実施形態の半導体装置は、基板と、基板の上に設けられた電極層と、電極層の上に設けられ、基板の基板面に対して第１角度を取る第１側面部と、第１側面部の下に設けられ、基板面に対して第１角度より小さな第２角度を取る第２側面部と、を有する半導体チップと、電極層及び半導体チップの周囲に設けられ、第１側面部及び第２側面部と接している樹脂と、を備える。
図１は、実施形態の半導体装置１００の模式断面図である。実施形態の半導体装置１００は、例えばＭＯＳＦＥＴである。
半導体装置１００は、基板２と、電極層６と、半導体チップ１０と、樹脂２０と、を備える。
基板２は、基板面４を有する。基板２は、例えば、金属材料や、半導体材料を含む。ここで金属材料は、例えばＣｕ（銅）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ａｇ（銀）又はＡｕ（金）等である。また、半導体材料は、例えばＳｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＡｓ（ヒ化ガリウム）、又はＧａＮ（窒化ガリウム）等である。しかし、基板２は、例えば樹脂材料を含む樹脂基板であってもかまわない。
電極層６は、基板２の基板面４の上に設けられている。電極層６は、例えば基板面４と接合されている。電極層６は、例えば、ＭＯＳＦＥＴのドレイン電極として機能する。電極層６は、金属材料を含む。ここで金属材料は、例えばＣｕ（銅）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ａｇ（銀）又はＡｕ（金）等であるが、これに限定されるものではない。また、電極層６は、半導体チップ１０の一部となっていてもかまわない。
半導体チップ１０は、電極層６の上に設けられている。例えば、電極層６は、半導体チップ１０の裏面電極である。例えば、半導体チップ１０の底面は、電極層６と電気的に接続されている。半導体チップ１０は、側面に、第１側面部１２と、第２側面部１６を有する。第１側面部１２は、基板面４に対して第１角度θ１を取っている。第１角度θ１は例えば９０度である。図１においては、第１角度θ１は９０度として図示をしているが、第１角度θ１は９０度に限定されるものではない。第２側面部１６は、第１側面部１２の下に設けられている。第２側面部１６は、基板面４に対して第１角度θ１より小さな第２角度θ２を取っている。なお、図１においては、第１角度θ１及び第２角度θ２を、いずれも、基板面４から反時計回りにとった角度としている。後述する図２においても同様である。
樹脂２０は、電極層６及び半導体チップ１０の周囲に設けられている。樹脂２０は、基板面４、電極層６、半導体チップ１０の上面、第１側面部１２及び第２側面部１６と接し、電極層６及び半導体チップ１０を封止している。樹脂２０は、例えばエポキシ樹脂等の封止樹脂である。また、樹脂２０は、さらにシリカ（ＳｉＯ２）等のフィラーを含有していてもかまわない。ただし、樹脂２０の種類は、これに限定されるものではない。
図２は、実施形態の半導体装置１００の要部の模式断面図である。なお、図２においては、樹脂２０の図示を省略している。
第１側面部１２は、第１ピッチｄ１で形成された複数の第１スキャロップ１４を有する。図２には、複数の第１スキャロップ１４としての、第１スキャロップ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ、１４ｉ及び１４ｊが図示されている。第２側面部１６は、第２ピッチｄ２で形成された複数の第２スキャロップ１８を有する。図２には、複数の第２スキャロップ１８としての、第２スキャロップ１８ａ、１８ｂ、１８ｃ及び１８ｄが図示されている。第１ピッチｄ１及び第２ピッチｄ２は、１０μｍ以下であることが好ましい。そして、樹脂２０は、複数の第１スキャロップ１４及び複数の第２スキャロップ１８と接している。第２ピッチｄ２は、第１ピッチｄ１より大きい、すなわちｄ２＞ｄ１であることが好ましい。
複数の第１スキャロップ１４及び複数の第２スキャロップ１８は、例えばＳｉを含む基板２をプラズマエッチングにより切断する際に、形成されるものである。ここでかかるプラズマエッチングは、後述するように、例えば、Ｆ（フッ素）系ラジカルを用いた等方性エッチング、ＣＦ４（四フッ化炭素）系ラジカルを含む保護膜の形成、及びＦ系イオンを用いた異方性エッチングを繰り返すことにより行われる。このようなプラズマエッチングにより、貝殻状の形状を有するスキャロップが形成されている。具体的には、複数の第１スキャロップ１４が第１側面部１２に形成されており、複数の第２スキャロップ１８が第２側面部１６に形成されている。
なお、第１角度θ１は、それぞれの第１スキャロップ１４の間に設けられた複数の頂点１５を結んだ線分と、基板面４のなす角とする。図２には、頂点１５として、頂点１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇ、１５ｈ及び１５ｉが示されている。また、第２角度θ２は、それぞれの第２スキャロップ１８の間に設けられた複数の頂点１９を結んだ線分と、基板面４のなす角とする。図２には、頂点１９として、頂点１９ａ、１９ｂ及び１９ｃが示されている。
図３は、実施形態の半導体装置１００の製造工程を示す模式断面図である。
実施形態の半導体装置の製造方法は、電極層６を下に有する半導体基板７０の上に設けられ、第１幅Ｌ１の第１開口部６２を有するマスクを用いて、第１開口部６２の下に設けられた、前記半導体基板の第１部分７２の第１エッチングを行うことにより、第１側面部１２を有する第１間隙７４を形成し、第１間隙７４の下の半導体基板７０の第２部分７６の第２エッチングを行うことにより、第２側面部１６を有する、逆テーパー形状の第２間隙７８を形成し、第２間隙７８を形成することにより半導体基板７０を分断して半導体チップ１０を形成し、電極層６及び半導体チップ１０を基板２の上に配置し、基板２の上の半導体チップ１０の周囲に樹脂２０を形成する。
半導体基板７０は、半導体チップ１０が形成される基板である。半導体基板の上面７０ａの上には、例えばフォトマスクであるマスク６０が設けられている。マスク６０は、第１幅Ｌ１の第１開口部６２を有している。半導体基板の下面７０ｂの下には、電極層６が設けられている。電極層６は、第１幅Ｌ１よりも長い第２幅Ｌ２の第２開口部８を有している。第２開口部８は、第１開口部６２の下に設けられている。第１開口部６２及び第２開口部８は、それぞれダイシング用のスクライブラインである。半導体チップ１０が有するＭＯＳＦＥＴは、例えば、半導体基板の上面７０ａに形成されている。電極層６は、公知のダイシングテープ９０の上に固定されている（図３（ａ））。
ここで、第１開口部６２の下に設けられた、半導体基板７０の第１部分７２のエッチング（第１エッチングの一例）をおこなう。これにより、第１開口部６２の下に、第１間隙７４を形成する（図３（ｂ））。第１間隙７４は、例えば、半導体基板の上面７０ａ又は下面７０ｂに平行に、ストライプ状に形成される。半導体基板７０の第１間隙７４の側面は、第１側面部１２である、第１側面部１２ａ及び第２側面部１２ｂとなる。
次に、第１間隙７４の下に設けられた、半導体基板７０の第２部分７６のエッチング（第２エッチングの一例）を行う。これにより、逆テーパー形状を有する第２間隙７８を形成する。第２間隙７８は、第２開口部８と第１間隙７４を接続している。また、第２間隙７８は、例えば、半導体基板の上面７０ａ又は下面７０ｂに平行に、ストライプ状に形成される。これにより、半導体基板７０は分断され、半導体チップ１０ａ及び半導体チップ１０ｂが形成される。第２間隙７８の側面は、第２側面部１６である、第２側面部１６ａ及び第２側面部１６ｂとなる（図３（ｃ））。
次に、ダイシングテープ９０を電極層６から剥離する。次に、電極層６及び半導体チップ１０を、図３において図示しない基板２の上に配置する。次に、基板２の上の電極層６及び半導体チップの周囲に、図３において図示しない樹脂２０を形成する。これにより、実施形態の半導体装置１００を得る。
図４は、実施形態の半導体装置１００の要部の製造工程を示す模式断面図である。図４は、第１間隙７４の製造工程を示す模式断面図である。
半導体基板７０の上に、第１幅Ｌ１の第１開口部６２を有するマスク６０が設けられている。第１開口部６２の下に、間隙８０ａが形成されている。間隙８０ａの側面には、第１スキャロップ１４ａが形成されている。ここで、間隙８０ａの側面及び底面に、ＣＦ４（四フッ化炭素）系ラジカルを用いて保護膜８２ａを形成する（図４（ａ））。
次に、例えばＳＦ６（六フッ化硫黄）で構成されたＦ系イオンを用いて、異方性エッチングにより、間隙８０ａの底面に形成された保護膜８２ａの一部を除去する（図４（ｂ））。なお、図４（ｂ）を用いて説明した異方性エッチングは、第３エッチングの一例である。
次に、間隙８０ａの底面の下に、例えばＳＦ６で構成されたＦ（フッ素）系ラジカルを用いた等方性エッチングにより、間隙８０ｂを形成する。間隙８０ｂの側面には、第１スキャロップ１４ｂが形成される。次に、間隙８０ｂの側面及び底面に、ＣＦ４（四フッ化炭素）系ラジカルを用いて保護膜８２ｂを形成する（図４（ｃ））なお、図４（ｃ）を用いて説明した等方性エッチングは、第４エッチングの一例である。
以上の工程を繰り返し行うことにより、第１間隙７４を形成する。すなわち、第１エッチングは、第３エッチングと、第４エッチングと、の繰り返しである。
図５は、実施形態の半導体装置１００の要部の製造工程を示す模式断面図である。図５は、第２間隙７８の製造工程を示す模式断面図である。
間隙８４ａの側面には、第２スキャロップ１８ａが形成されている。ここで、間隙８４ａの側面及び底面に、ＣＦ４（四フッ化炭素）系ラジカルを用いて保護膜８６ａを形成する（図５（ａ））。
次に、例えばＳＦ６（六フッ化硫黄）で構成されたＦ系イオンを用いて、異方性エッチングにより、間隙８４ａの底面に形成された保護膜８６ａの一部を除去する（図５（ｂ））。なお、図５（ｂ）を用いて説明した異方性エッチングは、第５エッチングの一例である。
次に、間隙８４ａの底面の下に、例えばＳＦ６で構成されたＦ（フッ素）系ラジカルを用いた等方性エッチングにより、間隙８４ｂを形成する。間隙８４ｂの側面には、第２スキャロップ１８ｂが形成される。ここで、例えば、間隙８０ｂを形成する際の等方性エッチングの時間よりも、間隙８４ｂを形成する際の等方性エッチングの時間を長くする。これにより、図２を用いて説明したように、第２ピッチｄ２が第１ピッチｄ１より大きくなる（図２）。また、第２間隙７８の形状が、逆テーパー形状となる。次に、間隙８４ｂの側面及び底面に、ＣＦ４（四フッ化炭素）系ラジカルを用いて保護膜８６ｂを形成する（図５（ｃ））。なお、図５（ｃ）を用いて説明した等方性エッチングは、第６エッチングの一例である。
以上の工程を繰り返し行うことにより、第２間隙７８を形成する。すなわち、第２エッチングは、第５エッチングと、第６エッチングと、の繰り返しである。さらに、第６エッチングの時間は、繰り返しの度に、長くなる。これにより、上述の逆テーパー形状が形成される。なお、第６エッチングの時間は、例えば、繰り返しの度に所定時間が追加される形で長くなってもかまわない。また、第６エッチングの時間は、他の態様で、繰り返しの度に長くなってもかまわないものであり、特に限定されるものではない。
次に、実施形態の作用効果を記載する。
図６は、比較形態となる半導体装置８００の製造工程を示す模式断面図である。
電極層６を下に有する半導体基板７０のダイシングにおいて、電極層６の一部を除去して第２開口部８を形成した後に、第１開口部６２を有するマスク６０を半導体基板７０の上に形成することを考える。ここで、第１開口部６２及び第２開口部８はスクライブラインとして用いられるため、第１開口部６２は第２開口部８の上に配置されるように形成される。
マスク６０を形成してから、ダイシングを行う場合、第２開口部８の第２幅Ｌ２を第１開口部６２の第１幅Ｌ１より長くすることが好ましい。これは、第２開口部８の位置を半導体基板７０の上方から観察することが困難であるため、あらかじめ第２幅Ｌ２を長くすることにより、第２開口部８の上に第１開口部６２を確実に形成するためのものである。言い換えると、電極層６の第２開口部８に対するアライメントマージン（位置ずれマージン）を考慮するためである（図６（ａ））。
しかし、図６（ｂ）に示すように、半導体基板７０の基板面に垂直な間隙９２を形成してダイシングをおこなった場合には、半導体チップ１０ａ及び半導体チップ１０ｂの下面（底面）に、電極層６が形成されていない部分が形成される。そのため、樹脂２０で封止する場合に、電極層６が形成されていない部分の周囲に樹脂２０が入り込むことが出来ずに、ボイドＶが形成されてしまう。そのため、樹脂２０にクラック等が入り、半導体装置１００の信頼性が低下するという問題があった。
そこで、実施形態の半導体装置１００は、電極層６の上に設けられ、基板２の基板面４に対して第１角度θ１を取る第１側面部１２と、第１側面部１２の下に設けられ基板面４に対して第１角度θ１より小さな第２角度θ２を取る第２側面部１６と、を有する半導体チップ１０を備える。このような第２側面部１６を有することにより、良好に樹脂２０が第２側面部１６に入り込むため、ボイドＶの形成が抑制される。そのため、信頼性の高い半導体装置の提供が可能となる。
また、実施形態のようなプラズマエッチングを行う場合、第１側面部１２には複数の第１スキャロップ１４が、また第２側面部１６には複数の第２スキャロップ１８が、それぞれ形成される。複数の第１スキャロップ１４の第１ピッチｄ１及び複数の第２スキャロップ１８の第２ピッチｄ２は１０μｍ以下と小さいため、樹脂２０が第１スキャロップ１４及び第２スキャロップ１８に入り込んだ場合には樹脂と第１側面部１２又は第２側面部１６との接触性が向上し、より高い信頼性が得られる。一方、樹脂２０が入り込まなかったとしても、形成されるボイドの大きさが極めて小さいため、信頼性には影響を及ぼさない。なお、複数の第１スキャロップ１４の第１ピッチＰ１及び複数の第２スキャロップ１８の第２ピッチＰ２が１０μｍより大きい場合には、ボイドが形成され信頼性が低下するおそれがある。
実施形態の製造方法では、電極層６を下に有する半導体基板７０の上に設けられ、第１幅Ｌ１の第１開口部６２を有するマスクを用いて、第１開口部６２の下に設けられた、前記半導体基板の第１部分７２の第１エッチングを行うことにより、第１側面部１２を有する第１間隙７４を形成し、第１間隙７４の下の半導体基板７０の第２部分７６の第２エッチングを行うことにより、第２側面部１６を有する、逆テーパー形状の第２間隙７８を形成し、第２間隙７８を形成することにより半導体基板７０を分断して半導体チップ１０を形成し、電極層６及び半導体チップ１０を基板２の上に配置し、基板２の上の半導体チップ１０の周囲に樹脂２０を形成する。そして、第１エッチングを行うことにより、第１側面部１２に平行な方向において、第１ピッチで形成された複数の第１スキャロップ１４を第１側面部１２に形成し、第２エッチングを行うことにより、第２側面部１６に平行な方向において、第２ピッチで形成された複数の第２スキャロップ１８を第２側面部１６に形成する。これにより、半導体チップ１０の側面及び電極層６が形成されていない半導体チップ１０の下面（底面）におけるボイドＶの形成が抑制され、信頼性の高い半導体装置が形成される。
また、第１エッチングは、異方性エッチングである第３エッチングと、前記第３エッチングの後に行われる、等方性エッチングである第４エッチングと、の繰り返しであり。さらに、第２エッチングは、異方性エッチングである第５エッチングと、前記第５エッチングの後に行われる、等方性エッチングである第６エッチングと、の繰り返しである。そして、第６エッチングの時間は、前記第４エッチングの時間より長い。さらに、第６エッチングの時間は、繰り返しの度に、長くなる。これにより、逆テーパー形状を有する第２間隙が形成され、ボイドＶの形成が抑制される。なお、第６エッチングの時間を、第４エッチングの時間より長くすると、第２ピッチｄ２が第１ピッチｄ１より大きく（ｄ２＞ｄ１）なる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 基板
４ 基板面
６ 電極層
８ 第２開口部
１０ 半導体チップ
１２ 第１側面部
１４ 第１スキャロップ
１６ 第２側面部
１８ 第２スキャロップ
２０ 樹脂
６０ マスク
６２ 第１開口部
７０ 半導体基板
７２ 第１部分
７４ 第１間隙
７６ 第２部分
７８ 第２間隙
８０ 間隙
８２ 保護膜
９０ ダイシングテープ
１００ 半導体装置

Claims (4)

  1. 電極層を下に有する半導体基板の上に設けられ、第１幅の第１開口部を有するマスクを用いて、前記第１開口部の下に設けられた、前記半導体基板の第１部分の第１エッチングを行うことにより、第１側面部を有する第１間隙を形成し、
    前記第１間隙の下の前記半導体基板の第２部分の第２エッチングを行うことにより、第２側面部を有する、逆テーパー形状の第２間隙を形成し、
    前記第２間隙を形成することにより前記半導体基板を分断して半導体チップを形成し、
    前記電極層及び前記半導体チップを基板の上に配置し、
    前記基板の上の前記半導体チップの周囲に樹脂を形成する、
    半導体装置の製造方法であって、
    前記第１エッチングは、異方性エッチングである第３エッチングと、前記第３エッチングの後に行われる、等方性エッチングである第４エッチングと、の繰り返しであり、
    前記第２エッチングは、異方性エッチングである第５エッチングと、前記第５エッチングの後に行われる、等方性エッチングである第６エッチングと、の繰り返しであり、
    前記第６エッチングの時間は、前記第４エッチングの時間より長く、
    前記第６エッチングの時間は、前記繰り返しの度に所定時間追加されて長くなる、
    半導体装置の製造方法。
  2. 前記第１エッチングを行うことにより、前記第１側面部に平行な方向において、第１ピッチで形成された複数の第１スキャロップを前記第１側面部に形成し、
    前記第２エッチングを行うことにより、前記第２側面部に平行な方向において、第２ピッチで形成された複数の第２スキャロップを前記第２側面部に形成する、
    請求項１記載の半導体装置の製造方法。
  3. 前記第２ピッチは前記第１ピッチより大きい、
    請求項２記載の半導体装置の製造方法。
  4. 前記複数の第１スキャロップの第１ピッチは１０μｍ以下であり、
    前記複数の第２スキャロップの第２ピッチは１０μｍ以下である、
    請求項２又は請求項３記載の半導体装置の製造方法。
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