JP2017139370A - 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 - Google Patents

素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 Download PDF

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Abstract

【課題】実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法を提供することを目的とする。
【解決手段】複数の素子領域を有し素子面が絶縁膜４で覆われた基板を分割して複数の素子チップ１０を製造する素子チップの製造方法にて用いられるプラズマ処理工程において、基板を第１のプラズマに晒すことにより、基板を素子チップ１０に分割し、第１の面１０ａ、第２の面１０ｂおよび側面１０ｃを備える素子チップ１０がキャリア６上に互いに間隔をあけて保持され、側面１０ｃと絶縁膜４とを露出させた状態とし、素子チップ１０を第２のプラズマに晒すことにより、露出させた側面１０ｃのうち絶縁膜４と接する領域を部分的に除去して窪み部Ｃを形成し、第３のプラズマにより窪み部Ｃを保護膜１２ａで覆って、実装過程における側面１０ｃへの導電性材料の這い上がりを抑制する。
【選択図】図２

Description

本発明は、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する素子チップの製造方法およびこの素子チップを基板に実装して成る電子部品実装構造体の製造方法および電子部品実装構造体に関するものである。
半導体素子などの素子チップは、複数の素子領域を有するウェハ状の基板から個片に分割されて製造される（例えば特許文献１参照）。この特許文献に示す先行技術では、まず回路が形成されたウェハの表面がバックグラインドテープに貼り付けられた状態でウェハの裏面を研磨し、さらにエッチングによってウェハを薄化する。そしてこの後に素子領域に相当する部分にレジスト層を形成してマスキングし、プラズマエッチングを施すことにより、ウェハを個片の半導体素子に分離するようにしている。
特開２００２−９３７５２号公報
上述のようにしてウェハ状の基板から切り出された個片状の素子チップはパッケージングが施されてデバイス装置として用いられるほか、ＷＬＣＳＰ（ウエハレベルチップサイズパッケージ）など素子チップそのままの形態で電子部品実装工程に送られる場合がある。このような場合には、素子チップは回路形成面を接合用のクリーム半田や銀ペースト等の導電性材料に直接接触させる形で実装される。この実装過程においては、素子チップ搭載時に押し広げられた導電性材料が回路形成面の接合部位のみならず、素子チップの側面や裏面まで濡れ広がる、いわゆる「這い上がり」が生じる場合がある。このような導電性材料の這い上がりは、隣接する電極間での短絡や素子チップの側面に不要な電気回路を形成して消費電流の増大を招くなど、各種の不具合の原因となる。このため、このような実装過程における導電性材料の這い上がりを抑制することが求められていた。
そこで本発明は、実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体を提供することを目的とする。
本発明の素子チップの製造方法は、分割領域で画定された複数の素子領域を有し少なくともその一部が絶縁膜で覆われた第１の面と、前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを製造する素子チップの製造方法であって、前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、前記プラズマ処理工程は、前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶ側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持されるとともに、前記側面と前記絶縁膜とを露出させた状態とする分割工程と、前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第２のプラズマに晒すことにより、前記露出させた前記側面のうち、前記絶縁膜と接する領域を部分的に除去して窪み部を形成する窪み部形成工程と、前記窪み部形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを保護膜形成用ガスを供給しながら発生させた第３のプラズマに晒すことにより、前記素子チップの前記第２の面、前記素子チップの前記側面および前記窪み部に保護膜を形成する保護膜形成工程と、を含む。
本発明の電子部品実装構造体の製造方法は、請求項１から５のいずれかに記載の素子チップの製造方法によって形成された素子チップが前記第１の面に備える素子電極を、前記素子電極と半田により形成された接合部によってプリント基板に形成されたランド電極に接合して成る電子部品実装構造体の製造方法であって、前記ランド電極にペースト状の半田を供給する半田ペースト供給工程と、前記素子電極を対応する前記ランド電極に供給された半田ペーストに着地させて前記プリント基板に搭載する搭載工程と、前記プリント基板を加熱して前記半田を溶融させて前記素子電極とランド電極とを半田接合する接合部を形成する溶融工程と、前記プリント基板を冷却して溶融した前記半田を固化させる冷却工程とを含み、前記溶融工程において、前記窪み部に形成された前記保護膜が、溶融した半田の前記側面への這い上がりを抑制する。
本発明の電子部品実装構造体は、プリント基板に形成されたランド電極に素子チップに形成された素子電極を半田によって接合して成る電子部品実装構造体であって、前記素子チップは、前記プリント基板と対向する面に形成された前記素子電極と、前記素子チップの側面の前記プリント基板側の角部に形成された窪み部と、前記窪み部を被覆する保護膜とを有し、前記保護膜によって前記半田の前記側面への這い上がりが阻止されている。
本発明によれば、実装過程における導電性材料の這い上がりを抑制することができる。
本発明の一実施の形態の素子チップの製造方法（第１実施例）の工程説明図 本発明の一実施の形態の素子チップの製造方法（第１実施例）の工程説明図 本発明の一実施の形態の素子チップの製造方法において使用されるプラズマエッチング装置の構成説明図 本発明の一実施の形態の素子チップの製造方法（第１実施例）の工程説明における拡大説明図 本発明の一実施の形態の素子チップの製造方法（第２実施例）の工程説明図 本発明の一実施の形態の素子チップの製造方法（第３実施例）の工程説明図 本発明の一実施の形態の素子チップの製造方法（第３実施例）の工程説明における拡大説明図 本発明の一実施の形態の素子チップの製造方法によって製造された素子チップの構成説明図 本発明の一実施の形態の電子部品実装構造体の製造方法の工程説明図
次に本発明の実施の形態を図面を参照して説明する。まず本実施の形態の素子チップの製造方法における第１実施例について、図１、図２を参照して説明する。ここで示す素子チップの製造方法は、分割領域で画定された複数の素子領域を有し、少なくともその一部が絶縁膜で覆われた第１の面と、この第１の面と反対側の第２の面とを備える基板を、分割領域で分割して複数の素子チップを製造するものである。
図１（ａ）に示すように、基板１は複数の素子チップ１０（図１（ｃ）参照）が第１の面１ａに作り込まれたウェハ状の基板である。基板１において素子部が形成された素子面である第１の面１ａは、シリコン酸化膜、シリコン窒化膜、シリコン産窒化膜などの無機絶縁膜よりなる絶縁膜４で覆われている。第１の面１ａには、分割領域１ｃで画定された複数の素子領域２が設定されている。それぞれの素子領域２には、接続用の複数の素子電極３が絶縁膜４から突出するように、あるいは、絶縁膜４に設けられた開口から少なくとも一部が露出するように、形成されている。
基板１は素子チップ製造のための準備工程に送られ、以下に説明するように、マスク形成とキャリア６による支持とが行われる。キャリア６としては、ダイシングフレームで保持されたダイシングテープや、保持面６ａに接着層７を備えた支持基板を例示することができる。この準備工程では、図１（ｂ）に示すように、第２の面１ｂにプラズマダイシングにおいてマスクとして機能するレジストマスクや表面保護膜などによって耐エッチング層５が形成される。すなわち第２の面１ｂには、素子領域２と対向する第２の面１ｂの領域を覆い且つ分割領域１ｃと対向する第２の面１ｂの領域を露出させるように、耐エッチング層５が形成される。また、素子電極３の先端面をキャリア６の接着層７に部分的に埋入させることにより、基板１の第１の面１ａの側がキャリア６の保持面６ａに支持される。なお、準備工程におけるマスク形成は、キャリア６による支持の前に行ってもよいし、キャリア６による支持の後に行ってもよい。
このようにして準備工程が行われた後には、キャリア６に支持された基板１にプラズマ処理を施すために、キャリア６はプラズマ処理工程に送られる。このプラズマ処理工程において用いられるプラズマエッチング装置２０の構成について、図３を参照して説明する。図３において真空容器であるチャンバ２１の内部はプラズマ処理を行うための処理室２１ａであり、処理室２１ａの底部には処理対象である基板１を支持したキャリア６を載置するステージ２２が配置されている。チャンバ２１の頂部の上面には、上部電極としてのアンテナ２３が配置されており、アンテナ２３は第１の高周波電源部２４に電気的に接続されている。処理室２１ａ内のステージ２２はプラズマ処理のための下部電極としての機能も有しており、ステージ２２は第２の高周波電源部２５に電気的に接続されている。
チャンバ２１には、排気口２１ｃを介して真空排気部２７が接続されており、真空排気部２７を駆動することにより、処理室２１ａ内が真空排気される。さらに処理室２１ａは、ガス導入口２１ｂを介してプラズマ発生用ガス供給部２６が接続されている。本実施の形態に示すプラズマエッチング装置２０では、プラズマ処理の目的に応じて、複数種類のプラズマ発生用ガスを選択的に供給することが可能となっている。ここでは、プラズマ発生用ガスの種類として、第１のガス２６ａ、第２のガス２６ｂ、第３のガス２６ｃ、第４のガス２６ｄおよびアッシング用ガス２６ｅを選択可能となっている。
第１のガス２６ａとしては、ＳＦ６など、シリコンを対象とするエッチング効果に優れたものが用いられる。本実施の形態において第１のガス２６ａは、基板１をプラズマエッチングにより分割する第１のプラズマＰ１を発生させるために用いられる。第２のガス２６ｂは第１のガス２６ａと同様にシリコンを対象とするエッチングに用いられ、本実施の形態においては基板１をプラズマエッチングにより分割した後に、エッチング溝１１の底部の角部Ｅを除去することにより窪み部Ｃ（図２（ａ）参照）を形成するために用いられる。
第３のガス２６ｃはプラズマ処理により皮膜を形成するプラズマＣＶＤ用のガスであり、Ｃ４Ｆ８、Ｃ２Ｆ６、ＣＦ４、Ｃ６Ｆ６、Ｃ６Ｆ４Ｈ２、ＣＨＦ３、ＣＨ２Ｆ２などのフッ化炭素を含むガスが用いられる。本実施の形態においては、基板１を分割した素子チップ１０の側面や第２の面１ｂ、側面１０ｃ、窪み部Ｃに保護膜を形成する保護膜形成用ガスとして用いられる。
第４のガス２６ｄは保護膜エッチング用ガスであり、ＳＦ６ガス、酸素ガスやアルゴンガスなど物理的なエッチング効果に優れたものが用いられる。本実施の形態においては、前述の保護膜のうち不要な部分を除去するスパッタリング用途に用いられる。アッシング用ガス２６ｅは酸素ガスであり、本実施の形態においては、マスク機能を終えた後の耐エッチング層５の除去や、窪み部Ｃ＊（図６、図７（ｂ）参照）を形成するための絶縁膜４の部分的な除去など、有機膜を除去する目的で用いられる。
プラズマエッチング装置２０によるプラズマ処理においては、まずステージ２２上に処理対象の基板１をキャリア６とともに載置し、真空排気部２７を駆動して処理室２１ａ内を真空排気する。これとともに、プラズマ処理の目的に応じたプラズマ発生用ガスを、プラズマ発生用ガス供給部２６によって処理室２１ａ内に供給して所定圧力に維持する。そしてこの状態でアンテナ２３に第１の高周波電源部２４によって高周波電力を供給することにより、処理室２１ａ内には供給されたプラズマ発生用ガスの種類に応じたプラズマが発生する。
このとき、第２の高周波電源部２５によって下部電極としてのステージ２２にバイアス電圧を印加することにより、処理室２１ａ内に発生するプラズマに対してステージ２２の方向への入射を促進するバイアス作用を及ぼすことができ、所望の特定方向へのプラズマ処理効果を強めて異方性エッチングを行うことが可能となっている。
プラズマ処理工程においては、まず前述の第１のガス２６ａを用いた第１のプラズマＰ１による処理が実行される。図１（ｃ）に示すように、基板１の第２の面１ｂを上述の第１のプラズマＰ１に晒すことにより、耐エッチング層５に覆われていない領域、すなわち図１（ａ）に示す分割領域１ｃに対応する領域の基板１をこの基板１の深さ方向に第１の面１ａに達するまでエッチングして（矢印ｅ参照）、各素子チップ１０を隔てるエッチング溝１１（図２（ａ）参照）を形成し、基板１を個片の素子チップ１０に分割する。
すなわちこの基板１の分割により、基板１の状態においては第１の面１ａであった第１の面１０ａ、第２の面１ｂであった第２の面１０ｂおよび第１の面１０ａと第２の面１０ｂとを結ぶ側面１０ｃを備える素子チップ１０が、キャリア６上に互いに間隔をあけて保持される。そしてこの分割とともに、エッチング溝１１内において素子チップ１０の側面１０ｃと絶縁膜４の端部とが露出された状態とする（分割工程）。
分割工程におけるエッチング条件は、基板１の材質に応じて適宜選択することができる。基板１がシリコン基板の場合、分割工程におけるエッチングには、いわゆるボッシュプロセスを用いることができる。ボッシュプロセスにおいては、堆積膜堆積ステップと、堆積膜エッチングステップと、シリコンエッチングステップとを順次繰り返すことにより、耐エッチング層５に覆われていない領域を基板１の深さ方向に垂直に掘り進むことができる。
堆積膜堆積ステップの条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０〜２５０ｓｃｃｍで供給しながら、処理室内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を０Ｗ、処理時間を５〜１５秒とすればよい。堆積膜エッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１００〜３００Ｗ、処理時間を２〜１０秒とすればよい。
シリコンエッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を５０〜２００Ｗ、処理時間を１０〜２０秒とすればよい。そして、これらの条件において、堆積膜堆積ステップ、堆積膜エッチングステップ、および、シリコンエッチングステップを繰り返すことにより、シリコン基板を１０μｍ／分の速度で掘り進むことができる。
そして上述の分割工程の後、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０を第２のプラズマＰ２に晒す。すなわち、図２（ａ）に示すように、プラズマエッチング装置２０において処理室２１ａ内に第２のガス２６ｂを用いた第２のプラズマＰ２を発生させ、分割工程において露出させた側面１０ｃのうち、絶縁膜４と接する領域を部分的に除去して角部Ｅに窪み部Ｃを形成する（窪み部形成工程）。
この窪み部Ｃの形成は、以下のようにして行われる。すなわち、分割工程においてエッチングが進行して基板１と絶縁膜４が除去された後には、エッチング溝１１内に入射したプラズマのイオンは接着層７に入射する。そして接着層７は絶縁体であるため、接着層７の表面にはイオンの入射により正電荷が蓄積される。このように接着層７が正電荷に帯電された状態となると、新たに入射するイオンはエッチング溝１１の底部において正電荷同士の斥力により直進性を失い、軌跡が曲げられる。これらの軌跡が曲げられたイオンは、エッチング溝１１内の底部において露出している側面１０ｃのうち、絶縁膜４と接する領域に入射する。そしてこれらのイオンのエッチング作用により、図４（ａ）に示すように、第１の面１０ａと側面１０ｃとが成す角部Ｅにおいて、側面１０ｃのうち絶縁膜４と接する領域が部分的に除去された窪み部Ｃが形成される。
窪み部形成の条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍ供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を５０〜２００Ｗとすればよい。この条件において、５μｍ／分程度の速度で窪み部を形成することができる。
そして上述の窪み部形成工程の後、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０をアッシング用プラズマに晒す。すなわち、図２（ｂ）に示すように、プラズマエッチング装置２０において処理室２１ａ内にアッシング用ガス２６ｅを用いたアッシング用プラズマを発生させ、樹脂を主成分とする耐エッチング層５をアッシングにより除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。
アッシングの条件は、耐エッチング層５の材料に応じて適宜選択することができる。例えば、耐エッチング層５がレジスト膜の場合、原料ガスとして酸素を１５０〜３００ｓｃｃｍ、ＣＦ４を０〜５０ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ、第２の高周波電源部２５から下部電極への投入電力を０〜３０Ｗとすればよい。この条件において１μｍ／分程度の速度で耐エッチング層５を除去することができる。
次いで上述のアッシング工程の後、図２（ｃ）に示すように、保護膜形成工程が実行される。すなわちプラズマエッチング装置２０において、キャリア６上に互いに間隔をあけて保持された状態で、処理室２１ａ内で保護膜形成用ガス（フッ化炭素を含むガス）である第３のガス２６ｃを供給しながら発生させた第３のプラズマＰ３に素子チップ１０を晒す。これにより、図４（ｂ）に示すように、素子チップ１０の第２の面１０ｂ、側面１０ｃには、それぞれ、保護膜形成用ガス中のフッ化炭素がプラズマ中で分解され、その後堆積して被膜化した、フッ素と炭素を含むフルオロカーボンを主成分とする膜よりなる保護膜１２ｂ、１２ｃが形成されるとともに、窪み部形成工程にて形成された窪み部Ｃ内においても同様組成の保護膜１２ａが窪み部Ｃ内を充填する形態で形成される。
窪み部Ｃ内に形成される保護膜１２ａは、素子チップ１０を直接パッケージ基板などに接合する実装過程における導電性材料の這い上がりを抑制することを目的として形成されるものであるため、吸湿性が少なく組成が緻密なものであることが望まれる。本実施の形態では、これら保護膜の形成のために用いられる第３のプラズマＰ３の原料ガスとして、フッ化炭素を含む保護膜形成用ガスを用いることから、吸湿性が少なく組成が緻密で密着性に優れたフルオロカーボン膜より成る保護膜を形成することが可能となっている。なおこの保護膜形成工程において、キャリア６が載置されるステージ２２（図３参照）に高周波バイアスを印加する。これにより、素子チップ１０へのイオンの入射が促進され、より緻密で密着性の高い保護膜を形成することができる。
保護膜の形成条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０ｓｃｃｍ、Ｈｅを５０ｓｃｃｍで供給しながら、処理室内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ、第２の高周波電源部２５から下部電極への投入電力を５０〜１５０Ｗとすればよい。この条件において３００秒処理することで、厚さ３μｍの保護膜を形成することができる。本実施の形態では、原料ガスとして、フッ化炭素とヘリウムの混合ガスを用いるが、これは、ヘリウムを混合することにより、プラズマ中での原料ガスの乖離が促進され、その結果として、緻密で密着性の高い保護膜を形成できるためである。
なお、上記した条件例においては、原料ガスの全流量に対するＨｅ流量の比率が、２５％（＝５０／（１５０＋５０）×１００）である。この比率は、以下に説明するように、１０％から８０％の間であることが望ましい。すなわち原料ガスの全流量に対するＨｅ流量の比率が１０％より大きいと、プラズマ中での原料ガスの乖離が促進されやすく、その結果として、より緻密で密着性の高い保護膜を形成しやすくなる。一方で、原料ガスの全流量に対するＨｅ流量の比率が８０％より大きいと、原料ガスに占めるＣ４Ｆ８の比率が減少するため、保護膜形成に寄与するプラズマ中の成分（Ｃ，Ｆおよびそれらの化合物）の基板表面への供給が不足し、基板表面における保護膜の堆積速度が遅くなり、生産性が低下する。
次に保護膜形成工程にて形成された保護膜のうち、不要な部分を除去するための保護膜除去工程が実行される。上述の保護膜形成工程においては、素子チップ１０の第１の面１０ａにおける窪み部Ｃとともに、側面１０ｃおよび第２の面１０ｂにも保護膜１２ｂが形成される（図４（ｂ）参照）。本実施の形態においては、これらの保護膜１２ｂ，１２ｃは不要であるため、これを除去するための第４のプラズマＰ４を用いたプラズマ処理が行われる。
すなわちプラズマエッチング装置２０において、処理室２１ａ内で、アルゴンガスや酸素ガスを成分とする保護膜エッチング用ガスである第４のガス２６ｄを供給しながら第４のプラズマＰ４を発生させ、図２（ｄ）に示すように、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０を第４のプラズマＰ４に晒す。これにより、窪み部Ｃ内に形成された保護膜１２ａの少なくとも一部を残存させながら、素子チップ１０において上面に露呈した第２の面１０ｂに形成された保護膜１２ｂ、側面１０ｃに形成された保護膜１２ｃを第４のプラズマＰ４のエッチング作用によって除去する。
これにより、図４（ｃ）に示すように、素子チップ１０の第２の面１０ｂおよび側面１０ｃは露呈された状態となり、キャリア６の上面に付着した保護膜のうち、素子チップ１０に覆われていない範囲の保護膜１２ｄ（図２（ｃ）参照）も除去される。これにより、保護膜除去工程後の素子チップ１０においては、窪み部Ｃ内のみに保護膜１２ａが残存した状態となる。
保護膜除去の条件としては、例えば、原料ガスとしてＡｒを１５０〜３００ｓｃｃｍ、Ｏ２を０〜１５０ｓｃｃｍで供給しながら、処理室内の圧力を０．２〜１．５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１５０〜３００Ｗとすればよい。この条件において、０．５μｍ／分程度の速度で上面に露呈した保護膜をエッチングすることができる。
なお上述の本実施の形態の第１実施例においては、図２（ａ）に示す窪み部形成工程を、分割工程で形成されたエッチング溝１１内において絶縁膜４を除去して接着層７を露呈させた状態で行うようにしているが、図５に示す第２実施例のように、無機絶縁膜である絶縁膜４を残存させた状態で窪み部形成工程を実行するようにしてもよい。
すなわち図５（ａ）に示す分割工程では、図１（ｃ）に示す例と同様のプラズマ処理が行われる。これにより、基板１をこの基板１の深さ方向にエッチングして、各素子チップ１０を隔てるエッチング溝１１を形成し、基板１を個片の素子チップ１０に分割する。このとき、エッチング溝１１の底部に絶縁膜４が残存した状態でエッチングを停止し、この状態で窪み部形成工程を実行する。
すなわち図５（ｂ）に示す窪み部形成工程では、図２（ａ）に示す例と同様に、分割工程において露出させた側面１０ｃのうち、絶縁膜４と接する領域を部分的に除去して角部Ｅに窪み部Ｃを形成する。この窪み部Ｃの形成は、エッチング溝１１の底部において、無機絶縁膜である絶縁膜４が残存した状態で行われる。
この場合においても、絶縁膜４が正電荷に帯電された状態で新たに入射するイオンはエッチング溝１１の底部において正電荷同士の斥力により軌跡が曲げられ、エッチング溝１１内の底部において露出している側面１０ｃのうち、絶縁膜４と接する領域に入射する。そしてこれらのイオンのエッチング作用により、第１実施例と同様に、第１の面１０ａと側面１０ｃとが成す角部Ｅにおいて、側面１０ｃのうち絶縁膜４と接する領域が部分的に除去されて窪み部Ｃが形成される。
この後、図５（ｃ）に示すように、エッチング溝１１の底部に残存する絶縁膜４をプラズマ処理により除去する絶縁膜除去工程が実行される。ここでは、エッチング溝１１の底部において、プラズマを絶縁膜４に垂直方向から入射させる異方性エッチングを行う。これにより、エッチング溝１１の底部に残存する絶縁膜４が除去される。絶縁膜除去工程の条件は、絶縁膜４の材料に応じて適宜選択することができる。例えば、絶縁膜４がシリコン酸化膜の場合、例えば、原料ガスとしてＡｒを２００〜５００ｓｃｃｍ、ＣＦ４を１０〜５０ｓｃｃｍで供給しながら、処理室内の圧力を０．５〜５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を３００〜１０００Ｗとすればよい。この条件において、０．３μｍ／分程度の速度で絶縁膜を除去することができる。
次いで図２（ｂ）に示す例と同様に、アッシング工程が実行される。すなわち図５（ｄ）に示すように、アッシング用プラズマにより、耐エッチング層５を除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。これ以降の処理工程については、第１実施例において図２（ｃ）、（ｄ）にて示す保護膜形成工程、保護膜除去工程と同様である。
図８（ａ）は、このような第１実施例、実施例２に示す製造過程によって製造された素子チップ１０を示している。すなわち、図８（ａ）に示すように、素子チップ１０はシリコン酸化膜などの無機絶縁膜よりなる絶縁膜４で覆われた第１の面１０ａを有しており、第１の面１０ａには絶縁膜４から突出した素子電極３が形成されている。第１の面１０ａが側面１０ｃと成す角部Ｅには、側面１０ｃにおいて絶縁膜４と接する領域を部分的に除去することにより窪み部Ｃが形成されており、窪み部Ｃは保護膜１２ａによって覆われている。
次に図６、図７を参照して、本実施の形態の素子チップの製造方法における第３実施例について説明する。ここで示す素子チップの製造方法において、第１実施例、実施例２では第１の面１ａを覆う絶縁膜４として、シリコン酸化膜などの無機絶縁膜を用いているのに対し、第３実施例では絶縁膜４＊としてポリイミドなどの有機膜を用いた例を示している。
図６は、第１実施例において図１（ｃ）に示すプラズマ処理による分割工程後の素子チップ１０の状態を示している。なお図６（ａ）〜図６（ｄ）は、第１実施例における図２（ａ）〜図２（ｄ）に対応している。まず分割工程後には、図６（ａ）に示すように、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０を第２のプラズマＰ２に晒す。すなわち第１実施例と同様に、分割工程において露出させた側面１０ｃのうち、絶縁膜４＊と接する領域を部分的に除去して角部Ｅに窪み部Ｃを形成する（窪み部形成工程）。
これにより、図７（ａ）に示すように、第１の面１０ａと側面１０ｃとが成す角部Ｅにおいて、側面１０ｃのうち絶縁膜４＊と接する領域が部分的に除去された窪み部Ｃが形成される。ここで形成される窪み部Ｃは、角部Ｅにおいて絶縁膜４＊の端部が残存した状態にある。
そして上述の窪み部形成工程の後アッシングが行われ、図６（ｂ）に示すように、アッシング用プラズマにより耐エッチング層５を除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。これとともに、角部Ｅにおいて残存した状態にある絶縁膜４＊がアッシングにより除去される。すなわち実施例３では絶縁膜４＊はポリイミドなどの有機膜であるため、窪み部形成工程によって形成された窪み部Ｃに延出した端部は、アッシング用プラズマに接触して除去される。これにより図７（ｂ）に示すように、窪み部Ｃは除去された絶縁膜４＊の体積分だけ拡大されて窪み部Ｃ＊となる。
次いで上述のアッシング工程の後、図６（ｃ）に示すように、保護膜形成工程が実行され、第３のプラズマＰ３に素子チップ１０を晒す。これにより、図７（ｃ）に示すように、素子チップ１０の第２の面１０ｂ、側面１０ｃには、フッ素と炭素を含むフルオロカーボン膜よりなる保護膜１２ｂ、１２ｃが形成されるとともに、窪み部形成工程およびアッシング工程にて形成された窪み部Ｃ＊内においても、第１実施例に示すものと同様組成、同様機能の保護膜１２ａが窪み部Ｃ＊内を充填する形態で形成される。
次に保護膜形成工程にて形成された保護膜のうち、不要な保護膜１２ｂ，１２ｃを除去するための保護膜除去工程が実行される。すなわち図６（ｄ）に示すように、素子チップ１０を第４のプラズマＰ４に晒すことにより、窪み部Ｃ＊内に形成された保護膜１２ａの少なくとも一部を残存させながら、素子チップ１０に形成された保護膜１２ｂ、保護膜１２ｃを第４のプラズマＰ４のエッチング作用によって除去する。
これにより、素子チップ１０の第２の面１０ｂおよび側面１０ｃは露呈された状態となり、キャリア６の上面に付着した保護膜のうち、素子チップ１０に覆われていない範囲の保護膜１２ｄ（図６（ｃ）参照）も除去される。これにより、保護膜除去工程後の素子チップ１０においては、窪み部Ｃ＊内のみに保護膜１２ａが残存した状態となる。
図８（ｂ）は、実施例３に示す製造過程によって製造された素子チップ１０を示している。すなわち素子チップ１０は、ポリイミドなどの有機膜よりなる絶縁膜４＊で覆われた第１の面１０ａを有しており、第１の面１０ａには絶縁膜４＊から突出した素子電極３が形成されている。第１の面１０ａが側面１０ｃと成す角部Ｅには、側面１０ｃにおいて絶縁膜４＊と接する領域を部分的に除去するとともに、絶縁膜４＊の端部を除去することにより窪み部Ｃ＊が形成されており、窪み部Ｃ＊は保護膜１２ａ＊によって覆われている。
図８（ａ）、（ｂ）に示す構成を有する素子チップ１０は、以下に説明するように、樹脂パッケージングなどの工程を経ることなくプリント基板などに半田接合により直接実装して電子部品実装構造体を形成する場合に、第１の面１０ａにおけるクリーム半田などの導電性材料の濡れ広がりを抑制して、導電性材料の這い上がりを防止するという効果を有する。
以下、図９を参照して、上述の素子チップの製造方法によって形成された素子チップ１０をプリント基板に形成されたランド電極に半田接合して成る電子部品実装構造体および電子部品実装構造体の製造方法について説明する。図９（ａ）において、プリント基板１５の上面には、上述構成の素子チップ１０の接続用の素子電極３に対応して、ランド電極１６が形成されている。ランド電極１６には、素子チップ１０の搭載に先立って、ペースト状の半田１７が供給される（ペースト供給工程）。
ペースト供給工程後のプリント基板１５には、素子チップ１０が搭載される（搭載工程）。すなわち素子チップ１０の素子電極３を対応するランド電極１６に位置合わせし、図９（ｂ）に示すように、素子電極３をランド電極１６上の半田１７に着地させる。これにより、素子チップ１０はプリント基板１５に搭載される。
次いで搭載工程後のプリント基板１５はリフロー工程に送られ、ここで半田接合のための加熱が行われる。すなわちプリント基板１５を加熱して、半田１７を溶融させて素子電極３とランド電極１６とを半田接合する（溶融工程）。そしてその後、プリント基板１５を冷却して、溶融した半田を冷却固化させる（冷却工程）。これにより、図９（ｃ）に示すように、素子電極３とランド電極１６とを半田接合する半田接合部１７＊が形成される。
このようにして、プリント基板１５に形成されたランド電極１６に素子チップ１０に形成された素子電極３を半田１７によって接合して成る電子部品実装構造体が形成される。この電子部品実装構造体において、素子チップ１０は、プリント基板１５と対向する面に形成された素子電極３と、素子チップ１０の側面のプリント基板１５側の角部Ｅに形成された窪み部Ｃと、窪み部Ｃを被覆する保護膜１２ａとを有し、保護膜１２ａによって半田１７の側面１０ｃへの這い上がりが阻止された形態となっている。
すなわち、窪み部Ｃにおいては、保護膜１２ａが残留していることから、溶融工程において半田１７が溶融した溶融半田は、保護膜１２ａに接触する。フルオロカーボン膜より成る保護膜１２ａの表面性状は溶融半田の濡れ拡がりを抑制する特性を有することから、溶融工程において半田１７が溶融した溶融半田は、第１の面１０ａに沿って拡がることなく素子電極３とランド電極１６との周囲で冷却固化して、良好な半田接合部１７＊が形成される。すなわち、上述の溶融工程においては、窪み部Ｃに形成された保護膜１２ａが、溶融した半田１７の側面１０ｃへの這い上がりを抑制する。なお、図９では図８（ａ）に示す素子チップ１０を用いた例を示しているが、図８（ｂ）に示す素子チップ１０についても同様の効果を得る。
これにより、素子チップ１０をプリント基板１５などの実装対象物に半田１７などの導電性材料を介して接合する実装過程において、半田１７の側面１０ｃへの這い上がりに起因して生じる可能性のある各種の不具合、例えば隣接する電極間での短絡や、素子チップ１０の側面１０ｃに不要な電気回路が形成されることによる消費電流の増大など、各種の不具合の原因を排除して実装品質を向上させることが可能となっている。
本発明の素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体は、実装過程における導電性材料の這い上がりを抑制することができるという効果を有し、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する分野において有用である。
１ 基板
１ａ 第１の面
１ｂ 第２の面
１ｃ 分割領域
２ 素子領域
３ 素子電極
４，４＊ 絶縁膜
５ 耐エッチング層
６ キャリア
１０ 素子チップ
１０ａ 第１の面
１０ｂ 第２の面
１０ｃ 側面
１２ａ，１２ａ＊，１２ｂ，１２ｃ 保護膜
１５ プリント基板
１６ ランド電極
１７ 半田
Ｃ，Ｃ＊ 窪み部
Ｅ 角部

Claims (8)

  1. 分割領域で画定された複数の素子領域を有し少なくともその一部が絶縁膜で覆われた第１の面と、前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを製造する素子チップの製造方法であって、
    前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、
    前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、
    前記プラズマ処理工程は、
    前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶ側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持されるとともに、前記側面と前記絶縁膜とを露出させた状態とする分割工程と、
    前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第２のプラズマに晒すことにより、前記露出させた前記側面のうち、前記絶縁膜と接する領域を部分的に除去して窪み部を形成する窪み部形成工程と、
    前記窪み部形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを保護膜形成用ガスを供給しながら発生させた第３のプラズマに晒すことにより、前記素子チップの前記第２の面、前記素子チップの前記側面および前記窪み部に保護膜を形成する保護膜形成工程と、を含む、素子チップの製造方法。
  2. 前記保護膜形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第４のプラズマに晒すことにより、前記窪み部に形成された前記保護膜の少なくとも一部は残存させながら、前記素子チップの前記第２の面および前記側面に形成された前記保護膜を除去する保護膜除去工程をさらに含む、請求項１記載の素子チップの製造方法。
  3. 前記絶縁膜が無機絶縁膜である、請求項１または２のいずれかに記載の素子チップの製造方法。
  4. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項１から３のいずれかに記載の素子チップの製造方法。
  5. 前記保護膜形成用ガスがフッ化炭素を含む、請求項４に記載の素子チップの製造方法。
  6. 請求項１から５のいずれかに記載の素子チップの製造方法によって形成された素子チップが前記第１の面に備える素子電極を、前記素子電極と半田により形成された接合部によってプリント基板に形成されたランド電極に接合して成る電子部品実装構造体の製造方法であって、
    前記ランド電極にペースト状の半田を供給する半田ペースト供給工程と、
    前記素子電極を対応する前記ランド電極に供給された半田ペーストに着地させて前記プリント基板に搭載する搭載工程と、
    前記プリント基板を加熱して前記半田を溶融させて前記素子電極とランド電極とを半田接合する接合部を形成する溶融工程と、
    前記プリント基板を冷却して溶融した前記半田を固化させる冷却工程とを含み、
    前記溶融工程において、前記窪み部に形成された前記保護膜が、溶融した半田の前記側面への這い上がりを抑制する、電子部品実装構造体の製造方法。
  7. プリント基板に形成されたランド電極に素子チップに形成された素子電極を半田によって接合して成る電子部品実装構造体であって、
    前記素子チップは、前記プリント基板と対向する面に形成された前記素子電極と、前記素子チップの側面の前記プリント基板側の角部に形成された窪み部と、前記窪み部を被覆する保護膜とを有し、
    前記保護膜によって前記半田の前記側面への這い上がりが阻止されている、電子部品実装構造体。
  8. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項７に記載の電子部品実装構造体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150537A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114387B2 (en) 2017-02-15 2021-09-07 Industrial Technology Research Institute Electronic packaging structure
GB201708927D0 (en) * 2017-06-05 2017-07-19 Spts Technologies Ltd Methods of plasma etching and plasma dicing
JP7157948B2 (ja) * 2018-04-25 2022-10-21 パナソニックＩｐマネジメント株式会社 部品実装ライン、部品実装方法及び品質管理システム
KR102498148B1 (ko) * 2018-09-20 2023-02-08 삼성전자주식회사 반도체 장치의 제조 방법
KR102518803B1 (ko) 2018-10-24 2023-04-07 삼성전자주식회사 반도체 패키지
CN113178394B (zh) * 2021-04-28 2023-06-27 浙江集迈科微电子有限公司 减少应力的芯片贴装工艺

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058709A (ja) * 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP2004114081A (ja) * 2002-09-25 2004-04-15 Int Screen:Kk フラックス這い上がり防止剤組成物
JP2005353700A (ja) * 2004-06-08 2005-12-22 Rohm Co Ltd 面実装型電子部品とその製造方法
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
JP2006295067A (ja) * 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008529258A (ja) * 2005-01-24 2008-07-31 松下電器産業株式会社 半導体チップの製造方法
JP2008218884A (ja) * 2007-03-07 2008-09-18 Citizen Holdings Co Ltd 半導体装置およびその製造方法
JP2015065215A (ja) * 2013-09-24 2015-04-09 東京エレクトロン株式会社 被処理体をプラズマ処理する方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0023534A3 (en) * 1979-08-06 1982-04-28 Teccor Electronics, Inc. Semiconductor device mounting structure and method of mounting
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection
JP2002093752A (ja) 2000-09-14 2002-03-29 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
JP2003045903A (ja) * 2001-08-01 2003-02-14 Fujitsu Ten Ltd ダイボンド装置
WO2008026335A1 (en) * 2006-09-01 2008-03-06 Murata Manufacturing Co., Ltd. Electronic part device and method of manufacturing it and electronic part assembly and method of manufacturing it
TW200935506A (en) * 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP6492286B2 (ja) * 2015-09-25 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6492288B2 (ja) * 2015-10-01 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6492287B2 (ja) * 2015-10-01 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058709A (ja) * 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP2004114081A (ja) * 2002-09-25 2004-04-15 Int Screen:Kk フラックス這い上がり防止剤組成物
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
JP2005353700A (ja) * 2004-06-08 2005-12-22 Rohm Co Ltd 面実装型電子部品とその製造方法
JP2008529258A (ja) * 2005-01-24 2008-07-31 松下電器産業株式会社 半導体チップの製造方法
JP2006295067A (ja) * 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008218884A (ja) * 2007-03-07 2008-09-18 Citizen Holdings Co Ltd 半導体装置およびその製造方法
JP2015065215A (ja) * 2013-09-24 2015-04-09 東京エレクトロン株式会社 被処理体をプラズマ処理する方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150537A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置及びその製造方法
US11587840B2 (en) 2020-03-19 2023-02-21 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP7282710B2 (ja) 2020-03-19 2023-05-29 株式会社東芝 半導体装置の製造方法

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