CN106560916B - 元件芯片的制造方法 - Google Patents

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Abstract

本发明提供一种元件芯片的制造方法以及元件芯片。在将具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第1等离子体从而将基板分割为元件芯片(10)，在通过将这些元件芯片(10)暴露于以氟化碳和氦的混合气体的混合气体为原料气体的第2等离子体，从而形成覆盖侧面(10c)以及第2面(10b)的保护膜的保护膜形成工序中，设定保护膜形成条件使得第2面(10b)的第2保护膜(12b)的厚度(t2)大于侧面(10c)的第1保护膜(12c)的厚度(t1)。

Description

元件芯片的制造方法
技术领域
本发明涉及将具有多个元件区域的基板按照每个元件区域进行分割来制造元件芯片的元件芯片的制造方法以及元件芯片。
背景技术
半导体元件等元件芯片从具有多个元件区域的晶片状的基板分割成单片来制造(例如参照专利文献1)。在该专利文献所示的现有技术中，首先在将形成了电路的晶片的表面粘贴于切割带的状态下对晶片的背面进行研磨，再进一步通过蚀刻使晶片变薄。而且之后在与元件区域相当的部分形成抗蚀剂层来进行掩蔽，通过实施等离子体蚀刻，从而将晶片分离成单片的半导体元件。
现有技术文献
专利文献
专利文献1：JP特开2002-93752号公报
发明内容
如上所述从晶片状的基板切割出的单片状的元件芯片除了实施封装来用作器件装置以外，还存在将倒装芯片等元件芯片直接送到电子部件安装工序的情况。在这样的情况下，由于元件芯片由夹具等保持工具直接保持，因此在安装动作时保持工具会直接接触到构成元件芯片的硅体的表面。在该接触时，存在芯片表面出现损伤或者在芯片外周部的边缘部分产生缺口的情况。而且，这样的损伤、缺口会导致后面工序中的芯片破损等严重损坏。像这样，对于现有的元件芯片的制造方法，存在处理所制造的元件芯片时发生芯片表面的损伤、缺口而导致严重损坏这样的问题。
因此，本发明的目的在于，提供一种能够防止芯片表面的损伤、缺口的发生的元件芯片的制造方法以及元件芯片。
本发明的元件芯片的制造方法是将具备具有由分割区域划分的多个元件区域的第1面和与第1面相反一侧的第2面的基板按分割区域进行分割来形成多个元件芯片的元件芯片的制造方法，包括以下工序。即，包括：准备工序，准备第1面侧被支承于载体、并且形成了耐蚀刻层使得覆盖与元件区域对置的第2面的区域并且使与分割区域对置的第2面的区域露出的基板；和等离子体处理工序，在准备工序之后，对支承于载体的基板实施等离子体处理。等离子体处理工序包括：分割工序，通过使第2面暴露于第1等离子体，从而将未被耐蚀刻层覆盖的区域的基板蚀刻到在该基板的深度方向上达到第1面来将基板分割为元件芯片，成为具备第1面、第2面以及将第1面与第2面连结的侧面的元件芯片彼此空开间隔保持在载体上的状态；和保护膜形成工序，在分割工序之后，在彼此空开间隔保持在载体上的状态下使元件芯片暴露于第2等离子体，由此在元件芯片的侧面形成第1保护膜，并且在第2面形成第2保护膜。在保护膜形成工序中，设定保护膜形成条件使得第2保护膜的厚度大于第1保护膜的厚度。
本发明的元件芯片是具备具有元件区域的第1面、与第1面相反一侧的第2面和将第1面以及第2面相连的侧面的元件芯片，侧面由第1保护膜包覆，第2面由第2保护膜包覆，第2保护膜的厚度大于所述第1保护膜的厚度。
根据本发明，能够防止芯片表面的损伤、缺口的发生。
附图说明
图1A是本发明的一实施方式的元件芯片的制造方法的工序说明图，是表示分离前的基板的剖视图。
图1B是本发明的一实施方式的元件芯片的制造方法的工序说明图，是表示准备工序的剖视图。
图1C是本发明的一实施方式的元件芯片的制造方法的工序说明图，是表示进行等离子体处理对基板进行分割的工序的剖视图。
图2A是本发明的一实施方式的元件芯片的制造方法的工序说明图，是表示灰化工序的剖视图。
图2B是本发明的一实施方式的元件芯片的制造方法的工序说明图，是表示等离子体处理工序的剖视图。
图3是在本发明的一实施方式的元件芯片的制造方法中使用的等离子体蚀刻装置的结构说明图。
图4是通过本发明的一实施方式的元件芯片的制造方法而制造的元件芯片的结构说明图。
图5是通过本发明的一实施方式的元件芯片的制造方法而制造的元件芯片的保持状态的说明图。
标号说明
1 基板
1a 第1面
1b 第2面
1c 分割区域
2 元件部
2a 元件区域
3 耐蚀刻层
4 载体
10 元件芯片
10a 第1面
10b 第2面
10c 侧面
12b 第2保护膜
12c 第1保护膜
具体实施方式
接下来参照附图对本发明的实施方式进行说明。首先参照图1～图4对本实施方式的元件芯片的制造方法进行说明。在此所示的元件芯片的制造方法是如下的制造方法，即，将具备具有由分割区域划分的多个元件区域的第1面和与该第1面相反一侧的第2面的基板按分割区域进行分割，来形成多个元件芯片。
如图1A所示，基板1是制成具有元件部2的多个元件芯片10(参照图1C)的晶片状的基板。在基板1中形成元件部2的元件面即第1面1a上，设定了由分割区域1c划分的多个元件区域2a。基板1被送往用于制造元件芯片的准备工序，如以下说明的那样，进行基于载体(carrier)4的支承和掩膜形成。作为载体4，使用粘合片、支承基板等能够固定并处理较薄且容易挠曲的基板1的载体。
在该准备工序中，如图1B所示，基板1的第1面1a侧被支承于载体4的保持面4a，并且在第2面1b由在等离子体切割中作为掩膜而发挥作用的抗蚀剂掩膜、表面保护膜等来形成耐蚀刻层3。即，在第2面1b，形成耐蚀刻层3，使得覆盖与元件区域2a对置的第2面1b的区域并且使与分割区域1c对置的第2面1b的区域1d露出。
在这样进行了准备工序后，为了对支承于载体4的基板1实施等离子体处理而将载体4送往等离子体处理工序。参照图3对在该等离子体处理工序中使用的等离子体蚀刻装置20的结构进行说明。在图3中作为真空容器的腔室21的内部是用于进行等离子体处理的处理室21a，在处理室21a的底部配置有对支承了处理对象即基板1的载体4进行载置的台架22。在腔室21的顶部的上表面，配置有作为上部电极的天线23，天线23与第1高频电源部24电连接。处理室21a内的台架22还具有作为用于等离子体处理的下部电极的功能，台架22与第2高频电源部25电连接。
在腔室21，经由排气口21c而连接有真空排气部27，通过驱动真空排气部27，从而将处理室21a内进行真空排气。而且处理室21a经由气体导入口21b而连接有等离子体产生用气体供给部26。在本实施方式所示的等离子体蚀刻装置20中，根据等离子体处理的目的，能够选择性地提供多种等离子体产生用气体。在此，作为等离子体产生用气体的种类，能够选择第1气体26a、第2气体26b、第3气体26c以及灰化(ashing)用气体26d。
作为第1气体26a，使用SF6、C4F8等以硅为对象的蚀刻效果优异的气体。在本实施方式中，第1气体26a用于产生通过等离子体蚀刻来分割基板1的第1等离子体P1。作为第2气体26b，使用C4F8、C2F6、CF4、C6F6、C6F4H2、CHF3、CH2F2等氟化碳和氦的混合气体。这些气体用作通过等离子体处理来形成皮膜的等离子体CVD用的气体，在本实施方式中，以在将基板1分割得到的元件芯片10的侧面形成保护膜为目的而使用。另外，氦的流量相对于混合气体的总流量的比率可根据气体种类的组合来适当设定。作为例示值，氦相对于混合气体的总流量的比率能够列举10％～80％。
作为第3气体26c，使用氧气、氩气等物理性蚀刻效果优异的气体。在本实施方式中，用于去除前述的保护膜当中的不需要的部分的溅射用途。而且，灰化用气体26d为氧气，在本实施方式中，以去除结束掩膜功能后的耐蚀刻层3等树脂膜为目的来使用。
在基于等离子体蚀刻装置20的等离子体处理中，首先将处理对象的基板1与载体4一起载置在台架22上，驱动真空排气部27对处理室21a内进行真空排气。与此同时，通过等离子体产生用气体供给部26向处理室21a内提供与等离子体处理的目的相应的等离子体产生用气体，来维持于规定压力。而且，在该状态下通过第1高频电源部24向天线23提供高频功率，由此在处理室21a内产生与所提供的等离子体产生用气体的种类相应的等离子体。此时，通过第2高频电源部25对作为下部电极的台架22施加偏置电压，由此能够对在处理室21a内产生的等离子体发挥促进向台架22的方向的入射的偏置作用，能够提高向希望的特定方向的等离子体处理效果来进行各向异性蚀刻。
在等离子体处理工序中，首先执行基于使用了前述的第1气体26a的第1等离子体P1的处理。如图1C所示，通过使基板1的第2面1b暴露于上述的第1等离子体P1，从而将未被耐蚀刻层3覆盖的区域1d(参照图1B)的基板1蚀刻到在该基板1的深度方向上达到第1面1a(参照箭头e)，形成将各元件芯片10隔开的蚀刻槽11(参照图2A)，将基板1分割为单片的元件芯片10。即，成为具备在基板1的状态下为第1面1a的第1面10a、为第2面1b的第2面10b以及将第1面10a和第2面10b连结的侧面10c的元件芯片10彼此空开间隔保持在载体4上的状态(分割工序)。
另外，在本实施方式中，设定分割区域1c以及耐蚀刻层3的尺寸，使得对该分割工序中的蚀刻槽11的宽度B即载体4上相邻的单片的元件芯片10相互的间隔与蚀刻槽11的深度D的比率进行表示的宽高(aspect)比(D/B)成为规定范围的值(例如5以上～100以下)(参照图2A)。具体而言，例如，在蚀刻槽11的深度D为100μm的情况下，将蚀刻槽11的宽度B(即分割区域1c的宽度)设定为1μm以上且20μm以下。另外，通常，蚀刻槽11的深度D的范围为20μm以上且800μm以下，蚀刻槽11的宽度B的范围为4μm以上且100μm以下。
分割工序中的蚀刻条件能够根据基板1的材质来适当选择。在基板1为硅基板的情况下，在分割工序中的蚀刻中，能够使用所谓博世(Bosch)工艺。在博世工艺中，通过依次反复沉积膜沉积步骤、沉积膜蚀刻步骤和硅蚀刻步骤，从而能够将未被耐蚀刻层3覆盖的区域1d在基板的深度方向上垂直掘进。
作为沉积膜沉积步骤的条件，例如，作为原料气体而以150～250sccm提供C4F8的同时，将处理室21a内的压力调整为15～25Pa，将从第1高频电源部24向天线23的投入功率设为1500～2500W，将从第2高频电源部25向下部电极的投入功率设为0W，并将处理时间设为5～15秒即可。作为沉积膜蚀刻步骤的条件，例如，作为原料气体而以200～400sccm提供SF6的同时，将处理室21a内的压力调整为5～15Pa，将从第1高频电源部24向天线23的投入功率设为1500～2500W，将从第2高频电源部25向下部电极的投入功率设为100～300W，并将处理时间设为2～10秒即可。另外，sccm是表示气体的流量的单位，1sccm表示在一分钟流过1cm3的标准状态(0℃、1个大气压)的气体。
作为硅蚀刻步骤的条件，例如，作为原料气体而以200～400sccm提供SF6的同时，将处理室21a内的压力调整为5～15Pa，将从第1高频电源部24向天线23的投入功率设为1500～2500W，将从第2高频电源部25向下部电极的投入功率设为50～200W，并将处理时间设为10～20秒即可。而且，在这些条件下，反复进行沉积膜沉积步骤、沉积膜蚀刻步骤以及硅蚀刻步骤，由此能够以10μm/分钟的速度掘进硅基板。
之后，进行将单片的元件芯片10中覆盖了第2面10b的状态的耐蚀刻层3去除的灰化。即，如图2A所示，在等离子体蚀刻装置20中在处理室21a内产生使用了灰化用气体26d的灰化用等离子体，通过灰化来去除以树脂为主要成分的耐蚀刻层3。由此，成为分割成单片的元件芯片10的第2面10b露出的状态。
灰化的条件能够根据耐蚀刻层3的材料来适当选择。例如，在耐蚀刻层3为抗蚀剂膜的情况下，作为原料气体而以150～250sccm供氧、以0～50sccm提供CF4的同时，将处理室21a内的压力调整为5～15Pa，将从第1高频电源部24向天线23的投入功率设为1500～2500W，并将从第2高频电源部25向下部电极的投入功率设为0～30W即可。在该条件下能够以1μm/分钟左右的速度去除耐蚀刻层3。
接着在上述的分割工序之后，执行保护膜形成工序。即，在等离子体蚀刻装置20中，在处理室21a内，产生使用了作为氟化碳和氦的混合气体的第2气体26b的第2等离子体P2，如图2B所示，在载体4上彼此空开间隔保持的状态下，使元件芯片10暴露于第2等离子体P2。由此，在元件芯片10的侧面10c形成第1保护膜12c，并且在第2面10b形成第2保护膜12b。
这些保护膜由于是以抑制在将元件芯片10直接与封装基板等进行接合的安装过程中的导电性材料的爬升、并且防止安装用的处理时的元件表面的损伤、缺口等损坏为目的而形成的，因此期望其吸湿性小且组成致密。在本实施方式中，作为用于形成这些保护膜的第2等离子体P2的原料气体，由于使用氟化碳和氦的混合气体，因此形成包含氟和碳的氟碳膜作为保护膜，能够形成吸湿性小、组成致密并且密接性优异的保护膜。另外在该保护膜形成工序中，对载置载体4的台架22(参照图3)施加高频偏置。由此，能够促进向元件芯片10的离子的入射，能够形成更致密且密接性高的保护膜。
进而在本实施方式中，为了防止安装用的处理时例如通过夹具等吸附保持工具来保持元件芯片10时的元件表面的损坏，对保护膜形成条件进行设定，使得形成于元件芯片10的保持面即第2面10b的第2保护膜12b的厚度大于形成于侧面10c的第1保护膜12c的厚度。
作为用于使第2保护膜12b的厚度大于第1保护膜12c的厚度的保护膜形成条件，在本实施方式中，将保护膜形成工序中的处理室21a内的压力以及由图2A所示的蚀刻槽11的宽度B与深度D的比率(D/B)定义的宽高比设定为规定范围的值。
作为处理室21a内的压力条件，例如作为原料气体而以150sccm提供C4F8、以50sccm提供He的同时，将处理室21a内的压力调整为5～25Pa。而且，在该条件下，将从第1高频电源部24向天线23的投入功率设为1500～2500W，并将从第2高频电源部25向下部电极的投入功率设为50～150W。通过这样将处理压力设定为高压条件，从而获得如下效果，即，基于等离子体的反应生成物难以进入到相邻的元件芯片10间的间隙，相对于在侧面10c沉积的第1保护膜12c，使形成于第2面10b的第2保护膜12b的厚度较大。此时，通过将由蚀刻槽11的宽度B与深度D的比率(D/B)定义的宽高比设定为规定范围(例如5～100)，从而能够进一步提高上述效果。
图4示出了通过这样的制造过程而制造的元件芯片10。元件芯片10构成为具备：具有与元件部2对应的元件区域2a(参照图1A)的第1面10a；与第1面10a相反一侧的第2面10b；和将第1面10a以及第2面10b相连的侧面10c。而且侧面10c由第1保护膜12c包覆，第2面10b由第2保护膜12b包覆。在此，第2保护膜12b的厚度t2大于第1保护膜12c的厚度t1(例如厚度t2为厚度t1的3倍以上)。
图5示出了在安装过程等的处理中通过夹具13来吸附保持这种结构的元件芯片10的状态。夹具13构成为在具有吸引孔13b的轴部13a的下端部，设置了凸缘状的保持部13c。在保持部13c的下表面，形成了锥形的保持面13d，在由夹具13保持元件芯片10时，使第2面10b侧抵接于保持面13d从吸引孔13b进行真空吸引。通过该真空吸引力，从而元件芯片10被夹具13保持。
在该元件芯片10的保持状态下，在第2面10b形成有比侧面10c的第1保护膜12c的厚度t1大的足够的厚度t2的第2保护膜12b。由此，对于元件芯片10被推压于保持面13d所形成的外力，第2面10b侧的边缘由第2保护膜12b保护。因此，能够有效地防止在安装过程等的处理中在元件芯片10的芯片表面发生损伤、缺口等损坏。
如上述说明的那样，在本实施方式所示的元件芯片的制造方法中，在等离子体处理工序中通过将基板1暴露于第1等离子体P1从而将基板1分割为元件芯片10之后，在通过将这些元件芯片10暴露于以氟化碳和氦的混合气体的混合气体为原料气体的第2等离子体，从而形成覆盖侧面10c以及第2面10b的保护膜的保护膜形成工序中，设定保护膜形成条件使得第2面10b的第2保护膜12b的厚度t2大于侧面10c的第1保护膜12c的厚度t1。由此，能够在安装过程等中保护芯片表面不受作用于元件芯片10的第2面10b的外力损坏，能够防止芯片表面的损伤、缺口的发生。
本发明的元件芯片的制造方法以及元件芯片具有能够防止芯片表面的损伤、缺口的发生这样的效果，在将具有多个元件区域的基板按照每个元件区域进行分割来制造元件芯片的领域中非常有用。

Claims (3)

1.一种元件芯片的制造方法，将具备具有由分割区域划分的多个元件区域的第1面和与所述第1面相反一侧的第2面的基板按所述分割区域进行分割来形成多个元件芯片，所述元件芯片的制造方法包括：
准备工序，准备所述第1面侧被支承于载体、并且形成了耐蚀刻层使得覆盖与所述元件区域对置的所述第2面的区域并且使与所述分割区域对置的所述第2面的区域露出的所述基板；和
等离子体处理工序，在所述准备工序之后，对支承于所述载体的所述基板实施等离子体处理，
所述等离子体处理工序包括：
分割工序，通过使所述第2面暴露于第1等离子体，从而将未被所述耐蚀刻层覆盖的区域的所述基板蚀刻到在该基板的深度方向上达到所述第1面来将所述基板分割为元件芯片，成为具备所述第1面、所述第2面以及将所述第1面与所述第2面连结的侧面的元件芯片彼此空开间隔保持在所述载体上的状态；和
保护膜形成工序，在所述分割工序之后，在彼此空开间隔保持在所述载体上的状态下使所述元件芯片暴露于第2等离子体，由此在所述元件芯片的所述侧面形成第1保护膜，并且在所述第2面形成第2保护膜，
在所述保护膜形成工序中，设定保护膜形成条件使得所述第2保护膜的厚度大于所述第1保护膜的厚度，
所述分割工序和所述保护膜形成工序在等离子体蚀刻装置具备的相同处理室内进行。
2.根据权利要求1所述的元件芯片的制造方法，所述第1保护膜以及第2保护膜为氟碳膜。
3.根据权利要求2所述的元件芯片的制造方法，用于生成所述第2等离子体的保护膜形成用气体包含氟化碳。
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