CN1771599A - 面装配型电子部件及其制造方法 - Google Patents

面装配型电子部件及其制造方法 Download PDF

Info

Publication number
CN1771599A
CN1771599A CNA2005800002735A CN200580000273A CN1771599A CN 1771599 A CN1771599 A CN 1771599A CN A2005800002735 A CNA2005800002735 A CN A2005800002735A CN 200580000273 A CN200580000273 A CN 200580000273A CN 1771599 A CN1771599 A CN 1771599A
Authority
CN
China
Prior art keywords
electrode terminal
mentioned
terminal sheet
electronic unit
coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800002735A
Other languages
English (en)
Other versions
CN100454530C (zh
Inventor
小早川正彦
前田雅秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN1771599A publication Critical patent/CN1771599A/zh
Application granted granted Critical
Publication of CN100454530C publication Critical patent/CN100454530C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

本发明提供一种电子部件，其至少包括一组的电极端子片(2、3)和已对该一组的电极端子片进行了电气连接的半导体元件(4)，用合成树脂制的封装体(6)密封其全体，使得上述各个电极端子片的下表面中的一部分在该封装体的下表面上露出，其中，采用在上述封装体的侧面上，将合成树脂制的被覆层(11)形成为使得将从上述电极端子片向外一体地延伸的连接引线片的前端上的切断面被覆起来的方式，来消除因上述连接引线片的前端上的切断面露出来所产生的弊端。

Description

面装配型电子部件及其制造方法
技术领域
本发明涉及通过焊接而面装配在印刷电路基板等上的二极管或者晶体管等的电子部件中的、该电子部件的各电极端子片的一部分在该电子部件的封装体的下表面上作为焊接面而露出来的电子部件及其制造方法。
背景技术
在现阶段，就这种面装配型的电子部件1’而言，在专利文献1的图13中有所揭示，而且，如图18～图20所示那样构成。
也就是说，该面装配型的电子部件1’是这样构成的，即，在该一个电子部件1’中，将半导体芯片等的半导体元件4’装载到构成一组的一个电极端子片2’和两个电极端子片3’中的一个电极端子片2’的上表面上，通过由金属丝5’进行的引线接合(wire bonding)等来使该半导体元件4’与上述其它两个电极端子片3’之间电气连接，通过合成树脂制的封装体6’来密封其全体，使得上述各个电极端子片2’、3’的一部分的下表面在该封装体6’的下表面上作为焊接用的装配面7’、8’而露出。
此外，在制造上述现有技术的电子部件1’时，如在专利文献1中所述的那样，采用的是下述方法，即，以通过连接引线片9’、10’而将该各个电极端子片2’、3’的彼此间一体地连接并支撑在排列配置有多个上述电子部件1’的部位上的方式，而在图未示出的金属板制的引线框上设置构成制造目的的电子部件1’之一的至少一组的该各个电极端子片2’、3’，相对于该各一组的电极端子片2’、3’进行上述半导体元件4’的装载，通过金属丝5’来进行引线接合，然后，再进行由合成树脂制作的封装体6’的连续自动送进成型(transfer molding)，然后，通过在上述封装体6’的侧面的部位切断上述连接引线片9’、10’，来将上述引线框切离成上述各个电子部件1’中的每一个。
专利文献1；(日本专利)特开2002-222906号公报
发明内容
但是，在该现有技术中，就一体地连接并支撑上述各个电极端子片2’、3’的彼此间的连接引线片9’、10’而言，除了要做成为较窄宽度之外，还要采用通过对引线框进行部分蚀刻处理等而使其厚度变薄的办法，以便易于进行该连接引线片9’、10’的在上述封装体6’的侧面部位的切断，但是，结果却变成在上述封装体6’的侧面上露出上述各个连接引线片9’、10’的切断面。
如上所述，因为上述各个连接引线片9’、10’的切断面在封装体6’的侧面上会露出来，所以存在着下述问题：
i).当相对印刷电路基板等焊接装配上述构成的电子部件1’时，在该电子部件1’的上述各个连接引线片9’、10’的切断面与印刷电路基板等的布线图形之间，发生焊料桥接(solder bridge)的可能性大。
ii).在相对印刷电路基板等排列并焊接装配多个上述构成的电子部件1’时，除了在相邻的电子部件1’的各个连接引线片9’、10’的切断面的彼此间存在着发生电气放电的可能性之外，在进行该焊接装配时，在相邻的电子部件1’的各个连接引线片9’、10’的切断面的彼此间，由于存在着形成焊料桥接的可能性，所以使得必须加宽上述电子部件1’的间距(pitch)间隔，因此不能提高每单位面积的可装配个数，即不能提高装配密度。
iii).由于上述各连接引线片9’、10’的切断面露出，所以不仅在该切断面上会发生腐蚀，而且在上述封装体6’的内部的耐湿性也将降低。
本发明的目的在于提供一种解决了这些问题的电子部件及其制造方法。
为了实现该目的，本发明的电子部件，如第一方面所述，其特征在于：
至少包括一组的电极端子片和相对该一组的电极端子片电气连接的半导体元件，通过合成树脂制的封装体来密封所述各个电极端子片和半导体元件的全体，使得所述各个电极端子片的下表面中的至少一部分在该封装体的下表面上作为焊接用的装配面露出而构成电子部件，其中，
在所述封装体的侧面上，以被覆从所述电极端子片向外一体延伸的连接引线片的前端上的切断面的方式而形成合成树脂制的被覆层。
此外，本发明的电子部件，如第二方面所述，其特征在于：
在上述第一方面中，使所述封装体的侧面中的所述连接引线片的前端上的切断面露出的部分比所述侧面更凹进去，在该凹进去的部分上形成所述被覆层。
此外，本发明的电子部件，如第三方面所述，其特征在于：
在上述第一方面中，将所述被覆层中的所述封装体的下表面的部分做成为向斜上方倾斜的倾斜面。
其次，本发明的制造方法，如第四方面所述，其特征在于，包括：
在金属板制的所述引线框上，以在排列配置有多个所述电子部件的各个部位上、通过连接引线片而一体连接该各个电极端子片的彼此间的方式，来设置构成制造目的的电子部件之一的至少一组的电极端子片的工序；
以使半导体元件电气连接到所述引线框的各一组的电极端子片上的方式而进行的供给工序；
在所述引线框上，设置密封所述各个电极端子片和各个半导体元件的全体的合成树脂制的盘状体，使得所述各个电极端子片的下表面中的至少一部分在该盘状体的下表面上作为焊接用的装配面而露出的工序；
在所述盘状体的下表面中的所述各个电子部件之间的部分上，将所述开口沟刻设到切断所述连接引线片的深度的工序；
向所述开口沟内填充被覆层用的合成树脂的工序；和
通过切断所述盘状体中的所述开口沟内的部分，使得所述合成树脂的一部分在该开口沟内的左右两侧上作为被覆层而残留下来，这样来分割成所述各个单独的电子部件的工序。
此外，本发明的制造方法，如第五方面所述，其特征在于：
在上述第四方面所述的构成中，向所述开口沟内填充被覆层用的合成树脂的工序，是使该合成树脂的表面形成为圆拱状地凹下去的形状的工序。
再有，本发明的制造方法，如第六方面所述，其特征在于：在第四或者第五方面中，所述开口沟的沟宽尺寸，是该开口沟的深度尺寸的1～2倍。
此外，本发明的制造方法，如第七方面所述，其特征在于：
在上述第四方面的讲述中，以所述盘状体的下表面形成为朝上那样地将所述盘状体翻过来的方式来进行向所述开口沟内填充被覆层用合成树脂的工序。
发明的效果
如上所述，通过在所述封装体的侧面上，形成合成树脂制的被覆层，使得被覆从所述电极端子片向外一体地延伸的连接引线片的前端上的切断面，而可以用封装体和在其侧面上形成的被覆层来将上述连接引线片的全体完全地密封起来。
因此，在将电子部件焊接装配到印刷电路基板等上时，就可以可靠地防止在该电子部件中的焊接面用的装配面以外的部分与印刷电路基板之间发生焊料桥接。
而且，在将上述多个电子部件排列装配到印刷电路基板等上时，由于可以用上述被覆层可靠地减少在相邻的电子部件彼此间发生电气放电的可能和发生焊料桥接的可能，所以可以将上述电子部件的间距间隔形成得较窄，从而可以提高装配密度。
除此之外，通过所述被覆膜，在能够可靠地防止在上述连接引线片的切断面上发生锈等的腐蚀的同时，还可以可靠地提高上述封装体的内部的耐湿性。
在该情况下，就如在上述第二方面中所述的那样，通过使所述封装体的侧面中的所述连接引线片的前端上的切断面露出的部分比所述侧面更凹进去，而在该凹进去的部分上形成所述被覆层，来避免上述被覆层从封装体的侧面突出，因此，通过形成被覆层而可以避免进一步的大型化和重量的增加。
此外，就如第三方面所述的那样，通过使上述被覆层中的封装体的下表面的部分变成为朝上斜的倾斜面，而使得在焊接装配到印刷电路基板等上时的焊料突起，比起不设置倾斜面的情况变得更易于从外侧观看，因此可以可靠而且容易地进行因焊料突起的有无而产生的焊接良否的判别。
另一方面，若采用第四方面所述的制造方法，则由于可以通过开口沟的刻设、向该开口沟内进行的上述被覆层用的合成树脂的填充以及在上述开口沟内的部分处的切断，而能够可靠地实现变成为用一块引线框，在其封装体的侧面上形成被覆连接引线片的切断面的被覆层的形态的同时来制造多个电子部件，因此可以用低价格制造多个上述第二方面所述构成的电子部件。
此外，若采用第五方面所述的制造方法，则如第二方面所述那样，由于在向上述开口沟内填充合成树脂时可以同时使上述被覆层中的封装体的下表面的部分变成为朝上斜的倾斜面，所以可以避免将其做成为倾斜面所需的成本的上涨。
再有，若采用第六方面所述的制造方法，则具有这样的优点：由于可以可靠地而且容易地进行向上述开口沟内填充合成树脂，而不会增大该开口沟的沟宽尺寸，因而在各个电子部件的彼此间不会增大间隔，因此不会导致可以用一块引线框同时制作的电子部件的个数的减少，而可以进一步减低造价。
除此之外，若采用第七方面所述的制造方法，则可以容易地进行合成树脂向开口沟内的填充。
附图说明
图1是在本发明的制造方法中使用的引线框的平面图。
图2是图1的II-II线的剖面图。
图3是本发明的制造方法的第一工序的示意图。
图4是图3的主要部分的放大平面图。
图5是本发明的制造方法的第二工序的示意图。
图6是本发明的制造方法的第三工序的示意图。
图7是图6的VII-VII线的剖面图。
图8是本发明的制造方法的第四工序的示意图。
图9是图8的IX-IX线的剖面图。
图10是本发明的制造方法的第五工序的示意图。
图11是图10的XI-XI线的剖面图。
图12是本发明的实施方式的电子部件的纵剖正面图。
图13是图12的XIII-XIII线的剖面图。
图14是图12的XIV-XIV线的剖面图。
图15是图12的底视图。
图16的本发明的实施方式的电子部件的立体图。
图17是焊接装配本发明的实施方式的电子部件时的图。
图18的现有技术的电子部件的纵剖正面图。
图19是图18的XIX-XIX线的剖面图。
图20是现有技术的电子部件的立体图。
标号说明：
1电子部件；2、3电极端子；4半导体元件；5金属线；6封装体；6a封装体的下表面；7、8焊接用的装配面；9、10连接引线片；11被覆层；12、13电镀层；A引线框；A1纵切断线；A2横切断线；B盘状体；C开口沟；D合成树脂。
具体实施方式
以下，根据附图对本发明的实施方式进行说明。
图4～图16表示的是本实施方式的制造方法。
就该实施方式的制造方法而言，首先，如图1所示，准备形成为在排列成纵向以及横向矩阵状的状态下可以同时制造多个制造目的的电子部件1的大小的金属板制的引线框A，以经由变成较窄宽度的连接引线片9、10将这些各个电极端子片2、3的彼此间一体连接起来的方式，通过冲压加工，将构成一组的一个电极端子片2和两个电极端子片3设置在该引线框A中的由纵向切断线A1和横向切断线A2所划分的各个电子部件1中的每一个电子部件的部位上。
在该情况下，对于上述各个电极端子片2、3的一部分和上述各个连接引线片9、10来说，通过半蚀刻处理等而使相对上述引线框A的下表面的部分构成为薄的板厚。
接着，如图3和图4所示，在上述引线框A的一方的各个电极端子片2的上表面上，进行半导体芯片等的半导体元件4的芯片焊接(diebonding)和该半导体元件4与另一方的各个电极端子片3之间的通过金属丝5进行的引线接合。
接着，相对上述引线框A，如图5所示，采用连续自动送进成型来设置环氧树脂等的热硬化性合成树脂的盘状体B，使得通过该盘状体B将各个电极端子片2、3和半导体元件4以及金属丝5的全体都密封起来。
在该盘状体B的连续自动送进成型时，在该盘状体B的下表面B1上，上述各个电极端子片2、3的下表面中的板厚度未变薄的部分、即上述各个电极端子片2、3的至少一部分的下表面，构成为作为焊接用的装配面7、8而露出来。
在该状态下，在通过沿着这些纵向切断线A1和横向切断线A2延伸切断在上述盘状体B中的上述纵向切断线A1和横向切断线A2的部位，而分割成多个电子部件1的情况下，在各个电子部件1的侧面上，上述各个连接引线片9、10的切断面露出。
因此，在本发明中，如图6和图7所示，将上述引线框A翻过来，以使上述盘状体B的下表面B1变为朝上，在该状态下，以沿着上述纵向切断线A1和横向切断线A2延伸的方式，而通过使用适宜的加工工具等所进行的切削加工等，在上述盘状体B的下面B1中的上述各电子部件1之间的部分、即在上述纵向切断线A1和横向切断线A2的部位上，刻设出沟的宽度尺寸为W的开口沟C。
在该情况下，通过该开口沟C的刻设来使上述开口沟C中的从上述下表面B1算起的深度尺寸H变成为切断上述各个连接引线片9、10的深度尺寸。
因此，上述连接引线片9、10的切断面在上述开口沟C内在左右两侧面露出。
接着，在上述盘状体B的上述各个开口沟C内，如图8和图9所示，与上述盘状体B相同，使环氧树脂等那样的热硬化性的合成树脂D在以液体的状态填充之后硬化。
在以液体的状态下填充该合成树脂D时，采用使该合成树脂D的填充量比上述各个开口沟C的内部容积恰好少适宜量等的手段的办法，而使该合成树脂D的上表面D1变成为中低状地凹进去的形状。
接着，如图10和图11所示，通过以适宜宽度尺寸S的切片刀(dicingcutter)(未示出)等、沿着上述纵向切断线A1和横向切断线A2来切断在上述盘状体B中的上述纵向切断线A1和横向切断线A2的部位，而将上述盘状体B分割成多个单独的电子部件1。
在进行该切断的分割时，通过使该切断宽度尺寸S比上述开口沟C的沟宽尺寸W窄适宜的尺寸，而在切断后，形成为在上述开口沟C内的左右两侧面上，使上述合成树脂D的一部分作为适宜厚度T的被覆层11而残留下来的结构。
因此，在上述开口沟C内的左右两侧面上残留下来的上述被覆层11，将上述各连接引线片9、10的切断面被覆起来。
接着，通过对多个上述各电子部件1施行滚筒电镀(barrel plating)的电镀处理的办法，而在从各个电子部件1的表面上露出来的上述装配面7、8的表面上形成如锡或者焊料那样的焊接性优良的金属的电镀层12、13，通过这样，而形成电子部件1的完成品。
其中，形成该电镀层12、13的工序，当然也可以在将上述盘状体B切断成各个单独的电子部件1的工序之前，例如在形成上述盘状体B之后进行。
经过这样工序而制造出来的电子部件1，如图12～16所示，其构成为包括一组的电极端子片2、3，和已电气连接到该一组的电极端子片2、3上的半导体元件4，通过合成树脂制的封装体6对该一组电极端子片2、3和半导体元件4的全体进行密封，使得上述各个电极端子片2、3中的至少一部分的下表面在该封装体6的下表面6a上作为焊接用的装配面7、8而露出，而且，在上述封装体6的侧面上，形成合成树脂制的被覆层11，使其被覆从上述各个电极端子片2、3向外一体延伸的电极端子片9、10的前端上的切断面。
也就是说，由于可以借助于封装体6和在其侧面上形成的被覆层11而将上述连接引线片9、10完全地密封起来，而可以消除在印刷电路基板上焊接装配时，在焊接用装配面以外的部分与印刷电路基板等之间发生焊料桥接的可能，而且，在将其多个排列起来进行焊接装配时，可以消除在相邻的之间发生电气放电和发生焊料桥接的可能，除此之外，可以可靠地防止在上述连接引线片9、10的切断面上发生锈等腐蚀，同时，还可以可靠地提高在上述封装体6的内部的耐湿性。
此外，若采用上述的制造方法，则可以做成为这样的构成：使上述封装体6的侧面中的上述各个连接引线片9、10的前端上的切断面露出来的部分，比别的部分恰好凹进去一个尺寸T，在该部分上将上述被覆层11形成为使得该被覆层11的表面不会从封装体6的侧面突出出来。
再有，若采用上述的制造方法，则在上述被覆层11中的上述封装体6的下表面6a的部分上，在向开口沟C内填充该被覆层11用的合成树脂D时，通过使该合成树脂D的上表面D1形成为中低状地凹进去的形状，而能够形成朝上倾斜的倾斜面11a。
该朝上倾斜的倾斜面11a的存在，如图17所示，使得在将电子部件1焊接装配到印刷电路基板14上时，从外侧看而存在于其装配面7、8与印刷电路基板14的电极焊盘(pad)15之间的焊料突起16的情况就变得比不设置该倾斜面11a的情况下更为容易起来。
其中，对于上述的实施方式来说，虽然是将由一个电极端子片2与两个电极端子片3构成的一组的电极端子片设置到一个电子部件1上的情况，但是，本发明并不局限于此，在一个电子部件内，设置由一个电极端子片和一个电极端子片构成的一组的电极端子片的情况下，或者在由一个电极端子片与三个以上的电极端子片构成的一组的电极端子片的情况下，或者在一个电子部件上设置多组的电极端子片的情况下，也都可以应用。
此外，对于上述实施方式来说，虽然是将多个电子部件制造为在引线框上排列成纵向和横向方向的矩阵状的情况，但是，本发明并不局限于此，即便是将多个电子部件制造为的纵向或者横向方向上排列成一列的情况下，也同样可以应用。
然而，在以液体的状态向上述盘状体B的开口沟C内填充合成树脂D时，上述开口沟C内的沟宽尺寸W越大，就可以越容易地进行向该开口沟C内的合成树脂的填充。
但是，当增大上述开口沟C的沟宽尺寸W后，由于排列配设在引线框A上的电子部件1的彼此间的间隔间距，必须与该增大量相对应地展宽，故存在着可用一块引线框A制造的电子部件1的个数减少的问题。
根据本发明人等的实验，上述开口沟C的沟宽尺寸W，优选做成为该开口沟C的深度尺寸H的0.8～2倍。
也就是说，通过这样，就无须增大该开口沟C的沟宽尺寸W，因而无须在各个电子部件1的彼此间扩大间隔间距，因此，就能够可靠地而且容易地进行合成树脂D向上述开口沟C内的填充，而不会导致可用一块引线框同时制造的电子部件1的个数的减少。

Claims (7)

1.一种面装配型电子部件，其特征在于：
至少包括一组的电极端子片和相对该一组的电极端子片电气连接的半导体元件，通过合成树脂制的封装体来密封所述各个电极端子片和半导体元件的全体，使得所述各个电极端子片的下表面中的至少一部分在该封装体的下表面上作为焊接用的装配面露出而构成电子部件，其中，
在所述封装体的侧面上，以被覆从所述电极端子片向外一体延伸的连接引线片的前端上的切断面的方式而形成合成树脂制的被覆层。
2.根据权利要求1所述的面装配型电子部件，其特征在于：
使所述封装体的侧面中的所述连接引线片的前端上的切断面露出的部分比所述侧面更凹进去，在该凹进去的部分上形成所述被覆层。
3.根据权利要求1或2所述的面装配型电子部件，其特征在于：
将所述被覆层中的所述封装体的下表面的部分做成为向斜上方倾斜的倾斜面。
4.一种面装配型电子部件的的制造方法，其特征在于，包括：
在金属板制的引线框上，以在排列配置有多个所述电子部件的各个部位上、通过连接引线片而一体连接该各个电极端子片的彼此间的方式，来设置构成制造目的的电子部件之一的至少一组的电极端子片的工序；
以使半导体元件电气连接到所述引线框的各一组的电极端子片上的方式而进行的供给工序；
在所述引线框上，设置密封所述各个电极端子片和各个半导体元件的全体的合成树脂制的盘状体，使得所述各个电极端子片的下表面中的至少一部分在该盘状体的下表面上作为焊接用的装配面而露出的工序；
在所述盘状体的下表面中的所述各个电子部件之间的部分上，将所述开口沟刻设到切断所述连接引线片的深度的工序；
向所述开口沟内填充被覆层用的合成树脂的工序；和
通过切断所述盘状体中的所述开口沟内的部分，使得所述合成树脂的一部分在该开口沟内的左右两侧上作为被覆层而残留下来，这样来分割成所述各个单独的电子部件的工序。
5.根据权利要求4所述的面装配型电子部件的制造方法，其特征在于：
向所述开口沟内填充被覆层用的合成树脂的工序，是使该合成树脂的表面形成为圆拱状地凹下去的形状的工序。
6.根据权利要求4或5所述的面装配型电子部件的制造方法，其特征在于：
所述开口沟的沟宽尺寸，是该开口沟的深度尺寸的0.8～2倍。
7.根据权利要求4所述的面装配型电子部件的制造方法，其特征在于：
以所述盘状体的下表面形成为朝上那样地将所述盘状体翻过来的方式来进行向所述开口沟内填充被覆层用合成树脂的工序。
CNB2005800002735A 2004-06-08 2005-05-12 面装配型电子部件及其制造方法 Active CN100454530C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP170386/2004 2004-06-08
JP2004170386A JP3915992B2 (ja) 2004-06-08 2004-06-08 面実装型電子部品の製造方法

Publications (2)

Publication Number Publication Date
CN1771599A true CN1771599A (zh) 2006-05-10
CN100454530C CN100454530C (zh) 2009-01-21

Family

ID=35503377

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800002735A Active CN100454530C (zh) 2004-06-08 2005-05-12 面装配型电子部件及其制造方法

Country Status (6)

Country Link
US (2) US7781888B2 (zh)
JP (1) JP3915992B2 (zh)
KR (1) KR101130633B1 (zh)
CN (1) CN100454530C (zh)
TW (1) TWI374526B (zh)
WO (1) WO2005122251A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106048679A (zh) * 2016-05-30 2016-10-26 北京首钢微电子有限公司 一种集成电路的电镀方法
CN106560916A (zh) * 2015-10-01 2017-04-12 松下知识产权经营株式会社 元件芯片的制造方法以及元件芯片
CN110875530A (zh) * 2018-08-31 2020-03-10 日本航空电子工业株式会社 焊接部件

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3915992B2 (ja) * 2004-06-08 2007-05-16 ローム株式会社 面実装型電子部品の製造方法
JP4003780B2 (ja) * 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
JP4453711B2 (ja) * 2007-03-30 2010-04-21 Ｔｄｋ株式会社 薄膜部品及び製造方法
US20090042339A1 (en) * 2007-08-10 2009-02-12 Texas Instruments Incorporated Packaged integrated circuits and methods to form a packaged integrated circuit
JP5416975B2 (ja) * 2008-03-11 2014-02-12 ローム株式会社 半導体発光装置
JP5010693B2 (ja) * 2010-01-29 2012-08-29 株式会社東芝 Ｌｅｄパッケージ
JP5360425B2 (ja) * 2010-04-08 2013-12-04 株式会社村田製作所 回路モジュール、および回路モジュールの製造方法
US8373279B2 (en) * 2010-04-23 2013-02-12 Infineon Technologies Ag Die package
US8933548B2 (en) 2010-11-02 2015-01-13 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
KR101205970B1 (ko) * 2010-11-18 2012-11-28 주식회사 고영테크놀러지 브리지 연결불량 검출방법
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
TWI471989B (zh) * 2012-05-18 2015-02-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWD161897S (zh) 2013-02-08 2014-07-21 晶元光電股份有限公司 發光二極體之部分
USD847102S1 (en) 2013-02-08 2019-04-30 Epistar Corporation Light emitting diode
JP6634117B2 (ja) * 2013-04-16 2020-01-22 ローム株式会社 半導体装置
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
USD778847S1 (en) * 2014-12-15 2017-02-14 Kingbright Electronics Co. Ltd. LED component
USD778846S1 (en) * 2014-12-15 2017-02-14 Kingbright Electronics Co. Ltd. LED component
JP6476418B2 (ja) * 2016-02-04 2019-03-06 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法
JP6467592B2 (ja) * 2016-02-04 2019-02-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体
USD774476S1 (en) * 2016-02-25 2016-12-20 Kingbright Electronics Co. Ltd. LED component
JP6103094B2 (ja) * 2016-03-03 2017-03-29 大日本印刷株式会社 樹脂付リードフレーム、多面付ｌｅｄパッケージ、樹脂付リードフレームの製造方法およびｌｅｄパッケージの製造方法
US11538741B2 (en) * 2020-02-17 2022-12-27 Texas Instruments Incorporated Multi-chip module leadless package

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP3877402B2 (ja) 1997-11-28 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP2000077435A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
JP4809957B2 (ja) * 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP3686287B2 (ja) * 1999-07-14 2005-08-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4731021B2 (ja) 2001-01-25 2011-07-20 ローム株式会社 半導体装置の製造方法および半導体装置
US6437429B1 (en) * 2001-05-11 2002-08-20 Walsin Advanced Electronics Ltd Semiconductor package with metal pads
DE10202881B4 (de) * 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US6773961B1 (en) * 2003-08-15 2004-08-10 Advanced Semiconductor Engineering Inc. Singulation method used in leadless packaging process
JP3915992B2 (ja) * 2004-06-08 2007-05-16 ローム株式会社 面実装型電子部品の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106560916A (zh) * 2015-10-01 2017-04-12 松下知识产权经营株式会社 元件芯片的制造方法以及元件芯片
CN106560916B (zh) * 2015-10-01 2021-11-09 松下知识产权经营株式会社 元件芯片的制造方法
CN106048679A (zh) * 2016-05-30 2016-10-26 北京首钢微电子有限公司 一种集成电路的电镀方法
CN110875530A (zh) * 2018-08-31 2020-03-10 日本航空电子工业株式会社 焊接部件
CN110875530B (zh) * 2018-08-31 2021-04-20 日本航空电子工业株式会社 焊接部件

Also Published As

Publication number Publication date
WO2005122251A1 (ja) 2005-12-22
JP2005353700A (ja) 2005-12-22
US8106508B2 (en) 2012-01-31
US20100276808A1 (en) 2010-11-04
TWI374526B (en) 2012-10-11
KR101130633B1 (ko) 2012-04-02
JP3915992B2 (ja) 2007-05-16
US20070247821A1 (en) 2007-10-25
TW200601528A (en) 2006-01-01
KR20070020160A (ko) 2007-02-20
US7781888B2 (en) 2010-08-24
CN100454530C (zh) 2009-01-21

Similar Documents

Publication Publication Date Title
CN1771599A (zh) 面装配型电子部件及其制造方法
CN1151554C (zh) 半导体器件、其制造方法以及组合型半导体器件
CN1099711C (zh) 半导体器件及其制造方法
CN1266766C (zh) 半导体器件及其制造方法
CN1198335C (zh) 半导体装置
CN1901235A (zh) 面安装型光电断路器及其制造方法
CN1219321C (zh) 引线框及使用该引线框的树脂密封型半导体装置制造方法
CN1620725A (zh) 电气元件组件和制造方法
CN1842915A (zh) 面装配型电子部件及其制造方法
CN1501490A (zh) 电路装置及其制造方法
CN1516252A (zh) 制造半导体集成电路器件的方法
CN1192047A (zh) 半导体器件及其制造方法
CN1362733A (zh) 半导体装置及其制造方法、电路板以及电子设备
CN1742349A (zh) 面安装型固体电解电容器及其制造方法
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
CN100336217C (zh) 树脂密封型半导体器件及其制造方法
CN1531068A (zh) 电子装置及其制造方法
CN1441490A (zh) 半导体装置及其制造方法
CN1893127A (zh) 发光装置
CN1645600A (zh) 混合集成电路装置及其制造方法
CN1892979A (zh) 带反射镜安装衬底的制造方法
CN1192420C (zh) 半导体器件及其制造方法、电路基板及电子装置
CN101047171A (zh) 半导体装置
CN1866555A (zh) 发光二极管芯片封装体及其封装方法
CN1314119C (zh) 半导体装置及其制造方法、电路板和电子仪器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant