JP4809957B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造装置に関し、特に、ウェハの状態で半導体チップのパッケージ化を実現する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造業界においては、パッケージ化される一つの半導体装置を更に小型にするための努力が続けられている。半導体装置の小型化を実現するための最初の努力は、半導体チップ自体のサイズを小さくすることである。半導体チップを小さくすることによって、１枚のウェハから取得できるチップ数が増加して、その製造コストが引き下げられると共に、各素子間における電子の移動距離を短くすることができるので、その動作速度が向上する。微細加工技術の発達によって、同じ機能を有する半導体装置のチップサイズをより小さいものにすることが可能となった。現在の最先端のデザインルールは、0.25μｍ以下であり、これによれば、１つの半導体チップ上に2000万個以上のトランジスタを作り込むことが可能である。
【０００３】
半導体装置の小型化を実現するための次の努力は、内蔵する半導体チップのサイズに対して、これを封止するパッケージのサイズをできるだけ近いものとすることである。この努力に対する一つの成果として、チップサイズパッケージ(Chip Size Package:CSP)あるいはチップスケールパッケージ(Chip Scale Package)と呼ばれるタイプの半導体装置が生まれた。チップサイズパッケージは、半導体装置を実装する基板(以下、外部基板という)に対する接続端子(以下、外部接続端子)を、半導体チップの面上に２次元的に配置するなどして、パッケージのサイズをチップのサイズに近づけることに成功している。上記パッケージサイズを半導体チップのサイズに近づくよう小さくすることによって、その実装面積が小さくなると共に、チップ上の電極と外部接続端子とを結ぶ配線長が短くなり、これによって上記半導体チップ自体を小さくした場合と同様に、半導体装置の動作速度が向上した。
【０００４】
その一方で、パッケージサイズを小さくしても、あまり製造コストを下げられないという問題があった。これは、パッケージのプロセスは、ウェハから切り出した個々の半導体チップ毎に行われるため、パッケージサイズを小さくしても、そのプロセス工数は一定であり、その生産性に変化がないからである。
【０００５】
このような背景から、ウェハ状態のまま半導体チップをパッケージ化する技術(以下、ウェハレベルＣＳＰという)が提案され、各社により実用化に向けての開発が進められている。ウェハレベルＣＳＰは、個々の半導体チップをウェハから切り出す前の段階で、そのパッケージ化を施す半導体製造技術である。ウェハレベルＣＳＰにおいては、パッケージプロセスが、ウェハプロセスと一体にできるので、パッケージコスト、延いてはチップの製造コストを大幅に下げられる利点がある。ウェハレベルＣＳＰの更に詳細な内容については、「日経ＢＰ社刊 日経マイクロデバイス １９９８年８月号 ４４〜７１頁」を参照されたい。
【０００６】
【発明が解決しようとする課題】
ウェハレベルＣＳＰの一形態として、従来のチップサイズパッケージと同様に、ウェハ表面を樹脂で覆う構造のものがある。しかしながら、このような半導体装置では、樹脂は半導体チップの周囲を覆っていないので、従来のパッケージに比して封止信頼性が低下する。すなわち、ウェハと樹脂の線膨張係数差等に起因して、樹脂がウェハとの界面から剥離するおそれがある。また、このような半導体装置においても、半導体チップの実装面側に高い平坦度が要求され、上記形態の半導体装置に適した、歩留まりの良い実装面の平坦化技術が必要である。
【０００７】
従って、本発明の目的は、ウェハレベルＣＳＰと呼ばれる半導体装置において、樹脂封止の信頼性を向上させる製造方法を提供することにある。
【０００８】
また、本発明の別の目的は、上記半導体装置において、高精度で、歩留まりの良い実装面の平坦化技術を含む製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、以下の各工程を備える。すなわち、複数の半導体素子を形成したウェハであって、該各半導体素子の電極パッドがその表面に露出されたものを用意する工程と、上記ウェハ上に、上記各電極パッドと外部接続端子とを電気的に接続するための配線を形成する工程と、上記外部接続端子を配置する上記配線上の各位置に、導電性の支柱を形成する工程と、上記半導体素子の境界線に沿って、上記ウェハの表面に溝(好ましくはＶ字状のもの)を形成する工程であって、少なくとも該溝の開口幅がダイシング幅よりも広いものと、上記導電性の支柱の端面を露出させて、上記ウェハ上を樹脂で覆う工程と、上記露出された導電性の支柱の端面上に、上記外部接続端子を配置する工程と、上記半導体素子の境界線に沿って、上記ウェハをダイシングする工程とを備える。
【００１０】
上記ウェハ上を樹脂で覆う工程において、樹脂は、先に形成したウェハ上の溝内にも充填される。ウェハは上記溝の位置でダイシングされるので、溝内に充填された樹脂は、切り出された個々の半導体チップの側面の一部を覆う。この結果、半導体装置の封止の信頼性が向上する。
【００１１】
ここで、上記ウェハ表面を樹脂で覆う工程は、上記ウェハ表面に樹脂を略平滑に供給し、硬化させる工程と、上記硬化させた樹脂の表面を研削して、上記導電性の支柱の端面を露出させる工程とを更に備えることが好ましい。
【００１２】
上記樹脂の研削によって、導電性の支柱の端面を含む、樹脂表面の平坦化が容易に達成される。
【００１３】
また、上記配線を形成する工程の前に、上記ウェハの表面に、弾性樹脂の層を形成する工程と、上記半導体素子の境界線に沿う上記弾性樹脂の層の領域を除去する工程を更に備えることが好ましい。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って説明する。本実施形態に係る半導体装置の製造方法においては、半導体素子を形成したウェハの状態で、パッケージプロセスが実施され、最後にウェハをダイシングした段階で、パッケージ化された半導体装置が得られる。本実施形態に係る製造方法は、半導体素子を形成したウェハの表面に、必要な配線を施し、導電性の支柱を形成し、半導体素子の境界線に沿って溝を形成し、ウェハ表面を樹脂で封止し、外部接続端子である半田ボールを移載し、ウェハをダイシングして個々のパッケージを得る工程を含んでいる。これらの具体的な工程を、図１〜図３に沿って順次説明する。なお、当業者であれば、これらの図が、説明のためにデフォルメして示されていることが理解されるであろう。また、図では、ウェハの一部の断面(２つの半導体装置に対応するもの)のみが示されているが、図で示す各工程に従って、ウェハの全域に亘って以下に説明する処理が実施されることを理解するであろう。
【００１５】
図示した各工程に先立って、通常のウェハプロセスが実施され、シリコンウェハの表面上にマトリクス状に配列した半導体素子が形成される。ここでは、一つの半導体装置に対応して形成されるウェハ上の一つの回路パターンを半導体素子と呼ぶ。ウェハ表面には、各半導体素子から引き出された複数の電極パッドが露出され、後の工程で、各電極パッドと外部接続端子とが電気的に接続される。
【００１６】
本実施形態に係る最初の工程(Ａ)において、上記ウェハプロセスの工程で半導体素子を形成したウェハ１０の表面に、感光性ポリイミド樹脂の層１１が形成される。この層１１は、ウェハ１０の全域に亘り、一旦電極パッド１０ａを覆う。感光性ポリイミド樹脂の層１１は、比較的脆いシリコンウェハの表面を覆い、完成されたパッケージの外側から与えられる衝撃が、ウェハ表面に伝播するのを緩和する。次に、工程(Ｂ)で、フォトマスクを用いて、電極パッド１０ａに対応する領域及び半導体素子の境界線に沿う領域をマスクし、感光性ポリイミド樹脂を感光して、上記領域上のポリイミド樹脂をエッチング除去する。
【００１７】
次に、ウェハ上に金属配線を形成するために、工程(Ｃ)〜(Ｆ)を実施する。工程(Ｃ)において、イオンスパッタ法を用いてウェハ表面にチタンタングステン(TiW)を堆積させた後、クロム(Cr)、ニッケル(Ni)等でその上にバリアメタル１２を形成する。工程(Ｄ)で、その上に、配線を形成するためのレジスト１３をホトリソグラフィ技術により形成する。工程(Ｅ)で、銅(Cu)を、レジスト１３により露出されたバリアメタル上にめっきし、配線１４を形成する。工程(Ｆ)において、再度、イオンスパッタ法によりウェハ表面にチタンタングステン(TiW)を堆積させた後、金(Au)、パラジウム(Pd)その他の酸化し難い貴金属１５を上記配線１４上に蒸着する。
【００１８】
次に、導電性支柱としての銅バンプを形成するために、図２に示す工程(Ｇ)〜(Ｉ)を実施する。すなわち、工程(Ｇ)において、ホトリソグラフィ技術により、銅バンプを形成するためのレジスト１３’を、先のレジスト１３上に重ねて形成する。工程(Ｈ)において、レジスト１３’で形成される配線１４上の空間に、銅バンプ１６を形成する。一つの実施例で、銅バンプ１６は、銅(Cu)めっきを積層することによって、形成することができる。次に、工程(Ｉ)において、先の工程(Ｄ)及び工程(Ｇ)で施されたレジスト１３及び１３’を、除去する。以上の工程によって、配線１４上に銅バンプ１６を得る。
【００１９】
次に、配線１４を施した領域以外の金属層を除去するために、工程(Ｊ)〜(Ｌ)が実施される。工程(Ｊ)において、配線１４を施した領域上に、レジスト１７を形成した後、工程(Ｋ)において、エッチングにより配線１４の領域を除くウェハ上の表面の金属層が除去される。続く工程(Ｌ)において、レジスト１７が除去される。
【００２０】
次に、図３に示す工程(Ｍ)において、各半導体素子の境界線に沿ってＶ字状の溝１８を形成する。目的の溝形状に合わせた刃先を有するダイシングソー３０を制御して、所定深さの溝１８を得る。上記溝１８は、次の工程で供給されるパッケージ樹脂がここに流れ込んで、後に切り出される個々の半導体装置の外周の一部が、溝１８内の樹脂で囲まれるようにするための工夫である。上記溝の形状(Ｕ字状、方形状など)、深さ、溝の幅、開き角度等を決定する際には、上記目的、溝の形成が容易であるか否か、パッケージ樹脂の流れ込みが確実に行われるか否か等を考慮すべきである。一つの実施例で、この溝１８を、開き角度３０度、深さ180μmのＶ字状のものとした。形成される溝の共通する他の条件は、少なくとも上記溝の上部の幅が、後の工程で実施されるウェハのダイシングに用いられるダイシングソーの刃幅よりも広いものでなければならない。そうでなければ、ウェハのダイシング後に溝、延いては溝内の樹脂が、切り出された半導体装置の周囲に残らないからである。
【００２１】
次の工程(Ｎ)で、パッケージ用の樹脂１９がウェハ上に供給され、ウェハ表面の全域に均一に広げられる。均一に広げられた樹脂１９の表面の高さは、銅バンプ１６の高さよりも上にあり、ウェハ上の配線１４及び銅バンプ１６は、完全に樹脂１９内に埋まる。パッケージ樹脂１９をウェハ上に均一に供給するために、スピンコート法、スクリーン印刷法その他の樹脂の供給方法が採用できる。何れの方法を用いた場合にも、上記溝１８内に樹脂が確実に流れ込むことを保証する必要がある。一方で、何れの方法を用いた場合にも、後の工程の説明で明らかなように、樹脂１９表面の平坦度は、必ずしも高精度である必要はない。
【００２２】
次の工程(Ｏ)で、樹脂１９の表面全域をグラインダその他の研削装置を用いて研削する。研削は、少なくとも全ての銅バンプ１６の端面が上部へ露出するまで行う必要がある。安定して平滑な表面を得るために、銅バンプ１６を目的の高さよりも十分高いものに形成し、この工程で上記樹脂１９の研削と共に、銅バンプ１６を研削して目的の高さにすることが好ましい。一つの実施例において、本工程における研削後の銅バンプ１６の高さを100μmとした。
【００２３】
上記研削においては、露出される銅バンプ１６端面の表面仕上がりが特に重要である。端面のＳＡＷマーク、バリによって、後に実装される半田ボールの実装信頼性が低下することを回避する必要がある。良好な銅バンプ１６の端面を得るために、使用する研削装置の種類、使用条件を決定する。実施例では、刃面に超硬を用いたグラインダを下記条件で使用することによって、ＳＡＷマーク、バリのない良好な端面が得られた。
【００２４】
【表１】
Figure 0004809957
【００２５】
次に、工程(Ｐ)において、別の工程で作成された外部接続端子としての半田ボール２０を、上記各銅バンプ１６上に移載し、一括リフローにより固定する。最後に、工程(Ｑ)において、ダイシングソー３１を用いて、ウェハ１０をダイシングし、上記工程を経てパッケージ化された半導体装置３２を得る。ダイシングは、先の工程で形成された溝１８の中央で行われるので、分離された個々の半導体装置３２の実装面側の周囲には、本来の樹脂の厚みを超えて樹脂１９が至っている。これによって、半導体装置３２のチップ、すなわちシリコンの基板と実装面側の樹脂１９との一体性が高まる。
【００２６】
図４〜図６には、上記製造工程から選択された３つの工程におけるウェハの一部が拡大して示されている。図４は、図２の工程(Ｉ)における要部を拡大した図である。この図には、ウェハ１０上に、ポリイミド樹脂１１、配線１４及び銅バンプ１６がそれぞれ形成された様子が示されている。なお、この図では、工程(Ｃ)及び(Ｆ)で配線１４の上下に形成された金属層が省略されている。図５は、図３の工程(Ｏ)における要部を拡大した図である。この図では、供給した樹脂１９が研削され、パッケージの表面が形成された様子が示されている。図６は、図３の工程(Ｑ)における要部、すなわち完成された半導体装置３２の要部を拡大した図である。図では、銅バンプ１６上に半田ボール２０が固定された様子が示されている。また、半導体装置３２のチップの外周部が、一部、樹脂１９によって覆われている様子が示されている。一つの実施例で、図におけるＨ１〜Ｈ５の各寸法は、それぞれ、625μm、5μm 、5μm 、100μm 及び500μmである。
【００２７】
図７は、本発明に係る製造方法により得られる半導体装置の一例を示している。パッケージ化された半導体装置７０の平面的サイズは、それが実装する半導体チップ７１の平面的サイズと完全に一致している。半導体装置３２の実装面側(図では上側)には、外部接続端子としての多数の半田ボール７２が２次元的に配列されている。各半田ボール７２は、パッケージ樹脂７３に覆われた銅バンプ７４及び銅配線７５によって、半導体チップ７１の各電極パッド７６と電気的に接続されている。半導体チップ７１の周囲の実装面側の部分７７は、斜めに切り欠かれ、ここにパッケージ樹脂７３の一部が至っている。この樹脂の回り込みによって、半導体チップ７１に対する樹脂７３の封止信頼性が向上する。
【００２８】
以上、本発明の実施形態を図面に沿って説明した。本発明の適用範囲が、上記実施形態において示した事項に限定されないことは明らかである。実施形態においては、外部接続端子を他の工程で形成した半田ボールを移載することによって形成した。しかしながら、他の方法、例えば銅バンプ上に直接スタッドバンプを形成する等により、外部接続端子を銅バンプ上に形成することができるであろう。
【００２９】
【発明の効果】
以上の如く本発明によれば、いわゆるウェハレベルＣＳＰの製造において、樹脂封止の信頼性を向上させることができる。
【００３０】
また、樹脂を研削して導電性の支柱を露出させる方法によって、高精度で、歩留まりの良い実装面の平坦化技術が実現される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図４】図２の工程(Ｉ)における要部を拡大した図である。
【図５】図３の工程(Ｏ)における要部を拡大した図である。
【図６】図３の工程(Ｑ)における要部、すなわち完成された半導体装置の要部を拡大した図である。
【図７】本発明に係る製造方法により得られる半導体装置の概略断面図である。
【符号の説明】
１０ ウェハ
１０ａ 電極パッド
１１ ポリイミド樹脂
１２ バリアメタル
１３ レジスト
１４ 配線
１５ レジスト
１６ 銅バンプ
１７ レジスト
１８ 溝
１９ パッケージ樹脂
２０ 半田ボール
３２ 半導体装置

Claims (5)

  1. 複数の半導体素子を形成したウェハであって、該各半導体素子の電極パッドがその表面に露出されたものを用意する工程と、
    上記ウェハの表面に、弾性樹脂の層を形成する工程と、
    上記電極パッドおよび上記半導体素子の境界線に沿う領域上の上記弾性樹脂の層を除去する工程と、
    上記ウェハの上記電極パッドと上記弾性樹脂の層上に、上記各電極パッドと外部接続端子とを電気的に接続するための配線層を形成する工程と、
    上記外部接続端子を配置する上記配線層上の各位置であって上記弾性樹脂の層上に、導電性の支柱を形成する工程と、
    上記半導体素子の境界線に沿って、上記ウェハの表面に溝を形成する工程であって、少なくとも該溝の開口幅がダイシング幅よりも広いものを形成する工程と、
    上記溝および上記導電性の支柱を含むウェハの表面を樹脂で覆う工程と、
    上記樹脂の表面および上記導電性の支柱を研削して、上記導電性の支柱の端面を露出させ、上記樹脂と上記導電性の支柱の平滑な面を提供する工程と、
    上記露出された導電性の支柱の端面上に、上記外部接続端子を配置する工程と、
    上記半導体素子の境界線に形成された上記溝に沿って、分離される各半導体素子の端部が上記樹脂で覆われた溝の側壁により囲まれるように、上記ウェハを上記ダイシング幅でダイシングする工程と、
    を備えた半導体装置の製造方法。
  2. 上記溝の対向する側壁が、上記ウェハの表面に直交する線に対し所定角度傾斜されている、請求項１記載の半導体装置の製造方法。
  3. 上記溝が断面略Ｖ字状のものである、請求項２記載の半導体装置の製造方法。
  4. 上記溝の対向する側壁の開き角度が、２０〜４５度の範囲内にある、請求項２又は３記載の半導体装置の製造方法。
  5. 上記溝の深さが、１００〜３００μmの範囲内にある、請求項２又は３記載の半導体装置の製造方法。
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